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CN1992266A - 半导体集成电路装置 - Google Patents

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CN1992266A
CN1992266A CNA2006101642241A CN200610164224A CN1992266A CN 1992266 A CN1992266 A CN 1992266A CN A2006101642241 A CNA2006101642241 A CN A2006101642241A CN 200610164224 A CN200610164224 A CN 200610164224A CN 1992266 A CN1992266 A CN 1992266A
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CN
China
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terminal
transistor
power supply
potential power
external terminal
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CNA2006101642241A
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真壁良和
山本睦
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

本发明公开了半导体集成电路装置。目的在于：能够防止浪涌电压对内部电路的破坏，同时，在不受浪涌保护电路中耐压偏差的影响的情况下，保护提高半导体集成电路装置的特性的电容元件不被浪涌电压破坏。半导体集成电路装置，具有内部电路(1)、浪涌保护电路(6A)、电容元件(7)、金属氧化物半导体(MOS)晶体管(9)和控制电路(10)，该内部电路(1)连接在第一外部端子(2)、高电位电源端子(3)及低电位电源端子(4)的每一个上，该浪涌保护电路(6A)连接在第一外部端子(2)与低电位电源端子(4)之间，保护内部电路(1)不受施加在第一外部端子(2)上的浪涌电压的影响，该电容元件(7)的一端子与第一外部端子(2)连接，该金属氧化物半导体(MOS)晶体管(9)连接在该电容元件(7)的另一端子与低电位电源端子(4)之间，该控制电路(10)在浪涌电压施加在第一外部端子(2)上时，使内部电路(1)为停止状态，且不使金属氧化物半导体(MOS)晶体管(9)活性化。

Description

半导体集成电路装置
技术领域
本发明涉及具有防止电子功能电路的静电破坏的浪涌保护电路的半导体集成电路装置。
背景技术
图8示出了第一以往例所涉及的具有浪涌保护电路的半导体集成电路装置的结构例。如图8所示，外部端子2、对内部电路1的动作状态进行控制的控制端子210、高电位电源端子3及低电位电源端子4分别连接在内部电路1上。对电荷放电的浪涌保护电路6连接在外部端子2与低电位电源端子4之间。浪涌保护电路6由集电极与外部端子2连接，发射极与低电位电源端子4连接，第一电阻元件5连接在基极与发射极之间的晶体管5构成。
降低高频阻抗的电容元件7、和提高该电容元件7的浪涌耐压的第二电阻元件80连接在外部端子2与低电位电源端子4之间。
与外部端子2连接的内部电路1为具有输出端子16，由晶体管11～15和恒电流源17、18构成的输入缓冲电路。低电平(low level)的电压一从控制端子210输入到与恒电流源17、18连接的两个金属氧化物半导体(MOS)(metal-oxide-semiconductor)晶体管19、20的各栅极电极上，恒电流源17、18的电流就被切断。
其次，对图8所示的浪涌保护电路6的动作加以说明。
当施加在外部端子2上的电压在内部电路1的动作电压的范围内时，浪涌保护电路6为切断(cut off)状态，处于高阻抗状态。因而，浪涌保护电路6不进行任何动作，施加在外部端子2上的电压丝毫不变地被提供给内部电路1，在该内部电路1中进行通常的信号处理。此时，由于电容元件7使高频阻抗降低，因此能够降低高频噪音的影响。
而当因某些理由，浪涌电压被施加在外部端子2上时，浪涌保护电路6会在超过BVCER(在基极、发射极之间连接有电阻元件时的集电极、发射极之间的耐压)之后，击穿(breakdown)。象这样，能够通过浪涌保护电路6限制施加在外部端子2上的电压，来保护内部电路1不受静电(浪涌)的影响。
当在图8所示的半导体集成电路装置中，由于浪涌保护电路6的耐压偏差，电容元件7的耐压低于浪涌保护电路6的耐压时，该电容元件7会被破坏。因此，将第二电阻元件80插入外部端子2与电容元件7之间，来防止电容元件7受到破坏。
其次，对第二以往例所涉及的具有浪涌保护电路的半导体集成电路装置加以说明(例如，参照专利文献1)。
图9示出了专利文献1所记载的具有浪涌保护电路的半导体集成电路装置的结构。如图9所示，外部端子200连接在内部电路1上。对正电荷放电的第一二极管元件90连接在外部端子200与高电位电源端子3之间。对负电荷放电的第二二极管元件91连接在外部端子200与低电位电源端子4之间。由晶体管112和电阻113构成的浪涌保护电路连接在高电位电源端子3上。
并且，降低高频阻抗的电容元件7与外部端子200连接，金属氧化物半导体(MOS)晶体管110连接在电容元件7与低电位电源端子4之间。金属氧化物半导体(MOS)晶体管110的漏极与电容元件7连接，源极与低电位电源端子4连接，栅极与高电位电源端子3连接。
其次，对图9所示的浪涌保护电路112、113的动作加以说明。
当施加在外部端子200上的电压在电源电压的范围内时，各二极管元件90、91均为切断状态，处于高阻抗状态。所以，浪涌保护电路112、113不进行任何动作，施加在外部端子200上的电压丝毫不变地被提供给内部电路1，进行通常的信号处理。此时，由于当在半导体集成电路装置中投入了电源时，金属氧化物半导体(MOS)晶体管110成为接通状态，电容元件7的与低电位电源端子4连接的端子成为低电位(接地电位)，因此高频阻抗降低，减少了高频噪音的影响。
而当因某些理由，超过电源电压的正浪涌电压被施加在外部端子200上时，第一二极管元件90导通，将施加在外部端子200上的电压钳位(clamp)。此时，由浪涌保护电路112、113将浪涌电压放电。
相反，当超过电源电压的负浪涌电压被施加在外部端子200上时，第二二极管元件91导通，将施加在外部端子200上的电压钳位。当高电位电源端子3的电位没有上升到规定的电源电位时，金属氧化物半导体(MOS)晶体管110成为断开状态。使电容元件7的耐压增大，能够防止被施加在该电容元件7上的电压对电容元件7所造成的破坏。
【专利文献1】特开平9-162303号公报
但是，上述第一以往例及第二以往例所涉及的具有浪涌保护电路的半导体集成电路装置具有如下问题。
图8所示的第一以往例所涉及的半导体集成电路装置是设想因浪涌保护电路6的耐压偏差，而使浪涌保护电路6的耐压高于电容元件7的耐压时，将第二电阻元件80设置在外部端子2与电容元件7之间的装置。不过，存在有这样的问题：当设置第二电阻元件80时，动作时的高频阻抗会上升，较易受到高频噪音的影响。
并且，在图9所示的第二以往例所涉及的半导体集成电路装置的浪涌保护电路112、113中，当超过电源电压的正浪涌电压被施加在外部端子200上时，即使没有投入电源时，高电位电源端子3的电位也会上升，金属氧化物半导体(MOS)晶体管110有可能成为接通状态。此时，存在有这样的问题：耐压以上的电压被施加在电容元件7上，使该电容元件7被破坏。
出于这样的背景，希望有一种能够防止浪涌对内部电路带来的破坏，同时，在不受浪涌保护电路中耐压偏差的影响的情况下，保护让半导体集成电路装置的特性提高的电容元件不被浪涌电压破坏的保护电路。
发明内容
为了解决上述以往的问题，本发明的目的在于：能够防止浪涌电压对内部电路带来的破坏，同时，在不受浪涌保护电路中耐压偏差的影响的情况下，保护让半导体集成电路装置的特性提高的电容元件不被浪涌电压破坏。
为了达到上述目的，本发明构成为在半导体集成电路装置中，当从外部施加了浪涌电压时，不让保护提高内部电路及特性的电容元件的晶体管动作，或者让保护电容元件的晶体管从施加了浪涌电压的时刻开始延迟动作。
具体地说，本发明所涉及的第一半导体集成电路装置的特征在于，包括：内部电路，连接在外部端子、高电位电源端子及低电位电源端子的每一个上；浪涌保护电路，连接在外部端子与低电位电源端子之间，保护内部电路不受施加在外部端子上的浪涌电压的破坏；电容元件，一端子与外部端子连接；晶体管，连接在电容元件的另一端子与低电位电源端子之间；以及控制电路，在浪涌电压施加在外部端子上时，使内部电路为停止状态，且不使晶体管活性化。
根据第一半导体集成电路装置，由于包括在浪涌电压施加在外部端子上时，使内部电路为停止状态且不使保护电容元件的晶体管活性化的控制电路，因此即使在施加了超过电源电压的浪涌电压时，高电位电源端子的电位上升到电源电压以上，晶体管也不会成为接通状态。这样一来，由于没有耐压以上的电压施加在电容元件上的现象，因此不会产生该电容元件被破坏的现象。而且，由于不需要用以防止浪涌保护电路中的耐压偏差的影响的、串联连接到电容元件上的电阻元件，因此能够防止动作时的高频阻抗的上升。
在第一半导体集成电路装置中，最好浪涌保护电路由双极型晶体管和第一电阻元件构成，该双极型晶体管的集电极与外部端子连接，发射极与低电位电源端子连接，该第一电阻元件的一端子与双极型晶体管的基极连接，另一端子与发射极连接。
并且，在第一半导体集成电路装置中，最好浪涌保护电路由第一场效应晶体管和第一电阻元件构成，该第一场效应晶体管的漏极与外部端子连接，源极与低电位电源端子连接，该第一电阻元件的一端子与第一场效应晶体管的栅极连接，另一端子与源极连接。
在第一半导体集成电路装置中，最好晶体管由第二场效应晶体管构成，该第二场效应晶体管的漏极与电容元件的另一端子连接，源极与低电位电源端子连接，栅极隔着第二电阻元件与低电位电源端子连接。
此时，最好控制电路与第二场效应晶体管的栅极连接。
本发明所涉及的第二半导体集成电路装置的特征在于，包括：内部电路，连接在外部端子、高电位电源端子及低电位电源端子的每一个上；浪涌保护电路，连接在外部端子与低电位电源端子之间，保护内部电路不受施加在外部端子上的浪涌电压的破坏；第一电容元件，一端子与外部端子连接；晶体管，连接在第一电容元件的另一端子和低电位电源端子之间；以及延迟电路，在浪涌电压施加在外部端子上时，从施加浪涌电压时开始经过规定的时间之后，使晶体管活性化。
根据第二半导体集成电路装置，由于包括在浪涌电压施加在外部端子上时，从施加浪涌电压时开始经过规定的时间之后，使晶体管活性化的延迟电路，因此即使在施加了超过电源电压的浪涌电压时，高电位电源端子的电位上升到电源电压以上，晶体管也不会成为接通状态。这样一来，由于没有耐压以上的电压施加在电容元件上的现象，因此不会有该电容元件被破坏的现象。而且，由于不需要用以防止浪涌保护电路中的耐压偏差的影响的、串联连接到电容元件上的电阻元件，因此能够防止动作时的高频阻抗的上升。
在第二半导体集成电路装置中，最好浪涌保护电路由双极型晶体管和第一电阻元件构成，该双极型晶体管的集电极与外部端子连接，发射极与低电位电源端子连接，该第一电阻元件的一端子与双极型晶体管的基极连接，另一端子与发射极连接。
并且，在第二半导体集成电路装置中，最好浪涌保护电路由第一场效应晶体管和第一电阻元件构成，该第一场效应晶体管的漏极与外部端子连接，源极与低电位电源端子连接，该第一电阻元件的一端子与第一场效应晶体管的栅极连接，另一端子与源极连接。
在第二半导体集成电路装置中，最好晶体管由第二场效应晶体管构成，该第二场效应晶体管的漏极与第一电容元件的另一端子连接，源极与低电位电源端子连接，栅极隔着第二电阻元件与低电位电源端子连接。
此时，最好延迟电路为包含第三电阻元件和第二电容元件的低通滤波器电路，该第三电阻元件连接在高电位电源端子与第二场效应晶体管的栅极之间，该第二电容元件连接在第二场效应晶体管的栅极与低电位电源端子之间。
(发明的效果)
使用本发明所涉及的半导体集成电路装置，能够防止浪涌电压对内部电路的破坏，同时，在不受浪涌保护电路中的耐压偏差的影响的情况下，保护让半导体集成电路装置的特性提高的电容元件不受浪涌的破坏。
附图的简单说明
图1为示出了本发明的第一实施例所涉及的半导体集成电路装置的一个例子的电路图。
图2为示出了本发明的第一实施例所涉及的半导体集成电路装置中的浪涌保护电路的耐压特性图。
图3为示出了本发明的第一实施例所涉及的半导体集成电路装置中的控制电路的一个例子的电路图。
图4为示出了本发明的第一实施例的一变形例所涉及的半导体集成电路装置的电路图。
图5为示出了本发明的第二实施例所涉及的半导体集成电路装置的一个例子的电路图。
图6为将本发明的第二实施例所涉及的半导体集成电路装置中的施加浪涌电压时的金属氧化物半导体(MOS)晶体管的栅极电压和经过时间的关系、与第二以往例进行比较时的图。
图7为示出了本发明的第二实施例的一变形例所涉及的半导体集成电路装置的电路图。
图8为示出了第一以往例所涉及的半导体集成电路装置的电路图。
图9为示出了第二以往例所涉及的半导体集成电路装置的电路图。
(符号的简单说明)
1-内部电路；2-第一外部端子；3-高电位电源端子；4-低电位电源端子；5-第一电阻元件；6-第四NPN型晶体管；6A-浪涌保护电路；6B-浪涌保护电路；6C-第二浪涌保护电路；60-第四N型金属氧化物半导体(MOS)晶体管；7-电容元件；8-第二电阻元件；9-第三N型金属氧化物半导体(MOS)晶体管；10-控制电路；11-第一NPN型晶体管；12-第二NPN型晶体管；13-第一PNP型晶体管；14-第二PNP型晶体管；15-第三NPN型晶体管；16-输出端子；17-第一恒电流源；18-第二恒电流源；19-第一N型金属氧化物半导体(MOS)晶体管；20-第二N型金属氧化物半导体(MOS)晶体管；21-第二外部端子；22-控制信号线；32-第三PNP型晶体管；33-第四PNP型晶体管；34-第五NPN型晶体管；35-第六NPN型晶体管；301-第三电阻元件；302-第四电阻元件；60-第四N型金属氧化物半导体(MOS)晶体管；90-二极管元件；100-延迟电路(低通滤波(LPF)电路)；101-第三电阻元件；102-第二电容元件；112-第五NPN型晶体管；113-第四电阻元件；210-控制端子。
具体实施方式
(第一实施例)
参照附图对本发明的第一实施例加以说明。
图1示出了本发明的第一实施例所涉及的半导体集成电路装置的电路结构。如图1所示，内部电路1为具有射极跟随器(emitter follower)结构的缓冲电路，具有：第一NPN型晶体管(双极型晶体管)11、第二NPN型晶体管12、第一PNP型晶体管13、第二PNP型晶体管14、第三NPN型晶体管15、第一N型金属氧化物半导体(MOS)晶体管(NMOS型场效应晶体管)19、和第二N型金属氧化物半导体(MOS)晶体管20，该第一NPN型晶体管(双极型晶体管)11的基极与第一外部端子2连接，发射极与第一恒电流源17连接，该第二NPN型晶体管12的基极与输出端子16及第二恒电流源18连接，发射极与第一恒电流源17连接，该第一PNP型晶体管13的发射极与高电位电源端子3连接，基极与集电极连接，该第二PNP型晶体管14的发射极与高电位电源端子3连接，基极与第一PNP型晶体管13的基极共有，集电极与第二NPN型晶体管12的集电极连接，该第三NPN型晶体管15的集电极与高电位电源端子3连接，基极与第二PNP型晶体管14的集电极连接，发射极与输出端子16及第二恒电流源18连接，该第一N型金属氧化物半导体(MOS)晶体管(NMOS型场效应晶体管)19的漏极与第一恒电流源17连接，源极与低电位电源端子4连接，栅极与控制信号线22连接，该第二N型金属氧化物半导体(MOS)晶体管20的漏极与第二恒电流源18连接，源极与低电位电源端子4连接，栅极与控制信号线22连接。
将用以把浪涌产生的电荷放电的浪涌保护电路6A连接在第一外部端子12与低电位电源端子4之间。浪涌保护电路6A由第四NPN型晶体管6和第一电阻元件5构成，该第四NPN型晶体管6的集电极与第一外部端子2连接，发射极与低电位电源端子4连接，该第一电阻元件5的一端子与第四NPN型晶体管6的基极连接，另一端子与发射极连接。
并且，电容元件7和第三N型金属氧化物半导体(MOS)晶体管9串联连接在第一外部端子2与低电位电源端子4之间，该电容元件7让本集成电路装置的高频特性提高，该第三N型金属氧化物半导体(MOS)晶体管9为用以切换该电容元件7的耐压的开关。第三N型金属氧化物半导体(MOS)晶体管9的漏极与电容元件7连接，源极与低电位电源端子4连接，在栅极与源极之间连接有第二电容元件8。
第一实施例所涉及的半导体集成电路装置的特征在于，具有与高电位电源端子3、低电位电源端子4及第二外部端子21连接的控制电路10。控制电路10由施加在第二外部端子21上的控制信号控制，通过控制信号线22将控制信号分别施加在各金属氧化物半导体(MOS)晶体管9、19、20的栅极上。
其次，对第一实施例所涉及的半导体集成电路装置的动作加以说明。
首先，由于当施加在第一外部端子2的电压在内部电路1的动作电压的范围内时，第四NPN型晶体管6为切断状态，因此浪涌保护电路6A成为高阻抗状态。因而，浪涌保护电路6A不进行任何动作，施加在第一外部端子2上的电压被丝毫不变地提供给内部电路1，进行通常的信号处理。此时，由施加在第二外部端子21的控制信号来对控制电路10进行控制。控制电路10通过控制信号线22提供高电平的电压，使第一N型金属氧化物半导体(MOS)晶体管19及第二N型金属氧化物半导体(MOS)晶体管20成为导通状态，来使内部电路1成为动作状态。并且，同时，第三N型金属氧化物半导体(MOS)晶体管9也成为接通状态，该金属氧化物半导体(MOS)晶体管9的输入阻抗下降。
而当因某些理由，浪涌电压被施加在第一外部端子2上时，浪涌保护电路6会在超过BVCER(在基极与发射极之间连接有电阻时的集电极与发射极之间的耐压)时，击穿。此时，由第二外部端子21来对控制电路10进行控制。即，控制电路10通过控制信号线22提供低电平的电压，使第一N型金属氧化物半导体(MOS)晶体管19及第二N型金属氧化物半导体(MOS)晶体管20成为断开状态，使内部电路1为非动作状态。此时，第三N型金属氧化物半导体(MOS)晶体管9也成为断开状态。
这里，若在使电容元件7的耐压为BVC，使第三N型金属氧化物半导体(MOS)晶体管9的耐压为BVM，使浪涌保护电路6的耐压为BVT时，使用公式(1)的关系的话，则由于浪涌保护电路6在电容元件7被破坏之前就击穿，因此能够防止对该电容元件7的破坏。
BVC+BVM≥BVT…公式(1)
在图2中示出了浪涌保护电路6A的耐压特性。如图2所示，在满足公式(1)的范围内，第一实施例所涉及的半导体集成电路装置，能够通过浪涌保护电路6限制施加在第一外部端子2上的浪涌电压，来保护内部电路1不受浪涌电压的破坏。
并且，由于能够不管电源电压的电压值如何，由第二外部端子21来对控制电路10进行控制，通过控制电路10的控制信号线22来控制第三N型金属氧化物半导体(MOS)晶体管9的接通状态和断开状态，因此即使高电位电源端子3的电压因施加在第一外部端子2上的浪涌电压而上升，但由于第三N型金属氧化物半导体(MOS)晶体管9不会自动成为接通状态，因而也能够提高电容元件7的耐压。即，即使将高于浪涌保护电路6中的击穿电压的电压施加在电容元件7上，也能够通过该电容元件7的耐压和第三N型金属氧化物半导体(MOS)晶体管9的耐压的总和，来防止对电容元件7的破坏。
而且，在控制电路10中，能够通过控制内部电路1的动作状态，来确实地保护内部电路1不受浪涌的破坏。
另外，在半导体集成电路装置的通常动作中，控制电路10通过来自第二外部端子21的控制而成为动作状态，第三N型金属氧化物半导体(MOS)晶体管9成为接通状态。此时，第三N型金属氧化物半导体(MOS)晶体管9中的输入阻抗下降，能够通过电容元件7来提高半导体集成电路装置的高频特性。
图3示出了控制电路10的结构的一个例子。如图3所示，控制电路10，具有：第三PNP型晶体管32、第四PNP型晶体管33、第五NPN型晶体管34和第六NPN型晶体管35，该第三PNP型晶体管32的发射极与高电位电源端子3连接，基极与集电极连接，该第四PNP型晶体管33的发射极与高电位电源端子3连接，基极与第三PNP型晶体管32的基极共有，集电极与控制信号线22连接，该第五NPN型晶体管34的集电极与第三PNP型晶体管32的集电极连接，发射极与第三电阻元件301的一端子连接，该第六NPN型晶体管35的集电极及基极与第二外部端子21连接，基极与第五NPN型晶体管34的基极共有，发射极与第四电阻元件302的一端子连接。这里，第三电阻元件301及第四电阻元件302的各另一端子分别与低电位电源端子4连接。
其次，对图3所示的控制电路10的动作加以说明。
在控制电路10中，5V的电压一被施加在第二外部端子21上，5V的电压就被施加在第五NPN晶体管34及第六NPN晶体管35所共有的基极上。这样一来，第五NPN晶体管34及第六NPN晶体管35成为接通状态，同时，第三PNP型晶体管32及第四PNP型晶体管33也成为接通状态，控制电路10进入动作状态。由于第四PNP型晶体管33一成为接通状态，控制信号线22的电位就成为高电位，因此第一N型金属氧化物半导体(MOS)晶体管19及第二N型金属氧化物半导体(MOS)晶体管20成为接通状态，内部电路1成为动作状态。与此同时，第三N型金属氧化物半导体(MOS)晶体管9由于控制信号线22的高电位而成为接通状态。
而由于0V的电压一被施加在第二外部端子21上，控制电路10中的第五NPN晶体管34、第六NPN晶体管35、第三PNP型晶体管32及第四PNP型晶体管33就成为断开状态，因此控制电路10成为非动作状态。与此同时，由于控制信号线22的电位也成为低电位(0V)，因此第三N型金属氧化物半导体(MOS)晶体管9成为断开状态，且第一N型金属氧化物半导体(MOS)晶体管19及第二N型金属氧化物半导体(MOS)晶体管20成为断开状态，内部电路1成为非动作状态。
(第一实施例的一变形例)
以下，参照附图对本发明的第一实施例的一变形例加以说明。
图4示出了本发明的第一实施例的一变形例所涉及的半导体集成电路装置的电路结构。由于在图4中，对与图1所示的主要构成部件同一的主要构成部件标注同一符号，因此在此加以省略。
如图4所示，本变形例与第一实施例的不同之处在于：在浪涌保护电路6B中，用第四N型金属氧化物半导体(MOS)晶体管60来代替第四NPN型晶体管6。具体地说，浪涌保护电路6B由第四N型金属氧化物半导体(MOS)晶体管60和第一电阻元件5构成，该第四N型金属氧化物半导体(MOS)晶体管60的漏极与第一外部端子2连接，源极与低电位电源端子4连接，该第一电阻元件5的一端子与第四N型金属氧化物半导体(MOS)晶体管的栅极连接，另一端子与源极连接。
由于浪涌保护电路6B中的晶体管是通过用金属氧化物半导体晶体管来代替双极型晶体管，来使第三N型金属氧化物半导体(MOS)晶体管9的耐压(BVM)与浪涌保护电路6B的耐压(BVT)相等，因此上述公式(1)的关系必然成立。从而，能够确实地保护让高频特性提高的电容元件7不受浪涌的破坏。
(第二实施例)
以下，参照附图对本发明的第二实施例加以说明。
图5示出了本发明的第二实施例所涉及的半导体集成电路装置的电路结构。由于在图5中，对与图1所示的主要构成部件同一的主要构成部件标注同一符号，因此在此加以省略。
第二实施例所涉及的半导体集成电路装置与第一实施例的不同之处在于：用设置延迟电路100来代替图1所示的控制电路10。
延迟电路100为由第三电阻元件101和第二电容元件102构成的低通滤波器(LPF电路)，该第三电阻元件101连接在高电位电源端子3与第三N型金属氧化物半导体(MOS)晶体管9的栅极之间，该第二电容元件102连接在第三N型金属氧化物半导体(MOS)晶体管9的栅极与低电位电源端子4之间。
并且，本实施例所涉及的半导体集成电路装置，具有：二极管元件90和第二浪涌保护电路6C，该二极管元件90的阳极与第一外部端子连接，阴极与高电位电源端子3连接，对正电荷放电，该第二浪涌保护电路6C由第五NPN型晶体管112和第四电阻元件113构成，该第五NPN型晶体管112的集电极与高电位电源端子3连接，发射极接地，该第四电阻元件113的一端子与第五NPN型晶体管112的基极连接，另一端接地。
这里，内部电路1由来自控制端子210的控制信号来控制其动作，该控制端子210与第一N型金属氧化物半导体(MOS)晶体管19及第二N型金属氧化物半导体(MOS)晶体管20的各栅极连接。
在第二实施例所涉及的半导体集成电路装置中，通过在高电位电源端子3与第三N型金属氧化物半导体(MOS)晶体管9的栅极之间设置延迟电路100，来在正浪涌电压施加在第一外部端子2上时，在经由二极管元件90，高电位电源端子3的电位上升之后，到第三N型金属氧化物半导体(MOS)晶体管9转为接通状态之间，产生延迟。
在图6中示出了施加了浪涌电压时的第三N型金属氧化物半导体(MOS)晶体管9中的栅极电压与时间经过的关系。在图6中，用实线示出了第二实施例所涉及的第三N型金属氧化物半导体(MOS)晶体管9的栅极电压，为了进行比较，用虚线示出了第二以往例所涉及的金属氧化物半导体晶体管110的栅极电压的时间变化。如图6所示，在第二实施例所涉及的半导体集成电路装置中，由于施加在第一外部端子2上的浪涌电压，经由二极管90及第二浪涌保护电路6C，在高电位电源端子3的电位上升之后，到超过N型金属氧化物半导体(MOS)晶体管9的导通电平(ON level)之前，结束放电，因此能够防止电容元件7受到浪涌的破坏。
与此相对，在第二以往例中，二极管元件90的钳位电压已经超过了金属氧化物半导体(MOS)晶体管110的导通电平。
(第二实施例的一变形例)
以下，参照附图对本发明的第二实施例的一变形例加以说明。
图7示出了本发明的第二实施例的一变形例所涉及的半导体集成电路装置的电路结构。由于在图7中，对与图5所示的主要构成部件同一的主要构成部件标注同一符号，因此在此加以省略。
如图7所示，本变形例与第二实施例的不同之处在于：在浪涌保护电路6B中，用第四N型金属氧化物半导体(MOS)晶体管60来代替第四NPN型晶体管6。具体地说，与第一实施例的一变形例一样，浪涌保护电路6B由第四N型金属氧化物半导体(MOS)晶体管60和第一电阻元件5构成，该第四N型金属氧化物半导体(MOS)晶体管60的漏极与第一外部端子2连接，源极与低电位电源端子4连接，该第一电阻元件5的一端子与第四N型金属氧化物半导体(MOS)晶体管的栅极连接，另一端子与源极连接。
在本变形例中，由于浪涌保护电路6B中的晶体管也是通过用金属氧化物半导体晶体管来代替双极型晶体管，来使第三N型金属氧化物半导体(MOS)晶体管9的耐压(BVM)与浪涌保护电路6B的耐压(BVT)相等，因此上述公式(1)的关系必然成立。从而，能够确实地保护让高频特性提高的电容元件7不受浪涌的破坏。
如上所述，在本发明所涉及的半导体集成电路装置中，在内部电路1的第一外部端子2与低电位电源端子4之间设置浪涌保护电路6A或6B，并且将为提高高频特性的噪音滤波器的电容元件7、和提高该电容元件7的耐压且保护该电容元件7的金属氧化物半导体(MOS)晶体管9并列设置在浪涌保护电路6A或6B中。而且，设置有控制金属氧化物半导体(MOS)晶体管9的控制电路10或延迟电路100。
根据该结构，当浪涌电压被施加在第一外部端子2上时，即使连接在第一外部端子2与低电位电源端子4之间的浪涌保护电路6A等的耐压因制造偏差而高于所保护的电容元件7的耐压，也能够通过控制电路10或延迟电路100来使金属氧化物半导体(MOS)晶体管9不成为接通状态。结果是能够通过所保护的电容元件7的耐压、和断开状态的金属氧化物半导体(MOS)晶体管9的耐压的总和，来防止浪涌电压对电容元件7的破坏。
另一方面，在通常动作状态下，在第一实施例中，由于金属氧化物半导体(MOS)晶体管9通过由第二外部端子21控制的控制电路10而成为接通状态，因此该金属氧化物半导体(MOS)晶体管9中的输入阻抗下降，能够提高该半导体集成电路装置的高频特性。
(工业上的利用可能性)
本发明所涉及的半导体集成电路装置，能够防止浪涌电压对内部电路的破坏，同时，在不受浪涌保护电路中的耐压偏差的影响的情况下，保护提高半导体集成电路装置的特性的电容元件不受浪涌的破坏，对构成受RF(高频)噪音影响的电子设备等的半导体集成电路装置等有用。

Claims (10)

1、一种半导体集成电路装置，其特征在于：
包括：内部电路，连接在外部端子、高电位电源端子及低电位电源端子的每一个上；
浪涌保护电路，连接在上述外部端子与上述低电位电源端子之间，保护上述内部电路不受施加在上述外部端子上的浪涌电压的影响；
电容元件，一端子与上述外部端子连接；
晶体管，连接在上述电容元件的另一端子和上述低电位电源端子之间；以及
控制电路，当上述浪涌电压被施加在上述外部端子上时，使上述内部电路为停止状态，且不使上述晶体管活性化。
2、根据权利要求1所述的半导体集成电路装置，其特征在于：
上述浪涌保护电路由双极型晶体管和第一电阻元件构成，该双极型晶体管的集电极与上述外部端子连接，发射极与上述低电位电源端子连接，该第一电阻元件的一端子与上述双极型晶体管的基极连接，另一端子与上述发射极连接。
3、根据权利要求1所述的半导体集成电路装置，其特征在于：
上述浪涌保护电路由第一场效应晶体管和第一电阻元件构成，该第一场效应晶体管的漏极与上述外部端子连接，源极与上述低电位电源端子连接，该第一电阻元件的一端子与上述第一场效应晶体管的栅极连接，另一端子与上述源极连接。
4、根据权利要求1～3的任意一项所述的半导体集成电路装置，其特征在于：
上述晶体管由第二场效应晶体管构成，该第二场效应晶体管的漏极与上述电容元件的另一端子连接，源极与上述低电位电源端子连接，栅极隔着第二电阻元件与上述低电位电源端子连接。
5、根据权利要求4所述的半导体集成电路装置，其特征在于：
上述控制电路与上述第二场效应晶体管的栅极连接。
6、一种半导体集成电路装置，其特征在于：
包括：内部电路，连接在外部端子、高电位电源端子及低电位电源端子的每一个上；
浪涌保护电路，连接在上述外部端子与上述低电位电源端子之间，保护上述内部电路不受施加在上述外部端子上的浪涌电压的影响；
第一电容元件，一端子与上述外部端子连接；
晶体管，连接在上述第一电容元件的另一端子和上述低电位电源端子之间；以及
延迟电路，当上述浪涌电压被施加在上述外部端子上时，使上述晶体管在从施加上述浪涌电压时经过所规定的时间之后活性化。
7、根据权利要求6所述的半导体集成电路装置，其特征在于：
上述浪涌保护电路由双极型晶体管和第一电阻元件构成，该双极型晶体管的集电极与上述外部端子连接，发射极与上述低电位电源端子连接，该第一电阻元件的一端子与上述双极型晶体管的基极连接，另一端子与上述发射极连接。
8、根据权利要求6所述的半导体集成电路装置，其特征在于：
上述浪涌保护电路由第一场效应晶体管和第一电阻元件构成，该第一场效应晶体管的漏极与上述外部端子连接，源极与上述低电位电源端子连接，该第一电阻元件的一端子与上述第一场效应晶体管的栅极连接，另一端子与上述源极连接。
9、根据权利要求6～8的任意一项所述的半导体集成电路装置，其特征在于：
上述晶体管由第二场效应晶体管构成，该第二场效应晶体管的漏极与上述第一电容元件的上述另一端子连接，源极与上述低电位电源端子连接，栅极隔着第二电阻元件与上述低电位电源端子连接。
10、根据权利要求9所述的半导体集成电路装置，其特征在于：
上述延迟电路为包括第三电阻元件和第二电容元件的低通滤波器电路，该第三电阻元件连接在上述高电位电源端子与上述第二场效应晶体管的上述栅极之间，该第二电容元件连接在上述第二场效应晶体管的上述栅极与上述低电位电源端子之间。
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