[go: up one dir, main page]

CN113875149A - 混频器及半导体装置 - Google Patents

混频器及半导体装置 Download PDF

Info

Publication number
CN113875149A
CN113875149A CN202080038069.7A CN202080038069A CN113875149A CN 113875149 A CN113875149 A CN 113875149A CN 202080038069 A CN202080038069 A CN 202080038069A CN 113875149 A CN113875149 A CN 113875149A
Authority
CN
China
Prior art keywords
terminal
transistor
signal
insulator
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080038069.7A
Other languages
English (en)
Inventor
大嶋和晃
国武宽司
井上达则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN113875149A publication Critical patent/CN113875149A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/12—Transference of modulation from one carrier to another, e.g. frequency-changing by means of semiconductor devices having more than two electrodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1441—Balanced arrangements with transistors using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/14—Balanced arrangements
    • H03D7/1425—Balanced arrangements with transistors
    • H03D7/1458—Double balanced arrangements, i.e. where both input signals are differential
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
    • H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0001—Circuit elements of demodulators
    • H03D2200/0019—Gilbert multipliers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0094—Measures to address temperature induced variations of demodulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的一个方式提供一种电路面积小且抑制因热量而工作能力下降的混频器及半导体装置。一种包括差动部、电流源、第一负载、输入端子及第一输出端子的混频器，差动部包括第一晶体管、第二晶体管，第一晶体管、第二晶体管各自在沟道形成区域中包含金属氧化物。第一晶体管、第二晶体管各自的第一端子与输入端子及电流源电连接，第一晶体管的第二端子与第一负载的第一端子及第一输出端子电连接。通过向第一负载的第二端子供应电压，第一负载具有使电流流过第一负载的第一端子与第二端子之间的功能，电流源具有使恒电流从第一晶体管、第二晶体管各自的第一端子流向电流源的功能。电流源包括在沟道形成区域中含硅的晶体管，差动部在电流源的上方。

Description

混频器及半导体装置
技术领域
本发明的一个方式涉及一种混频器及半导体装置。
注意，本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、工作方法或制造方法。另外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，更具体地说，作为本说明书所公开的本发明的一个方式的技术领域的一个例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、拍摄装置、存储装置、信号处理装置、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。
背景技术
以智能手机或平板终端等为代表的容易携带的信息终端正在普及。另外，随着信息终端的普及，制定了各种通信标准。例如，已经开始运用被称为第四代(4G)的LTE-Advanced标准。
近年来，随着IoT(Internet of Things：物联网)等信息技术的发展，由信息终端处理的数据量有增大的趋势。另外，在信息终端等电子设备中，要求提高通信速度。
为了对应IoT等各种信息技术，正在研究实现了比4G更快的通信速度、更多的同时连接及较短的延迟时间的第五代(5G)通信标准。在5G通信标准中，例如使用3.7GHz频段、4.5GHz频段或28GHz频段等通信频率。
使用以Si等一种元素为主要成分的半导体或以Ga和As等多种元素为主要成分的化合物半导体来制作对应于5G的半导体装置。再者，作为金属氧化物的一种，氧化物半导体受到关注。
另外，在氧化物半导体中，发现了既不是单晶也不是非晶的CAAC(c-axis alignedcrystalline：c轴取向结晶)结构及nc(nanocrystalline：纳米晶)结构(参照非专利文献1及非专利文献2)。
非专利文献1及非专利文献2中公开了一种使用具有CAAC结构的氧化物半导体制造晶体管的技术。
[先行技术文献]
[非专利文献]
[非专利文献1]S.Yamazaki et al.,“SID Symposium Digest of TechnicalPapers”,2012,volume 43,issue 1,p.183-186
[非专利文献2]S.Yamazaki et al.,“Japanese Journal of Applied Physics”,2014,volume 53,Number 4S,p.04ED18-1-04ED18-10
发明内容
发明所要解决的技术问题
随着移动电话机等电子设备的小型化，要求减小该电子设备中的半导体装置的电路面积。例如，为了减小半导体装置的电路面积，有时将使用Si晶体管等的集成电路用于该电子设备。另一方面，有时集成电路因功耗产生热量而其本身的温度上升。特别是，在集成电路包括Si晶体管的情况下，当Si晶体管的温度变高时，场效应迁移率下降，因此有时集成电路的工作能力下降。
本发明的一个方式的目的之一是提供一种降低功耗的半导体装置。另外，本发明的一个方式的目的之一是提供一种抑制因热量而工作能力下降的半导体装置。另外，本发明的一个方式的目的之一是提供一种减小电路面积的半导体装置。此外，本发明的一个方式的目的之一是提供一种新颖的半导体装置。此外，本发明的一个方式的目的之一是提供一种包括新颖的半导体装置的电子设备。
注意，本发明的一个方式的目的不局限于上述目的。上述列举的目的并不妨碍其他目的的存在。另外，其他目的是上面没有提到而将在下面的记载中进行说明的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上面没有提到的目的。此外，本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式并不需要实现所有的上述目的及其他目的。
解决技术问题的手段
(1)
本发明的一个方式是一种混频器，包括差动部、电流源、第一负载、输入端子及第一输出端子，差动部包括第一晶体管及第二晶体管，第一晶体管及第二晶体管各自在沟道形成区域中包含金属氧化物，第一晶体管的第一端子与第二晶体管的第一端子、输入端子及电流源的第一端子电连接，第一晶体管的第二端子与第一负载的第一端子及第一输出端子电连接，第一负载具有通过向第一负载的第二端子供应第一电压使电流流过第一负载的第一端子与第二端子之间的功能，电流源具有使恒电流流过电流源的第一端子的功能，当第一晶体管的栅极被输入第一信号，第二晶体管的栅极被输入与第一信号的相位差为180度的第二信号且输入端子被输入第三信号时，差动部生成与第一信号的电压波形及第三信号的电压波形对应的电压波形的第一输出信号，并向第一输出端子输出第一输出信号。
(2)
另外，本发明的一个方式是一种混频器，包括差动部、电流源、第一负载、第三晶体管、输入端子及第一输出端子，差动部包括第一晶体管及第二晶体管，第一晶体管及第二晶体管各自在沟道形成区域中包含金属氧化物，第一晶体管的第一端子与第二晶体管的第一端子及第三晶体管的第一端子电连接，第三晶体管的第二端子与电流源的第一端子电连接，第三晶体管的栅极与输入端子电连接，第一晶体管的第二端子与第一负载的第一端子及第一输出端子电连接，第一负载具有通过向第一负载的第二端子供应第一电压使电流流过第一负载的第一端子与第二端子之间的功能，电流源具有使恒电流流过电流源的第一端子的功能，当第一晶体管的栅极被输入第一信号，第二晶体管的栅极被输入与第一信号的相位差为180度的第二信号且输入端子被输入第三信号时，差动部生成与第一信号的电压波形及第三信号的电压波形对应的电压波形的第一输出信号，并向第一输出端子输出第一输出信号。
(3)
另外，本发明的一个方式是一种混频器，在上述(1)或(2)的结构中，包括第二负载及第二输出端子，第二晶体管的第二端子与第二负载的第一端子及第二输出端子电连接，通过向第二负载的第二端子供应第一电压，第二负载具有使电流流过第二负载的第一端子与第二端子之间的功能，当第一晶体管的栅极被输入第一信号，第二晶体管的栅极被输入第二信号且输入端子被输入第三信号时，差动部具有生成与第二信号的电压波形及第三信号的电压波形对应的电压波形的第二输出信号并向第二输出端子输出第二输出信号的功能。
(4)
另外，本发明的一个方式是一种混频器，在上述(1)至(3)中的任一结构中，电流源包括在沟道形成区域中含硅的晶体管，差动部位于电流源的上方。
(5)
另外，本发明的一个方式是一种混频器，包括差动部、第一电流源、第二电流源、第一负载、第二负载、第一输入端子、第二输入端子及第一输出端子，差动部包括第一晶体管、第二晶体管、第四晶体管及第五晶体管，第一晶体管、第二晶体管、第四晶体管及第五晶体管各自在沟道形成区域中包含金属氧化物，第一晶体管的第一端子与第二晶体管的第一端子、第一输入端子及第一电流源的第一端子电连接，第四晶体管的第一端子与第五晶体管的第一端子、第二输入端子及第二电流源的第一端子电连接，第一晶体管的第二端子与第五晶体管的第二端子及第一负载的第一端子电连接，第二晶体管的第二端子与第四晶体管的第二端子、第二负载的第一端子及第一输出端子电连接，通过向第一负载的第二端子供应第一电压，第一负载具有使电流流过第一负载的第一端子与第二端子之间的功能，第二负载具有通过向第二负载的第二端子供应第一电压使电流流过第二负载的第一端子与第二端子之间的功能，第一电流源具有使第一恒电流流过第一电流源的第一端子的功能，第二电流源具有使第二恒电流流过第二电流源的第一端子的功能，当第一晶体管的栅极及第四晶体管的栅极各自被输入第一信号，第二晶体管的栅极及第五晶体管的栅极各自被输入与第一信号的相位差为180度的第二信号，第一输入端子被输入第三信号且第二输入端子被输入第四信号时，作为第一输出信号，差动部从第一输出端子输出与第一信号的电压波形及第四信号的电压波形对应的电压波形的第五信号以及与第二信号的电压波形及第三信号的电压波形对应的电压波形的第六信号。
(6)
另外，本发明的一个方式是一种混频器，包括差动部、第一电流源、第二电流源、第一负载、第二负载、第三晶体管、第六晶体管、第一输入端子、第二输入端子及第一输出端子，差动部包括第一晶体管、第二晶体管、第四晶体管及第五晶体管，第一晶体管、第二晶体管、第四晶体管及第五晶体管各自在沟道形成区域中包含金属氧化物，第一晶体管的第一端子与第二晶体管的第一端子及第三晶体管的第一端子电连接，第三晶体管的第二端子与第一电流源的第一端子电连接，第三晶体管的栅极与第一输入端子电连接，第四晶体管的第一端子与第五晶体管的第一端子及第六晶体管的第一端子电连接，第六晶体管的第二端子与第二电流源的第一端子电连接，第六晶体管的栅极与第二输入端子电连接，第一晶体管的第二端子与第五晶体管的第二端子及第一负载的第一端子电连接，第二晶体管的第二端子与第四晶体管的第二端子、第二负载的第一端子及第一输出端子电连接，通过向第一负载的第二端子供应第一电压，第一负载具有使电流流过第一负载的第一端子与第二端子之间的功能，通过向第二负载的第二端子供应第一电压，第二负载具有使电流流过第二负载的第一端子与第二端子之间的功能，第一电流源具有使第一恒电流流过第一电流源的第一端子的功能，第二电流源具有使第二恒电流流过第二电流源的第一端子的功能，当第一晶体管的栅极及第四晶体管的栅极各自被输入第一信号，第二晶体管的栅极及第五晶体管的栅极各自被输入与第一信号的相位差为180度的第二信号，第一输入端子被输入第三信号且第二输入端子被输入第四信号时，作为第一输出信号，差动部从第一输出端子输出与第一信号的电压波形及第四信号的电压波形对应的电压波形的第五信号以及与第二信号的电压波形及第三信号的电压波形对应的电压波形的第六信号。
(7)
另外，本发明的一个方式是一种混频器，在上述(4)或(5)的结构中，包括第二输出端子，第二输出端子与第一晶体管的第二端子、第五晶体管的第二端子及第一负载的第一端子电连接，当第一晶体管的栅极及第四晶体管的栅极各自被输入第一信号，第二晶体管的栅极及第五晶体管的栅极各自被输入第二信号，第一输入端子被输入第三信号且第二输入端子被输入第四信号时，作为第二输出信号，差动部具有从第二输出端子输出与第一信号的电压波形及第三信号的电压波形对应的电压波形的第七信号以及与第二信号的电压波形及第四信号的电压波形对应的电压波形的第八信号的功能。
(8)
另外，本发明的一个方式是一种混频器，在上述(5)至(7)中的任一结构中，第一电流源及第二电流源各自包括在沟道形成区域中含硅的晶体管，差动部位于第一电流源及第二电流源的上方。
(9)
另外，本发明的一个方式是一种半导体装置，包括混频器及本机振荡器，混频器包括晶体管，晶体管在沟道形成区域中包含金属氧化物，混频器的第一端子与本机振荡器电连接，本机振荡器具有通过混频器的第一端子向晶体管的栅极供应第九信号的功能，混频器具有生成与第九信号的电压波形及通过混频器的第二端子向晶体管的第一端子输入的第十信号的电压波形具有对应的电压波形的第十一信号并将第十一信号从晶体管的第二端子向混频器的第三端子输出的功能。
(10)
另外，本发明的一个方式是一种半导体装置，在上述(9)中，混频器的第一端子与晶体管的栅极电连接，混频器的第二端子与晶体管的第一端子电连接，混频器的第三端子与晶体管的第二端子电连接。
(11)
另外，本发明的一个方式是一种半导体装置，在上述(9)或(10)中，包括天线及低噪声放大器，天线与低噪声放大器的输入端子电连接，低噪声放大器的输出端子与混频器的第二端子电连接。
注意，在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。另外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具备集成电路的芯片、封装中容纳有芯片的电子构件。另外，存储装置、显示装置、发光装置、照明装置以及电子设备等本身是半导体装置，或者有时包括半导体装置。
另外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系，例如其他的连接关系也在附图或文中所记载的范围内记载。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振幅或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的显示方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种显示方法是一个例子，不局限于上述显示方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
另外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，“电阻元件”例如可以是指具有高于0Ω的电阻值的电路元件、布线等。因此，在本说明书等中，“电阻元件”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，“电阻元件”也可以称为“电阻”、“负载”、“具有电阻值的区域”等，与此相反，“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻元件”等。作为电阻值，例如优选为1mΩ以上且10Ω以下，更优选为5mΩ以上且5Ω以下，进一步优选为10mΩ以上且1Ω以下。此外，例如也可以为1Ω以上且1×109Ω以下。
在本说明书等中，“电容元件”例如可以是指具有高于0F的静电电容值的电路元件、具有静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容元件”除包括具有一对电极及在该电极之间的介电体的电路元件外还包括产生在布线和布线之间的寄生电容、产生在晶体管的源极和漏极中的一个与栅极之间栅极电容等。“电容元件”、“寄生电容”、“栅极电容”等也可以称为“电容”等，与此相反，“电容”也可以称为“电容元件”、“寄生电容”、“栅极电容”等。另外，“电容”的“一对电极”也可以称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05fF以上且10pF以下。此外，例如，还可以为1pF以上且10μF以下。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极被用作控制晶体管的导通状态的控制端子。被用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方被用作源极而另一方被用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。另外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。另外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
另外，在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电极、导电层、导电体或杂质区域等。另外，端子、布线等也可以称为节点。
另外，在本说明书等中，可以适当地调换“电压”和“电位”。“电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。注意，接地电位不一定意味着0V。另外，电位是相对的，根据基准电位的变化而供应到布线的电位、施加到电路等的电位、从电路等输出的电位等也产生变化。
此外，在本说明书等中，“高电平电位”、“低电平电位”不意味着特定的电位。例如，在两个布线都被记为“用作供应高电平电位的布线”的情况下，两个布线所供应的高电平电位也可以互不相同。同样，在两个布线都被记为“用作供应低电平电位的布线”的情况下，两个布线所供应的低电平电位也可以互不相同。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。另外，布线等中的“电流的方向”是带正电的载流子移动的方向，以正电流量记载。换言之，带负电的载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。另外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
另外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。另外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。
在本说明书中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。另外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体的顶面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体的下面的绝缘体”。
另外，“上”或“下”这样的术语不限定于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。另外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”、“布线”、“端子”等的词句不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。此外，例如，有时将“端子”用作“布线”或“电极”的一部分，反之亦然。再者，“端子”的词句包括多个“电极”、“布线”、“端子”等被形成为一体的情况等。因此，例如，“电极”可以为“布线”或“端子”的一部分，例如，“端子”可以为“布线”或“电极”的一部分。此外，“电极”、“布线”、“端子”等的词句有时置换为“区域”等的词句。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。另外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，半导体中的缺陷态密度有可能提高，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅层时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第13族元素、第15族元素(但是，不包含氧或氢)等。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM：Metal Insulator Metal)二极管、金属-绝缘体-半导体(MIS：Metal Insulator Semiconductor)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态。另外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
发明效果
根据本发明的一个方式，可以提供一种降低功耗的半导体装置。另外，根据本发明的一个方式，可以提供一种抑制因热量而工作能力下降的半导体装置。另外，根据本发明的一个方式，可以提供一种减小电路面积的半导体装置。此外，根据本发明的一个方式，可以提供一种新颖的半导体装置。此外，根据本发明的一个方式，可以提供一种包括新颖的半导体装置的电子设备。
注意，本发明的一个方式的效果不局限于上述列举的效果。上述列举的效果并不妨碍其他效果的存在。其他效果是下面记载的在本节中未说明的效果。本领域技术人员可以从说明书或附图等的记载导出并适当地抽出在本节中未说明的效果。注意，本发明的一个方式至少具有上述列举的效果及其他效果中的一个效果。因此，本发明的一个方式根据情况有时不具有上述效果。
附图简要说明
图1是说明半导体装置的结构例子的方框图。
图2A及图2B是说明半导体装置中的电路的结构例子的方框图。
图3A至图3C是说明半导体装置中的电路的结构例子的方框图。
图4是说明半导体装置的结构例子的方框图。
图5是说明半导体装置中的电路的结构例子的方框图。
图6A及图6B是说明半导体装置中的电路的结构例子的方框图，图6C是示出电流源的一个例子的电路图。
图7A至图7D是说明半导体装置中的电路的叠层结构的立体图。
图8A至图8C是说明半导体装置中的电路的叠层结构的立体图。
图9A及图9B是说明半导体装置中的电路的结构例子的方框图。
图10是说明半导体装置的结构例子的截面示意图。
图11是说明半导体装置的结构例子的截面示意图。
图12A至图12C是说明晶体管的结构例子的截面示意图。
图13A及图13A是说明晶体管的结构例子的截面示意图。
图14A及图14B是说明晶体管的结构例子的截面示意图。
图15是说明半导体装置的结构例子的截面示意图。
图16A及图16B是说明晶体管的结构例子的截面示意图。
图17是说明半导体装置的结构例子的截面示意图。
图18A是示出电容器的结构例子的俯视图，图18B及图18C是示出电容器的结构例子的截面立体图。
图19A是示出电容器的结构例子的俯视图，图19B是示出电容器的结构例子的截面图，图19C是示出电容器的结构例子的截面立体图。
图20A是说明IGZO的结晶结构的分类的图，图20B是说明结晶性IGZO的XRD光谱的图，图20C是说明结晶性IGZO的纳米束电子衍射图案的图。
图21A示出半导体晶片的一个例子的立体图，图21B是示出芯片的一个例子的立体图，图21C及图21D是示出电子构件的一个例子的立体图。
图22是示出IoT网络的级别结构及需求规格的图。
图23是工厂自动化的示意图。
图24是示出电子设备的一个例子的立体图。
图25是说明电路计算条件的电路图。
图26是说明电路计算结果的图。
图27是说明电路计算条件的电路图。
图28是说明电路计算结果的图。
图29是说明电路计算条件的电路图。
图30是说明电路计算结果的图。
图31是说明电路计算结果的图。
实施发明的方式
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(Oxide Semiconductor，也可以简称为OS)等。例如，在晶体管的沟道形成区域包含金属氧化物的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在金属氧化物能够构成包括具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，可以将该金属氧化物称为金属氧化物半导体(metal oxide semiconductor)。此外，可以将OS晶体管换称为包含金属氧化物或氧化物半导体的晶体管。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
此外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。另外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
另外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
另外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图等中，为了明确起见，有时省略部分构成要素的图示。
此外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。
在本说明书的附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
(实施方式1)
在本实施方式中，说明本发明的一个方式的半导体装置的高频接收机的结构例子。
图1示出高频接收机100的结构例子。
作为一个例子，高频接收机100包括天线ANT、低噪声放大器LNA、本机振荡器LO、下变频混频器DNCMX、带通滤光片BPF、IF放大器IFA及模拟数字转换电路ADC。
低噪声放大器LNA包括被用作输入端子的端子LT1及被用作输出端子的端子LT2。另外，下变频混频器DNCMX包括端子DRFP、端子DLOP及端子IFP1。
天线ANT与低噪声放大器LNA的端子LT1电连接，低噪声放大器LNA的端子LT2与下变频混频器DNCMX的端子DRFP电连接。下变频混频器DNCMX的端子DLOP与本机振荡器LO电连接，下变频混频器DNCMX的端子IFP1与带通滤光片BPF的输入端子电连接。IF放大器IFA的输入端子与带通滤光片BPF的输出端子电连接，IF放大器IFA的输出端子与模拟数字转换电路ADC的输入端子电连接。
作为一个例子，模拟数字转换电路ADC的输出端子与半导体装置中的逻辑电路等电连接(未图示)。
例如，天线ANT具有当天线ANT从其外部接收用于无线通信的载波的频率的电波时将该电波转换为RF(Radio Frequency)信号的功能。
低噪声放大器LNA具有使天线ANT从外部接收电波而生成的RF信号的电压振幅放大的功能。另外，低噪声放大器LNA具有降低放大的RF信号的噪声的功能。注意，优选的是，低噪声放大器LNA除了降低噪声的功能以外，还具有消除噪声的过滤功能。
另外，作为一个例子，低噪声放大器LNA可以为图2A所示的电路结构。图2A所示的低噪声放大器LNA采用三级功率放大器的结构。具体而言，图2A的低噪声放大器LNA包括放大器LAMP[1]至放大器LAMP[3]、传送线路LTL1及传送线路LTL2。另外，放大器LAMP[1]至放大器LAMP[3]各自包括输入端子及输出端子。
端子LT1通过传送线路LTL1与布线GNDL电连接。另外，端子LT1通过传送线路LTL2与放大器LAMP[1]的输入端子电连接。放大器LAMP[1]的输出端子与放大器LAMP[2]的输入端子电连接，放大器LAMP[2]的输出端子与放大器LAMP[3]的输入端子电连接，放大器LAMP[3]的输出端子与端子LT2电连接。
传送线路LTL1及传送线路LTL2都为传达RF信号等电信号的布线，包括寄生电阻或寄生电容等。因此，传送线路LTL1及传送线路LTL2都具有输入阻抗或特性阻抗等。
另外，放大器LAMP[1]至放大器LAMP[3]例如可以采用图2B所示的电路结构。
图2B的放大器AMP包括电容器C1、电阻器R1、晶体管STr1及传送线路TL1至传送线路TL3。
放大器AMP的输入端子与电容器C1的第一端子电连接，电容器C1的第二端子与电阻器R1的第一端子及晶体管STr1的栅极电连接。电阻器R1的第二端子与布线VAL电连接。晶体管STr1的第一端子通过传送线路TL1及传送线路TL3与布线VDDL电连接，晶体管STr1的第二端子与布线GNDL电连接。
作为一个例子，布线VAL被用作供应恒电压的布线。作为该恒电压，例如可以为高电平电位(VDD)、高于VDD的电位或低于VDD的电位等。另外，作为一个例子，布线VDDL被用作供应恒电压的布线。作为该恒电压，例如可以为高电平电位(VDD)。另外，作为一个例子，布线GNDL被用作供应恒电压的布线。作为该恒电压，例如可以为低电平电位或接地电位(GND)等。
放大器AMP的输出端子通过传送线路TL2与传送线路TL1和传送线路TL3之间的连接部分电连接。
传送线路TL1至传送线路TL3与传送线路LTL1及传送线路LTL2同样地被用作传输电信号的布线。因此，传送线路PTL1具有输入阻抗或特性阻抗等。
放大器AMP具有放大输入到输入端子的电信号的电压振幅并将其输出到输出端子的功能。另外，放大器AMP被用作阻抗匹配电路。
作为晶体管STr1，例如使用在沟道形成区域中含硅的晶体管(以下称为Si晶体管)。作为该硅，例如可以使用非晶硅(有时称为氢化非晶硅)、单晶硅、微晶硅或多晶硅等。另外，作为晶体管STr1，除了Si晶体管以外，例如可以使用在沟道形成区域中包含Ge的晶体管、在沟道形成区域中包含ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体的晶体管、在沟道形成区域中包含碳纳米管的晶体管、在沟道形成区域中包含有机半导体的晶体管等。
通过使用图2B所示的放大器AMP，可以构成低噪声放大器LNA。
本机振荡器LO具有生成用来转换电压波形的信号的功能。该转换由后述的下变频混频器DNCMX进行。
下变频混频器DNCMX具有对输入到端子DRFP的RF信号混合从本机振荡器LO发送到端子DLOP的信号并生成频率低于输入到端子DRFP的RF信号的电信号。生成的电信号作为具有中间频率(Intermediate Frequency)的信号(以下称为IF信号)被输出到端子IFP1。
带通滤光片BPF具有将输入到带通滤光片BPF的输入端子的IF信号的频率中的特定频段的交流电压输出到带通滤光片BPF的输出端子的功能。另外，带通滤光片BPF具有使该特定频段以外的交流电压衰减的功能。带通滤光片BPF通过决定输出到输出端子的特定频段，可以从具有多个频道的IF信号选择一个或多个频道。
IF放大器IFA具有放大由带通滤光片BPF选择的频道的IF信号的电压振幅的功能。
模拟数字转换电路ADC具有将由IF放大器IFA放大的IF信号转换为数字信号的功能。
从模拟数字转换电路ADC输出的数字信号例如被发送到与高频接收机100电连接的处理部(未图示)。处理部例如可以包括处理该数字信号的逻辑电路。通过使用高频接收机100，由天线ANT接收的电波(具体而言，用于无线通信的载波的频率的电波)最终被转换为数字信号。然后，可以由处理部读出该数字信号所包含的信息并根据该信息进行处理。
注意，虽然在图2A中示出可用于高频接收机100的低噪声放大器LNA为包括三级放大器LAMP的结构，但是既可以为二级，也可以为四级以上。
尤其是，由于由天线ANT从电波转换的RF信号较微弱，低噪声放大器LNA优选使该RF信号的电压振幅放大至模拟数字转换电路ADC的输出对象的处理部(例如逻辑电路等)能够处理的电平。为此，低噪声放大器LNA具有多级放大器LAMP的结构。另一方面，在低噪声放大器LNA所包括的放大器LAMP增加的情况下，由于低噪声放大器LNA的电路面积变大，所以有时高频接收机100的占有面积变大。另外，在低噪声放大器LNA所包括的放大器LAMP增加的情况下，会相应地产生因电流而产生的热量，有时高频接收机100的温度变高。当放大器LAMP包括Si晶体管时，由于温度变高时Si晶体管的场效应迁移率下降，所以难以由放大器LAMP将电信号放大至所希望的电压振幅。
于是，考虑下变频混频器DNCMX中的OS晶体管。在图3A中，示出可用于图1的下变频混频器DNCMX的下变频混频器DNCMX1的电路结构的一个例子。注意，由于除了下变频混频器DNCMX以外，还对下变频混频器DNCMX与其外围电路的电连接进行说明，所以图3A还示出低噪声放大器LNA及本机振荡器LO。
图3A所示的下变频混频器DNCMX1包括OS晶体管的晶体管OTr1。晶体管OTr1被用作下变频混频器DNCMX1中的传输晶体管。
晶体管OTr1的第一端子与端子DRFP电连接，晶体管OTr1的第二端子与端子IFP1电连接，晶体管OTr1的栅极与端子DLOP电连接。
OS晶体管例如可以形成在玻璃衬底上。因此，与Si晶体管不同，OS晶体管可以不包括大容量电容器(bulk capacitor)。由此，OS晶体管不易受到大容量电容器导致的工作频率下降的影响。
另外，如在实施方式3说明的图10所示，OS晶体管可以配置在形成Si晶体管的衬底的上方。也就是说，作为半导体装置，可以包括OS晶体管和Si晶体管的两者，因此可以将半导体装置的电路配置为适合于OS晶体管和Si晶体管各自的特性。例如，可以在半导体装置的同一电路内作为使高通态电流流过的晶体管使用Si晶体管，作为不易因温度变化而改变电特性的晶体管使用OS晶体管等，将半导体层不同的晶体管用于相同的电路。
另外，除了玻璃衬底以外，OS晶体管例如可以形成在SOI衬底、石英衬底、塑料衬底、蓝宝石玻璃衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等上。另外，作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等的一个例子，可以举出如下。例如可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚四氟乙烯(PTFE)为代表的塑料。或者，作为一个例子，可以举出丙烯酸树脂等合成树脂等。或者，作为一个例子，可以举出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作为一个例子，可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧树脂、无机蒸镀薄膜、纸类等。
此外，下变频混频器DNCMX1中的晶体管OTr1也可以为包括背栅极的晶体管。图3B所示的下变频混频器DNCMX2采用在下变频混频器DNCMX1的晶体管OTr1中设置背栅极的结构，可以将下变频混频器DNCMX2与下变频混频器DNCMX1同样地用于图1所示的下变频混频器DNCMX。
虽然图3B未图示晶体管OTr1的背栅极的电连接对象，但是也可以在高频接收机100的设计阶段中自由地决定晶体管OTr1的背栅极的电连接对象。例如，通过使晶体管OTr1的栅极和背栅极电连接，可以提高晶体管OTr1的驱动频率并可以增大在晶体管OTr1为导通状态时流过的电流。另外，例如，当采用在晶体管OTr1的背栅极设置用来与外部电路电连接的布线的结构时，通过由该外部电路向晶体管OTr1的背栅极供应电位，可以使晶体管OTr1的阈值电压变动。注意，不仅是图3B中的晶体管OTr1，在说明书的其他部分记载的晶体管或其他附图所示的晶体管也可以同样采用包括背栅极的结构。此外，在这种情况下，如上所述，该晶体管的背栅极的电连接可以与晶体管OTr1同样地自由决定。
另外，在图3A的下变频混频器DNCMX1或图3B的下变频混频器DNCMX2中，例如端子DRFP与晶体管OTr1的第一端子之间也可以连接有某种元件或电路等(例如无源元件(例如电阻器、电容器、线圈或变压器等)或者有源元件(例如晶体管等)等)。同样地，例如端子IFP1与晶体管OTr1的第二端子之间也可以连接有某种元件或电路等。另外，例如端子DLOP与晶体管OTr1的栅极之间也可以连接有某种元件或电路等。如图3C中的下变频混频器DNCMX3所示，作为可用于图1中的下变频混频器DNCMX的电路，可以采用如下结构的电路：在图3A所示的下变频混频器DNCMX1中，在端子DRFP与晶体管OTr1的第一端子之间、端子IFP1与晶体管OTr1的第二端子之间以及端子DLOP与晶体管OTr1的栅极之间分别连接有电路ANC1、电路ANC2及电路ANC3。注意，电路ANC1至电路ANC3可以为某种元件或电路等。
注意，在上述说明中，虽然作为包括图3A至图3C中的下变频混频器DNCMX1至下变频混频器DNCMX3中的任一个的半导体装置以高频接收机100为一个例子进行说明，但是本发明的一个方式不局限于此。例如，也可以将下变频混频器DNCMX1至下变频混频器DNCMX3中的任一个用于高频收发机。图4示出相当于FDD(Frequency Division Duplex：频分全双工)方式的一个例子的收发器的前端的高频收发机200的结构例子，可以将图3A至图3C所示的结构用于高频收发机200中的下变频混频器DNCMX。
下面对高频收发机200进行说明。注意，关于高频收发机200的与高频接收机100内容重复的部分，有时省略其说明。
作为一个例子，高频收发机200包括天线ANT、双工器DPXR、低噪声放大器LNA、功率放大器PA、本机振荡器LO、下变频混频器DNCMX及上变频混频器UPCMX。
双工器DPXR包括端子DT1、端子DT2及端子DT3。低噪声放大器LNA包括被用作输入端子的端子LT1及被用作输出端子的端子LT2。功率放大器PA包括被用作输入端子的端子PT1及被用作输出端子的PT2。下变频混频器DNCMX包括端子DRFP、端子DLOP及端子IFP1。此外，上变频混频器UPCMX包括端子URFP、端子ULOP及端子IFP2。
天线ANT与双工器DPXR的端子DT1电连接。低噪声放大器LNA的端子LT1与双工器DPXR的端子DT2电连接，低噪声放大器LNA的端子LT2与下变频混频器DNCMX的端子DRFP电连接。功率放大器PA的端子PT1与上变频混频器UPCMX的端子URFP电连接，功率放大器PA的端子PT1与双工器DPXR的端子DT3电连接。本机振荡器LO与下变频混频器DNCMX的端子DLOP及上变频混频器UPCMX的端子ULOP电连接。
作为一个例子，下变频混频器DNCMX的端子IFP1通过带通滤光片、放大器、模拟数字转换电路等与半导体装置所具备的逻辑电路等电连接(未图示)。另外，同样地，作为一个例子，上变频混频器UPCMX的端子IFP2与半导体装置所具备的逻辑电路等电连接(未图示)。
例如，高频收发机200包括的天线ANT与高频接收机100包括的天线ANT同样地具有在接收用于无线通信的载波的频率的电波时将该电波转换为RF信号的功能。另外，高频收发机200包括的天线ANT具有在被输入RF信号时将该RF信号例如转换为用于无线通信的载波的频率的电波并发送到外部的功能。
双工器DPXR是用于FDD方式的收发机等的电路，具有使发送用信号路径和接收用信号路径电分离的功能。具体而言，双工器DPXR具有在天线ANT从外部接收无线信号时使天线ANT与低噪声放大器LNA的端子LT1之间为导通状态并使天线ANT与功率放大器PA的端子PT2之间为非导通状态的功能。另外，双工器DPXR具有在通过天线ANT向外部发送无线信号时使天线ANT与低噪声放大器LNA的端子LT1之间为非导通状态并使天线ANT与功率放大器PA的端子PT2之间为导通状态的功能。
就是说，通过使用双工器DPXR，作为发送用天线及接收用天线可以共同使用一个天线ANT。
功率放大器PA具有放大输入到输入端子的RF信号的电压振幅并将放大的电信号输出到输出端子的功能。由此，天线ANT可以接收由功率放大器PA增大的RF信号并将该RF信号例如转换为电波。
注意，作为一个例子，功率放大器PA可以采用图5所示的电路结构。图5所示的功率放大器PA为三级电力放大器的结构。具体而言，图5中的功率放大器PA包括放大器PAMP[1]至放大器PAMP[3]、电容器PC1、电容器PC2及传送线路PTL1。
端子PT1与电容器PC1的第一端子电连接，电容器PC2的第二端子与放大器PAMP[1]的输入端子电连接。另外，放大器PAMP[1]的输出端子与放大器PAMP[2]的输入端子电连接。放大器PAMP[2]的输出端子与放大器PAMP[3]的输入端子电连接。放大器PAMP[3]的输出端子通过传送线路PTL1与布线GNDL电连接。另外，放大器PAMP[3]的输出端子与电容器PC2的第一端子电连接，电容器PC2的第二端子与端子PT2电连接。
传送线路PTL1与传送线路LTL1及传送线路LTL2同样是用来传输电信号的布线。因此，传送线路PTL1具有输入阻抗或特性阻抗等。
注意，放大器PAMP[1]至放大器PAMP[3]各自的结构可以与例如放大器LAMP[1]至放大器LAMP[3]同样是图2B所示的放大器AMP。就是说，通过使用图2B所示的放大器AMP，可以构成功率放大器PA。
另外，虽然在图5中功率放大器PA包括三级放大器PAMP，但是既可以为二级，也可以为四级以上。
与高频接收机100的本机振荡器LO同样，高频收发机200的本机振荡器LO具有生成用来进行电压波形的转换的信号的功能。尤其是，该转换不仅在下变频混频器DNCMX中进行，还在后述上变频混频器UPCMX中进行。
上变频混频器UPCMX具有对输入到端子IFP2的IF信号混合从本机振荡器LO发送到端子ULOP的信号并生成其频率比从端子IFP2输入的电信号高的电信号的功能。生成的电信号作为RF信号被输出到端子URFP。
在图4中，虽然没有示出下变频混频器DNCMX的端子IFP1的电连接对象，但是从下变频混频器DNCMX的端子IFP1输出的IF信号通过带通滤光片、放大器或模拟数字转换电路等例如被发送到处理部。由此，从高频收发机200的天线ANT接收的电波(具体而言，用于无线通信的载波的频率的电波)最终被转换为数字信号。然后，可以由处理部读出该数字信号所包含的信息并根据该信息进行处理。
此外，虽然图4中没有示出，但是上变频混频器UPCMX的端子IFP2例如可以通过放大器、数字模拟转换电路等与处理部电连接。处理部例如生成包含想要从天线ANT发送的信息的数字信号，由数字模拟转换电路将该数字信号转换为模拟电压。另外，该模拟电压由上变频混频器UPCMX进行电压波形转换。然后，该被转换的模拟电压通过功率放大器PA、双工器DPXR被发送到天线ANT，天线ANT将该模拟电压转换为用于无线通信的载波的频率的电波。由此，高频收发机200可以将来自处理部等的信息作为电波发送到外部。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，对可用于实施方式1所说明的高频接收机100及高频收发机200中的下变频混频器DNCMX或上变频混频器UPCMX等的单平衡混频器及双平衡混频器的结构例子进行说明。
注意，在本说明书等中，有时将单平衡混频器及双平衡混频器统称为混频器。另外，可以将“混频器”换称为例如混频器电路、混频电路、混合器、频率混频电路、频率转换器、频率转换电路、模拟乘法器等。
<单平衡混频器1>
图6A示出可用于下变频混频器DNCMX或上变频混频器UPCMX等的单平衡混频器的一个例子。例如，当单平衡混频器SBMXA被用作下变频混频器时，具有将单相信号的RF信号与来自本机振荡器LO的差分信号混合而生成差分信号的IF信号的功能。另外，例如当单平衡混频器SBMXA被用作上变频混频器时，具有将IF信号与来自本机振荡器LO的差分信号混合而生成差分信号的RF信号的功能。
作为一个例子，图6A的单平衡混频器SBMXA包括晶体管OM1、晶体管OM1r、负载LE1、负载LE2及电流源IS1。
作为负载LE1及负载LE2，例如可以使用电阻器、电感器、二极管或晶体管等。另外，作为负载LE1及负载LE2，例如有时也可以使用在线形区域或饱和区域驱动的晶体管、可变电阻器或MTJ(磁隧道结)元件等。另外，也可以由负载LE1及负载LE2构成电流镜电路。
另外，根据单平衡混频器SBMXA的结构，也可以不设置负载LE1和负载LE2中的一个。例如，当无需从端子IFPb输出信号时(不设置端子IFPb并将IF信号作为单相信号输出时)，单平衡混频器SBMXA采用不设置负载LE2而将布线VDDL与晶体管OM1r的第一端子电连接的结构即可。
另外，在图6A的单平衡混频器SBMXA中，例如晶体管OM1和晶体管OM1r包括在差动部DIFP中，例如电流源IS1包括在电流源部ISP中，例如负载LE1和负载LE2包括在负载部LP中。注意，单平衡混频器SBMXA的结构不局限于图6A所示的结构。例如，单平衡混频器SBMXA也可以具有在差动部DIFP中包括负载LE1及负载LE2的结构。另外，例如，单平衡混频器SBMXA也可以具有在电流源部ISP中包括负载LE1及负载LE2的结构。
负载LE1的第一端子与布线VDDL电连接，负载LE1的第二端子与晶体管OM1的第一端子及端子IFPa电连接。另外，负载LE2的第一端子与布线VDDL电连接，负载LE2的第二端子与晶体管OM1r的第一端子及端子IFPb电连接。
电流源IS1的输入端子与晶体管OM1的第二端子、晶体管OM1r的第二端子及端子RFP电连接。另外，电流源IS1的输出端子与布线GNDL电连接。
晶体管OM1的栅极与端子LOPIN电连接。另外，晶体管OM1r的栅极与端子LONIN电连接。
端子LOPIN及端子LONIN相当于图1中的下变频混频器DNCMX的端子DLOP。作为一个例子，可以将来自本机振荡器LO的信号输入到端子LOPIN。该信号的电压波形例如可以为脉冲电压。另外，可以将与该信号的相位差为180度的信号(逻辑反转而成的信号)输入到端子LONIN。
端子RFP相当于图1中的下变频混频器DNCMX的端子DRFP。作为一个例子，可以将从低噪声放大器LNA的输出端子输出的RF信号输入到端子RFPIN。
端子IFPa及端子IFPb相当于图1中的下变频混频器DNCMX的端子IFP1。因此，端子IFPa及端子IFPb将在单平衡混频器SBMXA生成的差分信号作为IF信号输出。
注意，虽然单平衡混频器SBMXA输出差分信号的IF信号，但是也可以将该差分信号转换为单相信号。因此，单平衡混频器SBMXA也可以使端子IFPa与端子IFPb电连接于差动单相转换电路(有时也称为平衡-非平衡(balanced-unbalanced)电路或高频变压器)(未图示)。通过采用这种结构，单平衡混频器SBMXA可以输出将从端子IFPa和端子IFPb输出的差分信号的IF信号转换的单相信号。
作为一个例子，负载部LP具有通过由布线VDDL供应的电压使电流从负载LE1的第二端子流向晶体管OM1的第一端子的功能，并且具有使电流从负载LE2的第二端子流向晶体管OM1r的第一端子的功能。
作为一个例子，电流源IS1具有使恒电流从输入端子流向输出端子的功能。注意，例如，作为电流源IS1可以使用图6C所示的电流源IS。电流源IS包括晶体管ITr、端子VI、端子VO及端子VB。晶体管ITr的第一端子与端子VI电连接，晶体管ITr的第二端子与端子VO电连接，晶体管ITr的栅极与端子VB电连接。端子VI例如与单平衡混频器SBMXA的差动部DIFP及端子RFP电连接，端子VO例如与布线GNDL电连接。使恒电流流过电流源IS的端子VI与端子VO之间，因此端子VB被输入恒电压。作为该恒电压，例如可以为比高电平电位、接地电位(GND)高的电位等。
作为一个例子，差动部DIFP具有生成与从端子RFP输入的RF信号的电压波形及从端子LOPIN输入的信号的电压波形具有对应的电压波形的信号并将该信号输出到端子IFPa的功能。另外，作为一个例子，差动部DIFP具有生成与从端子RFP输入的RF信号的电压波形及从端子LONIN输入的信号的电压波形具有对应的电压波形的信号并将该信号输出到端子IFPb的功能。
具体而言，晶体管OM1生成与从端子RFP输入的RF信号的频率和从端子LOPIN输入的信号的频率的积、和、差等具有对应的频率的信号，并将该信号输出到端子IFPa。晶体管OM1r生成与从端子RFP输入的RF信号的频率和从端子LONIN输入的信号的频率的积、和、差等具有对应的频率的信号，并将该信号输出到端子IFPb。从端子IFPa及端子IFPb输出的差分信号成为单平衡混频器SBMXA所输出的IF信号。
另外，由于单平衡混频器在负载部、电流源部及差动部包括晶体管等多个电路元件，所以有时单平衡混频器变大。在此，在单平衡混频器SBMXA中，如图7A所示，在电流源部ISP的上方设置差动部DIFP且在差动部DIFP的上方设置负载部LP。尤其是，层SIL包括电流源部ISP，层OSL包括差动部DIFP。通过使单平衡混频器SBMXA层叠有电流源部ISP、差动部DIFP及负载部LP，可以减小单平衡混频器SBMXA的占有面积。
在考虑这种结构的情况下，优选的是，作为层OSL中的晶体管例如使用OS晶体管，而作为层SIL中的晶体管例如使用Si晶体管。也就是说，优选的是，作为晶体管OM1及晶体管OM1r使用OS晶体管，而作为电流源部ISP中的晶体管(例如晶体管ITr)使用Si晶体管。例如，通过在衬底上形成Si晶体管并在Si晶体管的上方形成OS晶体管，可以构成图7A所示的示意图的单平衡混频器。注意，在实施方式3中详细说明在Si晶体管的上方形成OS晶体管的叠层。
注意，图6A中的单平衡混频器SBMXA不局限于图7A所示的叠层结构。例如，如图7B所示，负载部LP也可以包括在层OSL中。另外，例如，如图7C所示，负载部LP也可以包括在层SIL中。另外，例如虽然在图7B中差动部DIFP的上方设置有负载部LP，但是也可以采用电流源部ISP的上方设置有负载部LP且负载部LP的上方设置有差动部DIFP的结构(未图示)。另外，例如虽然在图7C中负载部LP的上方设置有电流源部ISP，但是也可以采用电流源部ISP的上方设置有负载部LP且负载部LP的上方设置有差动部DIFP的结构(未图示)。另外，例如，如图7D所示，层SIL也可以采用电流源部ISP与负载部LP彼此不层叠的结构。或者，层OSL也可以与图7D同样地采用差动部DIFP与负载部LP彼此不层叠的结构(未图示)。
<单平衡混频器2>
下面对与图6A中的单平衡混频器SBMXA不同的其他单平衡混频器进行说明。作为可用于变频混频器DNCMX的单平衡混频器，例如可以使用图6B所示的单平衡混频器SBMXB。
下面说明单平衡混频器SBMXB。注意，关于单平衡混频器SBMXB与单平衡混频器SBMXA的重复部分省略其说明。
单平衡混频器SBMXB为有源型单平衡混频器的结构，在单平衡混频器SBMXA中设置电路部ACP。具体而言，电路部ACP包括晶体管RFOM，晶体管RFOM的第一端子与晶体管OM1的第二端子及晶体管OM1r的第二端子电连接，晶体管RFOM的第二端子与电流源IS1的输入端子电连接，晶体管RFOM的栅极与端子RFP电连接。
注意，单平衡混频器SBMXB不局限于图6B所示的结构。例如，单平衡混频器SBMXB既可以采用晶体管RFOM包括在差动部DIFP中的结构，或者，例如也可以采用晶体管RFOM包括在电流源部ISP中的结构。
另外，与单平衡混频器SBMXA同样，通过使单平衡混频器SBMXB层叠有电流源部ISP、电路部ACP、差动部DIFP及负载部LP，可以减小单平衡混频器SBMXB的电路面积。具体而言，如图8A所示，单平衡混频器SBMXB为如下结构即可：在电流源部ISP的上方设置电路部ACP，在电路部ACP的上方设置差动部DIFP，在差动部DIFP的上方设置负载部LP。
尤其是，在层SIL包括电流源部ISP且层OSL包括电路部ACP及差动部DIFP时，优选的是，将层SIL中的晶体管用于Si晶体管，将层OSL中的晶体管用于OS晶体管。就是说，优选的是，作为晶体管OM1、晶体管OM1r及晶体管RFOM使用OS晶体管，作为电流源部ISP中的晶体管(例如晶体管ITr)使用Si晶体管。
注意，图6B中的单平衡混频器SBMXB不局限于图8A所示的叠层结构。虽然在图8A中电路部ACP包括在层OSL中，但是例如也可以采用电路部ACP设置在电流源部ISP的上方且电路部ACP及电流源部ISP包括在层SIL中的结构(未图示)。就是说，作为晶体管OM1及晶体管OM1r也可以使用OS晶体管，作为电流源部ISP中的晶体管及晶体管RFOM也可以使用Si晶体管。
另外，例如，如图8B所示，层OSL也可以采用电路部ACP与差动部DIFP彼此不层叠的结构。另外，例如，如图8C所示，层SIL也可以采用电路部ACP与电流源部ISP彼此不层叠的结构。
<双平衡混频器1>
下面说明与单平衡混频器相比更能够抑制二次失真的影响的双平衡混频器。
图9A示出可用于下变频混频器DNCMX或上变频混频器UPCMX的双平衡混频器的一个例子。例如，当双平衡混频器DBMXA被用作下变频混频器时，具有将差分信号的RF信号及来自本机振荡器LO的差分信号混合来生成差分信号的IF信号的功能。另外，例如，当双平衡混频器DBMXA被用作上变频混频器时，具有将IF信号及来自本机振荡器LO的差分信号混合来生成差分信号的RF信号的功能。
作为一个例子，双平衡混频器DBMXA包括晶体管OM2、晶体管OM2r、晶体管OM3、晶体管OM3r、负载LE1、负载LE2、电流源IS2及电流源IS3。
关于负载LE1及负载LE2，参照单平衡混频器SBMXA中的负载LE1及负载LE2的记载内容。
另外，根据双平衡混频器DBMXA的结构，也可以不设置负载LE1和负载LE2中的一个。例如，当无需从端子IFPa输出信号时(不设置端子IFPa并将IF信号作为单相信号输出时)，双平衡混频器DBMXA采用不设置负载LE2而使布线VDDL、晶体管OM2r的第一端子及晶体管OM3的第一端子电连接的结构即可。
另外，在图9A中的双平衡混频器DBMXA中，例如晶体管OM2、晶体管OM2r、晶体管OM3及晶体管OM3r包括在差动部DIFP中，例如电流源IS2及电流源IS3包括在电流源部ISP中，例如负载LE1及负载LE2包括在负载部LP中。注意，双平衡混频器DBMXB的负载LE1及/或负载LE2既可以包括在差动部DIFP中，也可以包括在电流源部ISP中，或者也可以不包括在差动部DIFP和电流源部ISP的两者中。
负载LE1的第一端子与布线VDDL电连接，负载LE1的第二端子与晶体管OM2的第一端子、晶体管OM3r的第一端子及端子IFPb电连接。负载LE2的第一端子与布线VDDL电连接，负载LE2的第二端子与晶体管OM3的第一端子、晶体管OM2r的第一端子及端子IFPa电连接。
电流源IS2的输入端子与晶体管OM2的第二端子、晶体管OM2r的第二端子及端子RFPIN电连接。另外，电流源IS2的输出端子与布线GNDL电连接。电流源IS3的输入端子与晶体管OM3的第二端子、晶体管OM3r的第二端子及端子RFNIN电连接。另外，电流源IS3的输出端子与布线GNDL电连接。
晶体管OM2的栅极及晶体管OM3的栅极电连接于端子LOPIN。另外，晶体管OM2r的栅极及晶体管OM3r的栅极电连接于端子LONIN。
端子RFPIN及端子RFNIN相当于图1中的下变频混频器DNCMX的端子DRFP。例如，差分信号的RF信号被输入到端子RFPIN及端子RFNIN。具体而言，例如，输入到端子RFNIN的信号可以为输入到端子RFPIN的信号的相位提前(或延迟)半波长的信号。例如可以通过使用单相差动转换电路(有时也称为平衡-非平衡电路或高频变压器)转换由低噪声放大器LNA生成的单相信号的RF信号来生成该差分信号。就是说，双平衡混频器DBMXA也可以使端子RFPIN及端子RFNIN电连接于单相差动电路(未图示)。通过采用这种结构，可以将由低噪声放大器LNA生成的单相信号的RF信号转换为差分信号，并将该差分信号输入到端子RFPIN及端子RFNIN。
或者，作为其他结构，例如也可以采用如下结构：双平衡混频器DBMXA的端子RFPIN被输入从低噪声放大器LNA的输出端子输出的单相RF信号且端子RFNIN被输入接地电位。
关于端子LOPIN、端子LONIN、端子IFPa及端子IFPb，参照单平衡混频器SBMXA中的端子LOPIN、端子LONIN、端子IFPa及端子IFPb的记载内容。
作为一个例子，负载部LP具有利用从布线VDDL供应的电压使电流从负载LE1的第二端子流向晶体管OM2的第一端子及晶体管OM3r的第一端子的功能，并且具有使电流从负载LE2的第二端子流向晶体管OM2r的第一端子及晶体管OM3的第一端子的功能。
作为一个例子，电流源IS2及电流源IS3具有使恒电流从输入端子流向输出端子的功能。注意，作为电流源IS2及电流源IS3，例如可以使用图6C所示的电流源IS。
在差动部DIFP中，作为一个例子，晶体管OM2具有生成与从端子RFPIN输入的信号的电压波形及从端子LOPIN输入的信号的电压波形具有对应的电压波形的信号(在此称为第一信号)的功能。另外，作为一个例子，晶体管OM2r具有生成与从端子RFPIN输入的信号的电压波形及从端子LONIN输入的信号的电压波形具有对应的电压波形的信号(在此称为第二信号)的功能。另外，作为一个例子，晶体管OM3具有生成与从端子RFNIN输入的信号的电压波形及从端子LOPIN输入的信号的电压波形具有对应的电压波形的信号(在此称为第三信号)的功能。另外，作为一个例子，晶体管OM3r具有生成与从端子RFNIN输入的信号的电压波形及从端子LONIN输入的信号的电压波形具有对应的电压波形的信号(在此称为第四信号)的功能。
具体而言，第一信号例如可以为与从端子RFPIN输入的信号的频率和从端子LOPIN输入的信号的频率的积、和、差等具有对应的频率的信号。同样地，第二信号例如可以为与从端子RFPIN输入的信号的频率和从端子LONIN输入的信号的频率的积、和、差等具有对应的频率的信号，第三信号例如可以为与从端子RFNIN输入的信号的频率和从端子LOPIN输入的信号的频率的积、和、差等具有对应的频率的信号，第四信号例如可以为与从端子RFNIN输入的信号的频率和从端子LONIN输入的信号的频率的积、和、差等具有对应的频率的信号。注意，上述频率转换例如可以根据负载部LP的结构等而决定。
因此，差动部DIFP将第二信号及第三信号作为第一输出信号输出到端子IFPa，将第一信号及第四信号作为第二输出信号输出到端子IFPb。此时，第一输出信号及第二输出信号相当于从图1中的下变频混频器DNCMX的端子IFP1输出的差分信号的IF信号。
注意，虽然双平衡混频器DBMXA输出差分信号的IF信号，但是也可以将该差分信号转换为单相信号。因此，双平衡混频器DBMXA可以使端子IFPa及端子IFPb电连接于差动单相转换电路(未图示)。通过采用这种结构，双平衡混频器DBMXA可以输出将从端子IFPa和端子IFPb输出的差分信号的IF信号转换的单相信号。
注意，与单平衡混频器SBMXA同样，为了减小电路面积，双平衡混频器DBMXA可以层叠有差动部DIFP及电流源部ISP。例如，当如图7A所示那样双平衡混频器DBMXA的差动部DIFP包括在层OSL中且电流源部ISP包括在层SIL中时，作为差动部DIFP中的晶体管OM2、晶体管OM2r、晶体管OM3及晶体管OM3r可以使用OS晶体管，作为电流源IS2及电流源IS3中的晶体管(例如晶体管ITr)可以使用Si晶体管。
另外，关于上述以外的双平衡混频器DBMXA的叠层结构的例子，参照上述单平衡混频器SBMXA的叠层结构的例子的记载。
<双平衡混频器2>
下面对与图9A中的双平衡混频器DBMXA不同的其他双平衡混频器进行说明。作为可用于下变频混频器DNCMX的双平衡混频器，例如也可以使用图9B所示的双平衡混频器DBMXB。另外，作为可用于上变频混频器UPCMX的双平衡混频器，例如也可以使用图9B所示的双平衡混频器DBMXB。
下面说明双平衡混频器DBMXB。注意，关于双平衡混频器DBMXB与双平衡混频器DBMXA的重复部分省略其说明。
双平衡混频器DBMXB具有有源型双平衡混频器的结构，在双平衡混频器DBMXA中设置电路部ACP。具体而言，电路部ACP包括晶体管RFOM1及晶体管RFOM2。晶体管RFOM1的第一端子与晶体管OM2的第二端子及晶体管OM2r的第二端子电连接，晶体管RFOM1的第二端子与电流源IS2的输入端子电连接，晶体管RFOM1的栅极与端子RFPIN电连接。另外，晶体管RFOM2的第一端子与晶体管OM3的第二端子及晶体管OM3r的第二端子电连接，晶体管RFOM2的第二端子与电流源IS3的输入端子电连接，晶体管RFOM2的栅极与端子RFNIN电连接。
注意，双平衡混频器DBMXB不局限于图9B所示的结构。例如，双平衡混频器DBMXB既可以为晶体管RFOM1及/或晶体管RFOM2包括在差动部DIFP中的结构，或者，例如也可以为晶体管RFOM1及/或晶体管RFOM2包括在电流源部ISP中的结构。
另外，与双平衡混频器DBMXA同样，通过使双平衡混频器DBMXB层叠有电流源部ISP、电路部ACP、差动部DIFP及负载部LP，可以减小双平衡混频器DBMXB的电路面积。
尤其是，例如在双平衡混频器DBMXB的叠层结构中，当如图8A所示那样层SIL包括电流源部ISP且层OSL包括电路部ACP及差动部DIFP时，优选的是，作为层SIL中的晶体管使用Si晶体管，作为层OSL中的晶体管使用OS晶体管。就是说，优选的是，作为晶体管OM2、晶体管OM2r、晶体管OM3、晶体管OM3r、晶体管RFOM1及晶体管RFOM2使用OS晶体管，作为电流源部ISP中的晶体管(例如晶体管ITr)使用Si晶体管。
另外，例如在双平衡混频器DBMXB的叠层结构中，当如图8C所示那样层SIL包括电路部ACP及电流源部ISP且层OSL包括差动部DIFP时，优选的是，作为层SIL中的晶体管使用Si晶体管，作为层OSL中的晶体管使用OS晶体管。也就是说，优选的是，作为晶体管OM2、晶体管OM2r、晶体管OM3及晶体管OM3r使用OS晶体管，作为电流源部ISP中的晶体管、晶体管RFOM1及晶体管RFOM2使用Si晶体管。
此外，关于上述以外的双平衡混频器DBMXB的叠层结构的例子，参照上述单平衡混频器SBMXB的叠层结构的例子的记载。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，对在上述实施方式中说明的半导体装置的结构例子及能够应用于半导体装置的晶体管的结构例子进行说明。
<半导体装置的结构例子>
图10所示的半导体装置包括晶体管300、晶体管500及电容器600。图12A是晶体管500的沟道长度方向上的截面图，图12B是晶体管500的沟道宽度方向上的截面图，图12C是晶体管300的沟道宽度方向上的截面图。
晶体管500是OS晶体管。晶体管500具有关态电流小且场效应迁移率在高温下也不容易变化的特性。通过作为半导体装置诸如高频接收机100或高频收发机200的下变频混频器DNCMX中的晶体管使用晶体管500，可以实现即使在高温下工作能力也不易大幅度下降的半导体装置。
作为一个例子，在本实施方式中说明的半导体装置如图10所示包括晶体管300、晶体管500、电容器600。晶体管500设置在晶体管300的上方，电容器600设置在晶体管300及晶体管500的上方。注意，电容器600可以为上述实施方式所说明的高频接收机100或高频收发机200等中的电容器等。注意，根据高频接收机100或高频收发机200的结构，也可以并不一定需要设置图10所示的电容器600。
晶体管300设置在衬底311上，并包括：由导电体316、绝缘体315、衬底311的一部分构成的半导体区域313；以及被用作源区域和漏区域的低电阻区域314a及低电阻区域314b。注意，晶体管300例如可以用于上述实施方式所说明的高频接收机100或高频收发机200等中的晶体管等。具体而言，例如可以用于带通滤光片BPF、IF放大器IFA、模拟数字转换电路ADC或本机振荡器LO等中的晶体管。注意，虽然在图10中示出晶体管300的栅极通过电容器600的一对电极中的一个与晶体管500的源极和漏极中的一个电连接的结构，但是根据高频接收机100或高频收发机200的结构，晶体管300的源极和漏极中的一个既可以通过电容器600的一对电极中的一个与晶体管500的源极和漏极中的一个电连接，或者晶体管300的源极和漏极中的一个也可以通过电容器600的一对电极中的一个与晶体管500的栅极电连接。
作为衬底311，优选使用半导体衬底(例如单晶衬底或硅衬底)。
如图12C所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，实效上的沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关闭特性。
另外，晶体管300可以为p沟道型晶体管或n沟道型晶体管。
半导体区域313的沟道形成区域、其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图10所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。例如，当在半导体装置中使用只有OS晶体管的单极性电路时，如图11所示，作为晶体管300的结构采用与使用氧化物半导体的晶体管500相同的结构即可。在后面说明晶体管500的结构。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，“氧氮化硅”是指在其组成中氧含量多于氮含量的材料，而“氮氧化硅”是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中埋入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一附图标记表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成布线层。例如，在图10中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上形成布线层。例如，在图10中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
此外，也可以在绝缘体364及导电体366上形成布线层。例如，在图10中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
此外，也可以在绝缘体374及导电体376上形成布线层。例如，在图10中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。
在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514及绝缘体516中的一个，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用能够防止氢或杂质从衬底311或设置有晶体管300的区域等扩散到设置有晶体管500的区域中的具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管300与晶体管500之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用作晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过作为上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中例如埋入有导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与电容器600或晶体管300连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管500分离，从而可以抑制氢从晶体管300扩散到晶体管500中。
在绝缘体512的上方设置晶体管500。
如图12A和图12B所示，晶体管500包括：嵌入在绝缘体514及绝缘体516中的导电体503；配置在绝缘体516及导电体503上的绝缘体520；配置在绝缘体520上的绝缘体522；配置在绝缘体522上的绝缘体524；配置在绝缘体524上的氧化物530a；配置在氧化物530a上的氧化物530b；配置在氧化物530b上且彼此隔开的导电体542a及导电体542b；配置在导电体542a及导电体542b上且形成有与导电体542a和导电体542b之间重叠的开口的绝缘体580；配置在开口的底面及侧面上的氧化物530c；配置在氧化物530c的形成面的绝缘体550；以及配置在绝缘体550的形成面上的导电体560。
另外，如图12A和图12B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图12A和图12B所示，导电体560优选包括设置在绝缘体550的内侧的导电体560a及嵌入在导电体560a的内侧的导电体560b。此外，如图12A和图12B所示，优选在绝缘体580、导电体560及绝缘体550上配置有绝缘体574。
注意，下面有时将氧化物530a、氧化物530b及氧化物530c总称为氧化物530。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a、氧化物530b及氧化物530c的三层，但是本发明的一个方式不局限于此。例如，可以设置氧化物530b的单层、氧化物530b与氧化物530a的两层结构、氧化物530b与氧化物530c的两层结构或者四层以上的叠层结构。另外，在晶体管500中，导电体560具有两层结构，但是本发明的一个方式不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图10、图12A及图12B所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。导电体560、导电体542a及导电体542b相对于绝缘体580的开口的配置是自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的减小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a及导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503供应负电位，可以使晶体管500的阈值电压大于0V且可以减小关态电流。因此，与不对其施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560供应的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。在本说明书等中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
另外，导电体503具有与导电体518同样的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。另外，在晶体管500中，层叠有导电体503a与导电体503b，但是本发明的一个方式不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
另外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。在附图中，导电体503b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体520、绝缘体522及绝缘体524被用作第二栅极绝缘膜。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。换言之，优选在绝缘体524中形成有过剩氧区域。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位，从而可以提高晶体管500的可靠性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy：热脱附谱)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，进一步优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。另外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
另外，也可以将具有上述过剩氧区域的绝缘体与氧化物530接触而进行加热处理、微波处理和RF处理中的一个或多个处理。通过进行该处理，可以去除氧化物530中的水或氢。例如，在氧化物530中，发生VOH的键合切断的反应，换言之，发生“VOH→VO+H”的反应而可以实现脱氢化。在此产生的氢的一部分有时与氧键合而作为H2O从氧化物530或氧化物530附近的绝缘体被去除。另外，氢的一部分有时向导电体542a及导电体542b扩散俘获(也称为被吸杂)。
另外，上述微波处理例如优选使用具有产生高密度等离子体的功率的装置或对衬底一侧施加RF的功率的装置。例如，通过使用包含氧的气体且使用高密度等离子体，可以产生高密度的氧自由基，并且通过对衬底一侧施加RF，可以将由高密度等离子体产生的氧自由基有效地导入到氧化物530或氧化物530附近的绝缘体中。另外，在上述微波处理中，压力为133Pa以上，优选为200Pa以上，更优选为400Pa以上即可。另外，作为向进行微波处理的装置内导入的气体例如使用氧及氩，并且该微波处理在氧流量比(O2/(O2+Ar))为50％以下，优选为10％以上且30％以下的条件下进行。
另外，在晶体管500的制造工序中，优选以氧化物530的表面露出的状态进行加热处理。该加热处理例如优选以100℃以上且450℃以下，更优选以350℃以上且400℃以下进行。加热处理在氮气体或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。因此，可以对氧化物530供应氧而可以减少氧空位(VO)。另外，加热处理也可以在减压状态下进行。例如，加热处理优选在氧气氛下进行。或者，加热处理也可以在氮气体或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。或者，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理之后，在氮气体或惰性气体气氛下连续进行加热处理。
另外，通过对氧化物530进行加氧化处理，可以将氧化物530中的氧空位由所供应的氧填补，换言之，可以促进“VO+O→null”的反应。再者，在残留在氧化物530中的氢与所供应的氧起反应，可以将该氢作为H2O去除(进行脱水化)。由此，可以抑制残留在氧化物530中的氢再键合于氧空位而形成VOH。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧或杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体520一侧，所以是优选的。另外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。另外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体520。
在图12A及图12B的晶体管500中，作为由三层叠层结构构成的第二栅极绝缘膜使用绝缘体520、绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层、两层或四层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。
在晶体管500中，优选将被用作氧化物半导体的金属氧化物用于包含沟道形成区域的氧化物530。例如，作为氧化物530优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。尤其是，能够应用于氧化物530的In-M-Zn氧化物优选为CAAC-OS(C-Axis AlignedCrystalline Oxide Semiconductor)或CAC-OS(Cloud-Aligned Composite OxideSemiconductor)。此外，作为氧化物530，也可以使用In-Ga氧化物、In-Zn氧化物、In氧化物。
另外，作为晶体管500优选使用载流子浓度低的金属氧化物。在降低金属氧化物的载流子浓度的情况下，降低金属氧化物中的杂质浓度而降低缺陷态密度即可。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。作为金属氧化物中的杂质例如有氢、氮、碱金属、碱土金属、铁、镍、硅等。
尤其是，包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时在金属氧化物中形成氧空位。另外，在氢进入氧化物530的氧空位时，有时氧空位与氢键合而形成VOH。VOH有时被用作供体且生成作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含较多的氢的金属氧化物的晶体管容易具有常开启特性。另外，金属氧化物中的氢受热、电场等的作用容易移动，所以在金属氧化物包含较多的氢时，晶体管的可靠性有可能降低。在本发明的一个方式中，优选尽量降低氧化物530中的VOH而成为高纯度本征或实质上高纯度本征。为了获得如此那样的VOH十分降低的金属氧化物，重要的是：去除金属氧化物中的水分、氢等杂质(有时记为脱水、脱氢化处理)；以及对金属氧化物供应氧而填补氧空位(有时记为加氧化处理)。通过将VOH等杂质十分降低的金属氧化物用于晶体管的沟道形成区域，可以赋予稳定电特性。
氢进入氧空位的缺陷会用作金属氧化物的供体。然而，难以定量地评价该缺陷。于是，在金属氧化物中，有时不是使用供体浓度而是使用载流子浓度进行评价。因此，在本说明书等中，作为金属氧化物的参数，有时不是使用供体浓度而是使用假定不施加电场的状态下的载流子浓度。换言之，本说明书等所记载的“载流子浓度”有时也可以称为“供体浓度”。
因此，在将金属氧化物用于氧化物530时，优选尽量减少金属氧化物中的氢。具体而言，在金属氧化物中，利用二次离子质谱(SIMS：Secondary Ion Mass Spectrometry)测得的氢浓度低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将氢等杂质被充分降低的金属氧化物用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
此外，当在氧化物530中使用金属氧化物时，该金属氧化物优选是带隙高、本征(也称为I型)或实质上本征的半导体，并且沟道形成区域的金属氧化物的载流子浓度优选低于1×1018cm-3，更优选低于1×1017cm-3，进一步低于1×1016cm-3，进一步低于1×1013cm-3，进一步低于1×1012cm-3。注意，对沟道形成区域的金属氧化物的载流子浓度的下限值没有特别的限制，例如可以设定为1×10-9cm-3。
此外，在氧化物530使用金属氧化物时，因导电体542a及导电体542b与氧化物530接触而氧化物530中的氧扩散到导电体542a及导电体542b中，由此导电体542a及导电体542b有时被氧化。导电体542a及导电体542b的导电率因导电体542a及导电体542b的氧化而下降的可能性变高。注意，也可以将氧化物530中的氧向导电体542a及导电体542b扩散的情况称为导电体542a及导电体542b吸收氧化物530中的氧。
此外，在氧化物530中的氧扩散到导电体542a及导电体542b时，在导电体542a与氧化物530b之间及导电体542b与氧化物530b之间有可能形成另一层。因为该另一层包含比导电体542a及导电体542b多的氧，所以推测该另一层具有绝缘性。此时，可以认为导电体542a或导电体542b、该另一层和氧化物530b的三层结构是由金属-绝缘体-半导体构成的三层结构，有时也将其称为MIS(Metal-Insulator-Semiconductor)结构或以MIS结构为主的二极管连接结构。
注意，上述另一层不局限于形成在导电体542a及导电体542b与氧化物530b之间，例如，另一层会形成在导电体542a及导电体542b与氧化物530c之间、导电体542a及导电体542b与氧化物530b之间、导电体542a及导电体542b与氧化物530c之间。
另外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以防止杂质从形成在氧化物530a下方的结构物扩散到氧化物530b。当在氧化物530b之上设置有氧化物530c时，可以防止杂质从形成在氧化物530c的上方的结构物扩散到氧化物530b。
另外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。另外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。另外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。另外，氧化物530c可以使用可用于氧化物530a或氧化物530b的金属氧化物。
具体而言，作为氧化物530a使用In、Ga、Zn的原子个数比为In：Ga：Zn＝1：3：4或1：1：0.5的金属氧化物即可。作为氧化物530b使用In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3或1：1：1的金属氧化物即可。作为氧化物530c使用In、Ga、Zn的原子个数比为In：Ga：Zn＝1：3：4、Ga、Zn的原子个数比为Ga：Zn＝2：1或者Ga：Zn＝2：5的金属氧化物。作为氧化物530c具有叠层结构的情况的具体例子，可以举出：In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3、In：Ga：Zn＝1：3：4的叠层结构；Ga、Zn的原子个数比为Ga：Zn＝2：1、In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3的叠层结构；Ga、Zn的原子个数比为Ga：Zn＝2：5、In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3的叠层结构；氧化镓、In、Ga、Zn的原子个数比为In：Ga：Zn＝4：2：3的叠层结构等。
此外，例如，在用于氧化物530a的金属氧化物中的In与元素M的原子个数比比用于氧化物530b的金属氧化物中的In与元素M的原子个数比小时，作为氧化物530b可以使用具有In、Ga和Zn的原子个数比为In：Ga：Zn＝5：1：6或其附近、In：Ga：Zn＝5：1：3或其附近、In：Ga：Zn＝10：1：3或其附近等的组成的In-Ga-Zn氧化物。
作为上述以外的组成，在氧化物530b中例如可以使用具有In：Zn＝2：1的组成、In：Zn＝5：1的组成、In：Zn＝10：1的组成、这些组成中的任一个附近的组成等的金属氧化物。
优选将这些氧化物530a、氧化物530b、氧化物530c以满足上述原子个数比的关系的方式组合。例如，优选的是，作为氧化物530a及氧化物530c采用具有In：Ga：Zn＝1：3：4的组成及其附近的组成的金属氧化物，作为氧化物530b采用具有In：Ga：Zn＝4：2：3至4.1的组成及其附近的组成的金属氧化物。注意，上述组成表示形成在基体上的氧化物中的原子个数比或者溅射靶材中的原子个数比。另外，作为氧化物530b的组成，通过提高In的比率，可以提高晶体管的通态电流或场效应迁移率等，所以是优选的。
优选的是，使氧化物530a及氧化物530c的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a及氧化物530c的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a、氧化物530b及氧化物530c的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a、氧化物530b及氧化物530c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面以及氧化物530b与氧化物530c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b、以及氧化物530b与氧化物530c除了氧之外包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a及氧化物530c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a及氧化物530c具有上述结构，可以降低氧化物530a与氧化物530b的界面及氧化物530b与氧化物530c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。另外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。再者，氮化钽等金属氮化物膜对氢或氧具有阻挡性，所以是优选的。
此外，虽然在图12A及图12B中示出单层结构的导电体542a及导电体542b，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。另外，也可以层叠钛膜及铝膜。另外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
另外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。另外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
另外，如图12A所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域的一个，区域543b被用作源区域和漏区域的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式形成上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。另外，在区域543a(区域543b)中有时形成包括包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子浓度增加，区域543a(区域543b)成为低电阻区域。
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧和镁等中的一种或两种以上的金属氧化物。另外，作为绝缘体544也可以使用氮氧化硅或氮化硅等。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。另外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
通过包括绝缘体544，可以抑制绝缘体580所包含的水及氢等杂质经过氧化物530c、绝缘体550扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体560氧化。
另外，绝缘体550被用作第一栅极绝缘膜。绝缘体550优选以与氧化物530c的内侧(顶面及侧面)接触的方式配置。与上述绝缘体524同样，绝缘体550优选使用包含过量氧且通过加热释放氧的绝缘体形成。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体550以与氧化物530c的顶面接触的方式设置通过加热而释放氧的绝缘体，可以有效地从绝缘体550通过氧化物530c对氧化物530b的沟道形成区域供应氧。此外，与绝缘体524同样，优选降低绝缘体550中的水或氢等杂质的浓度。绝缘体550的厚度优选为1nm以上且20nm以下。
另外，为了将绝缘体550所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体550与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体550到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体550到导电体560的过剩氧的扩散得到抑制。换言之，可以抑制供应到氧化物530的过剩氧的减少。另外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
另外，与第二栅极绝缘膜同样，绝缘体550也可以具有叠层结构。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题，所以通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
在图12A及图12B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。另外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体550所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。另外，作为导电体560a可以使用能够应用于氧化物530的氧化物半导体。此时，通过使用溅射法形成导电体560a，可以降低导电体560b的电阻值而使其成为导电体。可以将该导电体称为OC(Oxide Conductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。导电体560b也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过以与氧化物530c接触的方式设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧通过氧化物530c高效地供应给氧化物530。另外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560填埋于绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560填埋于绝缘体580的开口，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体550的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体550及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
另外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
另外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过将介电常数较低的材料用于上述绝缘体，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体520、绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中埋入导电体546及导电体548等。
导电体546及导电体548被用作与电容器600、晶体管500或晶体管300连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料形成。
另外，也可以在形成晶体管500之后以围绕晶体管500的方式形成开口，并且以围绕该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述阻挡性高的绝缘体围绕晶体管500，可以防止水及氢从外方侵入。或者，也可以将多个晶体管500组合为一个而被对氢或水具有高阻挡性的绝缘体围绕。在以围绕晶体管500的方式形成开口时，因为可以兼作晶体管500的制造工序的一部分，所以例如优选形成到达绝缘体514或绝缘体522的开口而以与绝缘体514或绝缘体522接触的方式形成上述阻挡性高的绝缘体。作为对氢或水具有高阻挡性的绝缘体，例如可以使用与绝缘体522同样的材料。
接着，在晶体管500的上方设置有电容器600。电容器600包括导电体610、导电体620及绝缘体630。
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容器600的电极。此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图10中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体650。绝缘体650可以使用与绝缘体320同样的材料形成。此外，绝缘体650可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以在抑制使用包含氧化物半导体的晶体管的半导体装置的电特性变动的同时提高可靠性。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
下面说明图10及图11所示的OS晶体管的其他结构例子。
图13A及图13B是图12A及图12B所示的晶体管500的变形例子，图13A是晶体管500的沟道长度方向的截面图，图13B是晶体管500的沟道宽度方向的截面图。注意，图13A及图13B所示的结构也可以用于晶体管300等的本发明的一个方式的半导体装置中的其他晶体管。
图13A及图13B所示的晶体管500与图12A及图12B所示的晶体管500的不同之处在于不包括氧化物530c。因此，在形成在导电体542a与导电体542b之间的绝缘体580的开口部的底面及侧面配置绝缘体550，在绝缘体550的形成面配置导电体560。
由于图13A及图13B所示的结构的晶体管500不包含氧化物530c，所以可以通过绝缘体550消除氧化物530c与导电体560之间的寄生电容。由此，可以提高晶体管500的工作频率。尤其是，作为混频器或放大器等电路中的晶体管，通过使用工作频率高的晶体管，该电路可以处理高频的交流电压。
此外，图14A及图14B是与图13A及图13B不同的图12A及图12B所示的晶体管500的变形例子，图14A是晶体管500的沟道长度方向的截面图，图14B是晶体管500的沟道宽度方向的截面图。注意，图14A及图14B所示的结构也可以用于晶体管300等的本发明的一个方式的半导体装置所包括的其他晶体管。
图14A及图14B所示的结构的晶体管500与图12A及图12B所示的结构的晶体管500的不同之处在于包括绝缘体402及绝缘体404。此外，与图12A及图12B所示的结构的晶体管500的不同之处在于与导电体540a的侧面接触地设置绝缘体552，且与导电体540b的侧面接触地设置绝缘体552。再者，与图12A及图12B所示的结构的晶体管500的不同之处在于不包括绝缘体520。
在图14A及图14B所示的结构的晶体管500中，绝缘体512上设置有绝缘体402。此外，绝缘体574上及绝缘体402上设置有绝缘体404。
图14A及图14B所示的结构的晶体管500中设置有绝缘体514、绝缘体516、绝缘体522、绝缘体524、绝缘体544、绝缘体580及绝缘体574，绝缘体404覆盖它们。也就是说，绝缘体404分别与绝缘体574的顶面、绝缘体574的侧面、绝缘体580的侧面、绝缘体544的侧面、绝缘体524的侧面、绝缘体522的侧面、绝缘体516的侧面、绝缘体514的侧面、绝缘体402的顶面接触。由此，氧化物530等被绝缘体404及绝缘体402与外部隔开。
绝缘体402及绝缘体404优选高效地抑制氢(例如，氢原子、氢分子等中的至少一个)或水分子的扩散。例如，作为绝缘体402及绝缘体404，优选使用氢阻挡性较高的材料的氮化硅或氮氧化硅。由此，由于可以抑制氢等扩散到氧化物530中，因此可以抑制晶体管500的特性下降。因此，可以提高本发明的一个方式的半导体装置的可靠性。
绝缘体552以与绝缘体581、绝缘体404、绝缘体574、绝缘体580及绝缘体544接触的方式设置。绝缘体552优选具有抑制氢或水分子的扩散的功能。例如，作为绝缘体552优选使用氢阻挡性较高的材料的氮化硅、氧化铝或氮氧化硅等的绝缘体。尤其是，氮化硅为氢阻挡性较高的材料，因此优选用于绝缘体552。通过作为绝缘体552使用氢阻挡性较高的材料，可以抑制水或氢等的杂质从绝缘体580等通过导电体540a及导电体540b扩散到氧化物530。另外，可以抑制包含在绝缘体580中的氧被导电体540a及导电体540b吸收。如此，可以提高本发明的一个方式的半导体装置的可靠性。
图15是示出晶体管500及晶体管300为图14A及图14B所示的结构的情况的半导体装置的结构例子的截面图。导电体546的侧面设置有绝缘体552。
图14A及图14B所示的晶体管500可以根据状况改变晶体管的结构。图14A及图14B的晶体管500作为变形例子可以为图16A及图16B所示的晶体管。图16A是晶体管的沟道长度方向的截面图，图16B是晶体管的沟道宽度方向的截面图。图16A及图16B所示的晶体管与图14A及图14B所示的晶体管的不同之处在于氧化物530c具有氧化物530c1及氧化物530c2的两层结构。
氧化物530c1与绝缘体524的顶面、氧化物530a的侧面、氧化物530b的顶面及侧面、导电体542a及导电体542b的侧面、绝缘体544的侧面及绝缘体580的侧面接触。氧化物530c2与绝缘体550接触。
作为氧化物530c1，例如可以使用In-Zn氧化物。此外，作为氧化物530c2，可以使用与氧化物530c具有单层结构时能够用于氧化物530c的材料相同的材料。例如，作为氧化物530c2，可以使用n：Ga：Zn＝1：3：4[原子个数比]、Ga：Zn＝2：1[原子个数比]或Ga：Zn＝2：5[原子个数比]的金属氧化物。
通过氧化物530c具有氧化物530c1及氧化物530c2的两层结构，与氧化物530c具有单层结构的情况相比，可以提高晶体管的通态电流。因此，晶体管例如可以作为功率MOS晶体管使用。注意，图12A及图12B所示的结构的晶体管所包括的氧化物530c也可以具有氧化物530c1及氧化物530c2的两层结构。
图16A及图16B所示的结构的晶体管例如可以用于图10、图11所示的晶体管300。此外，例如，如上所述，晶体管300可以用于上述实施方式所说明的高频接收机100及高频收发机200等中的晶体管等。注意，图16A、图16B所示的晶体管也可以用于本发明的一个方式的半导体装置所包括的晶体管300、晶体管500以外的晶体管。
图17是示出晶体管500具有图12A所示的晶体管的结构且晶体管300具有图16A所示的晶体管的结构的情况的半导体装置的结构例子的截面图。注意，与图15同样地，在导电体546的侧面设置绝缘体552。如图17所示，在本发明的一个方式的半导体装置中，晶体管300及晶体管500可以都是OS晶体管，且晶体管300及晶体管500可以具有彼此不同的结构。
接着，对能够用于图10、图11、图15及图17的半导体装置的电容器进行说明。
在图18A至图18C中，作为能够应用于图10、图11、图15及图17所示的半导体装置的电容器600的例子示出电容器600A。图18A是电容器600A的俯视图，图18B是电容器600A的沿着点划线L3-L4的截面的立体图，图18C是电容器600A的沿着点划线W3-L4的截面的立体图。
导电体610被用作电容器600A的一对电极中的一方，导电体620被用作电容器600A的一对电极中的另一方。另外，绝缘体630被用作夹在一对电极间的介电质。
作为绝缘体630，例如使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝、氮化铝、氧化铪、氧氮化铪、氮氧化铪、氮化铪、氧化锆等，并且可以采用叠层结构或单层结构。在本说明书中，“氧氮化铪”是指氧含量多于氮含量的材料，“氮氧化铪”是指氮含量多于氧含量的材料。
例如，绝缘体630可以使用氧氮化硅等绝缘耐压力高的材料和高介电常数(high-k)材料的叠层结构。通过采用该结构，电容器600A可以包括高介电常数(high-k)的绝缘体来确保充分的电容，并可以包括绝缘耐应力高的绝缘体来提高绝缘耐应力，从而可以抑制电容器600A的静电破坏。
注意，作为高介电常数(high-k)材料(相对介电常数高的材料)的绝缘体，有氧化镓、氧化铪、氧化锆、具有铝及铪的氧化物、具有铝及铪的氧氮化物、具有硅及铪的氧化物、具有硅及铪的氧氮化物或具有硅及铪的氮化物等。
此外，作为绝缘体630，例如也可以以单层或叠层使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等high-k材料的绝缘体。例如，在绝缘体630具有叠层结构时，可以采用如下结构：依次层叠有氧化锆、氧化铝、氧化锆的三层叠层结构；依次层叠有氧化锆、氧化铝、氧化锆、氧化铝的四层叠层结构；等。另外，作为绝缘体630也可以使用包含铪、锆的化合物等。随着半导体装置微型化及高集成化，由于用于栅极绝缘体及电容器的介电质薄膜化，有时发生晶体管或电容器的泄漏电流等的问题。通过作为被用作栅极绝缘体及电容器的介电质的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位并确保电容器的电容。
在导电体610的下方电容器600与导电体546及导电体548电连接。导电体546及导电体548被用作用来连接于其他电路元件的插头或布线。另外，在图18A至图18C中，将导电体546及导电体548统记为导电体540。
另外，在图18A至图18C中，为了明确地示出附图，省略埋入有导电体546及导电体548的绝缘体586及覆盖导电体620及绝缘体630的绝缘体650。
注意，图10、图11、图15、图17及图18A至图18C所示的电容器600是平面型，但是电容器的形状不局限于此。例如，电容器600也可以为图19A至图19C所示的气缸型电容器600B。
图19A是电容器600B的俯视图，图19B是电容器600B的沿着点划线L3-L4的截面图，图19C是电容器600B的沿着点划线W3-L4的截面的立体图。
在图19B中，电容器600B包括具有开口的绝缘体651、一对电极中的一方的导电体610、一对电极中的另一方的导电体620、绝缘体651及导电体610上的绝缘体630。
另外，在图19C中，为了明确地示出附图，省略绝缘体586、绝缘体650及绝缘体651。
作为绝缘体631，例如可以使用与绝缘体586相同的材料。
另外，在绝缘体631中，以与导电体540电连接的方式埋入有导电体611。导电体611例如可以使用与导电体330、导电体518相同的材料。
作为绝缘体651，例如可以使用与绝缘体586相同的材料。
另外，如上所述，绝缘体651具有开口，该开口与导电体611重叠。
导电体610形成在该开口的底部及侧面。换言之，导电体610与导电体611重叠且与导电体611电连接。
另外，导电体610的形成方法为如下：通过蚀刻法等在绝缘体651中形成开口，接着通过溅射法、ALD法等形成导电体610。然后，通过CMP(Chemichal Mechanical Polishing，化学机械抛光)法等以使形成在开口中的导电体610残留的方式去除形成在绝缘体651上的导电体610。
绝缘体630位于绝缘体651上及导电体610的形成面上。另外，绝缘体630在电容器中被用作夹在一对电极间的介电质。
导电体620以填埋绝缘体651的开口的方式设置在绝缘体630上。
绝缘体650以覆盖绝缘体630及导电体620的方式形成。
图19A至图19C所示的气缸型的电容器600B比平面型的电容器600A可以提高静电电容的值。
另外，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，说明可用于上述实施方式中说明的OS晶体管的金属氧化物(下面称为氧化物半导体)。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。另外，除此之外，优选还包含铝、镓、钇或锡等。另外，也可以包含选自硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
<结晶结构的分类>
首先，对氧化物半导体中的结晶结构的分类参照图20A进行说明。图20A是说明氧化物半导体，典型为IGZO(包含In、Ga及Zn的金属氧化物)的结晶结构的分类的图。
如图20A所示那样，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。另外，在“Amorphous”中包含completely amorphous。另外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)(excluding single crystal and poly crystal)。另外，在“Crystalline”的分类中不包含single crystal、poly crystal及completelyamorphous。另外，“Crystal”的分类中包含single crystal及poly crystal。
另外，图20A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新颖的边界区域(New crystalline phase)的结构。就是说，该结构与“Crystal(结晶)”或在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
另外，可以使用X射线衍射(XRD：X-Ray Diffraction)光谱对膜或衬底的结晶结构进行评价。在此，图20B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD光谱(纵轴表示以任意单位(a.u.)表示的强度(Intensity))。另外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将通过图20B所示的GIXD测量而得到的XRD光谱简单地记为XRD光谱。另外，图20B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。另外，图20B所示的CAAC-IGZO膜的厚度为500nm。
如图20B所示，在CAAC-IGZO膜的XRD光谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD光谱中，2θ＝31°附近检测出表示c轴取向的峰值。另外，如图20B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
另外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图20C示出CAAC-IGZO膜的衍射图案。图20C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。另外，图20C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。另外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图20C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
另外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图20A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。另外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。另外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向、或者CAAC-OS膜的表面的法线方向。另外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。另外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
另外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。另外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
另外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，CAAC-OS有包括含有层叠有铟(In)及氧的层(以下、In层)、含有元素M、锌(Zn)及氧的层(以下、(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。另外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。另外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
另外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。另外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。另外，在上述畸变中，有时具有五角形、七角形等晶格排列。另外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是由于CAAC-OS可容许因如下原因而发生的畸变，即a-b面方向上的氧原子的排列的低密度或因金属原子被取代而使原子间的键合距离产生变化。
另外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是对晶体管的半导体层提供具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。另外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。另外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。另外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子射线的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子射线的电子衍射(也称为纳米束电子射线)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。另外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
<<氧化物半导体的构成>>
接着，说明上述的CAC-OS的详细内容。另外，说明CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。另外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。另外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。另外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。另外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。另外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(EDX-mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制开启/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现高通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<具有氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。另外，可以实现可靠性高的晶体管。
优选将载流子浓度低的氧化物半导体用于晶体管。例如，氧化物半导体中的载流子浓度可以为1×1017cm-3以下，优选为1×1015cm-3以下，更优选为1×1013cm-3以下，进一步优选为1×1011cm-3以下，更进一步优选低于1×1010cm-3，且1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。另外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征的氧化物半导体”。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中或氧化物半导体的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
另外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。因此，使通过SIMS测得的氧化物半导体中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。另外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能地减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式5)
本实施方式示出形成上述实施方式所示的半导体装置等的半导体晶片及组装有该半导体装置的电子构件的一个例子。
<半导体晶片>
首先，使用图21A说明形成有半导体装置等的半导体晶片的例子。
图21A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。另外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图21B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个实施方式的元件衬底的形状不局限于图21A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图21C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图21C所示的电子构件4700在模子4711中包括芯片4800a。注意，如图21C所示，芯片4800a也可以层叠有电路部4802。在图21C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图21D示出电子构件4730的立体图。电子构件4730是SiP(System in package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
电子构件4730包括半导体装置4710。半导体装置4710例如可以使用在上述实施方式中说明的半导体装置、高带宽存储器(HBM：High Bandwidth Memory：高宽带存储器)等。另外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。另外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。另外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。另外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
另外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。另外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
另外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图21D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。另外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式6)
在本实施方式中，对使用本说明书等所示的半导体装置或电子构件等的系统进行说明。
可以将上述实施方式所说明的高频接收机100、高频收发机200等例如用于IoT领域的IoT终端设备(也称为“端点微电脑”)803等小规模系统。图22示出IoT网络的分层结构以及需求规格的倾向。在图22中，作为需求规格示出功耗804以及处理性能805。在IoT网络的分层结构中大致分为上层部的云领域801以及下层部的嵌入式领域802。例如，服务器包括在云领域801中。例如，机械、工业机器人、车载设备、家电产品等包括在嵌入式领域802中。
越是上层，对高处理性能的要求越比对低功耗的要求高。因此，在云领域801中，使用高性能CPU、高性能GPU以及大规模SoC(System on a Chip：系统级芯片)等。另外，越是下层，对低功耗的要求越比对高处理性能的要求高，器件个数也急剧增加。
此外，“端点”是指嵌入式领域802的终端区域。例如，在工厂、家电产品、基础设施、农业等中使用的微电脑相当于在端点使用的设备。
在图23中，作为端点微电脑的应用例子，示出工厂自动化的示意图。工厂884通过因特网线(Internet)与云883连接。另外，云883通过因特网线与家881及公司882连接。因特网线既可以是有线通信方式，又可以是无线通信方式。例如，在是无线通信方式的情况下，可以使用第四代移动通信系统(4G)或第五代移动通信系统(5G)。工厂884可以通过因特网线与工厂885及工厂886连接。
工厂884包括主设备(控制设备)831。主设备831具有与云883连接而进行信息的发送及接收的功能。另外，主设备831通过M2M(机器对机器)接口832与包括在IoT终端设备841的多个工业机器人842连接。作为M2M接口832，例如，可以使用有线通信方式之一的工业以太网(“以太网”为注册商标)或者无线通信方式之一的局部5G(Local5G)等。
工厂的管理者可以在家881或公司882通过云883连接到工厂884而确认工作状况等。另外，可以进行产品的错误及短缺的检查、放置地方的指示以及节拍时间(takt time)的测量等。
近年来，在“智能工厂”的推动下IoT在全球范围被导入工厂。作为智能工厂的实例，已知有如下实例：不仅利用端点微电脑进行检查以及监查，而且进行故障检测或异常预测等。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式7)
在本实施方式中，对使用本说明书等所公开的半导体装置等的电子设备进行说明。
图24所示的各电子设备为可具备上述实施方式所说明的半导体装置或电子构件等的电子设备的一个例子。注意，本实施方式中说明的电子设备也可以被用作实施方式6所说明的IoT终端设备803。因此，在图24中作为一个例子，示出电子设备与云883连接的状态。
[信息终端]
图24所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入接口在显示部5511中具备触摸面板，并且在外壳5510上设置有按钮。
另外，作为信息终端的一个例子，图24示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
另外，图24示出可穿戴终端的一个例子的信息终端5900。图24所示的信息终端5900为佩戴在手腕上的一种信息终端，包括外壳5901、显示部5902、操作按钮5903、表把5904、表带5905等。
注意，在上述例子中，图24分别示出智能手机、台式信息终端及可穿戴终端作为电子设备的例子，但是也可以应用智能手机、台式信息终端及可穿戴终端以外的信息终端。作为智能手机、台式信息终端及可穿戴终端以外的信息终端，例如可以举出PDA(PersonalDigital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
另外，图24示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
另外，图24示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
另外，图24示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。特别是，在以无线方式连接的情况下，可以将上述实施方式所说明的半导体装置用于固定式游戏机7500。另外，虽然在图24中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触摸面板及控制杆、旋转式抓手、滑动式抓手等。另外，控制器7522不局限于图24所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(First Person Shooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。另外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替控制器的形状。
另外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。另外，也可以使用上述实施方式所说明的半导体装置以无线方式将游戏机的影像从固定型游戏机7500发送至显示装置。
在图24中，作为游戏机的例子示出便携式游戏机，但是本发明的一个方式的电子设备不局限于此。作为应用本发明的一个方式的电子设备，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的半导体装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图24示出作为移动体的一个例子的汽车5700。
在将上述实施方式所说明的半导体装置用于汽车5700的情况下，可以将该半导体装置例如用于用来收发与当前位置有关的信息的导航系统等。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、飞机、火箭)等。另外，例如，作为移动体，也可以举出通过无线操纵移动的物体(模型汽车、摩托艇、无人驾驶飞机(无人机)等)。特别是，也可以将上述实施方式所说明的半导体装置用于作为无线操纵使用的收发机。
[照相机]
上述实施方式所说明的半导体装置可以应用于照相机。
图24示出拍摄装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作按钮6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241被形成为一体。另外，数码相机6240还可以具备另外安装的闪光灯装置及取景器等。
通过将上述实施方式所说明的半导体装置用于数码相机6240，例如可以将拍摄的图像发送到云883的存储服务器或SNS(Social Networking Service：社交网络服务)服务器等。此外，例如，可以从云883读取图像编辑软件，并且编辑由数码相机6240拍摄的图像。
[视频摄像机]
上述实施方式所说明的半导体装置可以应用于视频摄像机。
图24示出拍摄装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作键6304、镜头6305、连接部6306等。操作键6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
通过将上述实施方式所说明的半导体装置用于视频摄像机6300，例如，与数码相机6240同样地可以将拍摄的视频发送到云883的存储服务器或SNS服务器等。此外，例如，可以从云883读取视频编辑软件，并编辑由视频摄像机6300拍摄的视频。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
[实施例1]
在本实施例中，为了确认在图3B所示的下变频混频器DNCMX2的结构中是否适当地进行工作，使用电路模拟器进行计算。
首先，对用来进行该计算的电路结构进行说明。图25示出以图3B中的下变频混频器DNCMX2为基础向电路模拟器输入的电路结构。电路10包括输入电压源IV、恒电压源CV、脉冲电压源PLV及电容器SMC。
在电路10中，输入电压源IV的+侧端子与端子DRFP电连接，输入电压源IV的-侧端子与布线GNDL电连接。电容器SMC的第一端子与端子IFP1电连接，电容器SMC的第二端子与布线GNDL电连接。脉冲电压源PLV的+侧端子与端子DLOP电连接，脉冲电压源PLV的-侧端子与布线GNDL电连接。恒电压源CV的+侧端子与晶体管OTr1的背栅极电连接，恒电压源CV的-侧端子与布线GNDL电连接。
注意，在本实施例中，布线GNDL为供应接地电位(GND)的布线。
另外，作为一个例子，电路10的晶体管OTr1是在沟道形成区域中包含In-Ga-Zn氧化物的OS晶体管。此外，在电路10的晶体管OTr1中，沟道长度为60nm，沟道宽度为60nm。
作为一个例子，输入电压源IV是输出最大电压为3.3V且最低电压为-3.3V的交流电压Vin的电压源。另外，该交流电压的频率为4MHz。注意，从输入电压源IV向端子DRFP供应的Vin相当于图3B的电路中的从低噪声放大器LNA输出的电压。
恒电压源CV的+侧端子与-侧端子之间的电压为0V。
脉冲电压源PLV是输出最大电压为3.3V且最低电压为0V的脉冲电压VLO的电压源。此外，该脉冲电压的频率为5MHz。注意，从脉冲电压源PLV向端子DLOP供应的VLO相当于图3B的电路中的从本机振荡器LO输出的电压。
电容器SMC的静电电容值为10pF。注意，电容器SMC作为负载电容(终端阻抗)被追加到电路10中。注意，电容器SMC的第一端子的电压，即从端子IFP1输出的电压为Vout。
图26是示出将图25中的电路10的结构输入到电路模拟器而得的交流电压Vin、脉冲电压VLO及输出电压Vout各自的波形的图表。在该图表中，横轴表示时间(s)，纵轴表示电压(任意单位(a.u.))。
通过使用混频器混合作为交流电压的输入电压和来自本机振荡器的频率高于该输入电压的电压，来自混频器的输出电压的频率为输入电压与来自本机振荡器的电压的频率差的值。由图26可确认到：例如，在4.0×10-6s之后，通过4MHz的交流电压Vin被输入到端子DRFP且5MHz的脉冲电压VLO被输入到端子DLOP，从端子IFP1输出Vin与VLO的频率差的1MHz的输出电压Vout。
也就是说，作为图1中的高频接收机100的下变频混频器DNCMX，可以使用图3B中的包括OS晶体管的下变频混频器DNCMX2等。
另外，由于OS晶体管的场效应迁移率的温度依赖性较低，相对于温度变化的场效应迁移率的变化变少。另一方面，由于Si晶体管在温度变高时场效应迁移率变低，所以高频接收机100具备的包括Si晶体管的放大器的工作能力下降。因此，低噪声放大器LNA等为了弥补放大器的工作能力的下降，有时构成多级放大器。另一方面，作为高频接收机100的下变频混频器DNCMX，通过使用图3A至图3C中的包括OS晶体管的下变频混频器DNCMX1至下变频混频器DNCMX3中的任一个，下变频混频器DNCMX不易受到因高温而场效应迁移率下降的影响。因此，可以减少低噪声放大器LNA中的多级放大器的数量，由此可以降低高频接收机100的功耗。此外，可以减小高频接收机100的面积。
[实施例2]
在本实施例中，为了确认在图6A所示的单平衡混频器SBMXA及图9A所示的双平衡混频器DBMXA的结构中是否适当地进行工作，使用电路模拟器进行计算。
<单平衡混频器>
首先，对单平衡混频器的电路结构中的该计算进行说明。图27示出以图6A中的单平衡混频器SBMXA为基础向电路模拟器输入的电路结构。电路20包括恒电压源CV1、恒电压源CV2、恒电压源CV3、输入电压源IV1、脉冲电压源PLVP、脉冲电压源PLVN、电感器XL1、电容器SMC1、电容器SMC2、晶体管ITr、晶体管OM1及晶体管OM1r。
注意，电路20中的电感器XL1相当于图6A中的单平衡混频器SBMXA的负载LE1。另外，电路20中没有相当于图6A中的单平衡混频器SBMXA的负载LE2的电路元件。
另外，电路20中的晶体管ITr1相当于电流源IS1中的晶体管。
在电路20中，输入电压源IV1的+侧端子与端子RFP电连接，输入电压源IV1的-侧端子与布线GNDL电连接。电容器SMC1的第一端子与端子IFP、电感器XL1的第一端子及晶体管OM1的第一端子电连接，电容器SMC1的第二端子与布线GNDL电连接。电容器SMC2的第一端子与晶体管OM1r的第一端子电连接，电容器SMC2的第二端子与布线GNDL电连接。
注意，布线GNDL是用来供应接地电位(GND)的布线。
恒电压源CV1的+侧端子与电感器XL1的第二端子、电容器SMC2的第一端子及晶体管OM1r的第一端子电连接。恒电压源CV1的-侧端子与布线GNDL电连接。恒电压源CV2的+侧端子与晶体管OM1的背栅极、晶体管OM1r的背栅极及晶体管ITr1的背栅极电连接。恒电压源CV2的-侧端子与布线GNDL电连接。恒电压源CV3的+侧端子与晶体管ITr1的栅极电连接，恒电压源CV3的-侧端子与布线GNDL电连接。
脉冲电压源PLVP的+侧端子与端子LOPIN电连接，脉冲电压源PLVP的-侧端子与布线GNDL电连接。脉冲电压源PLVN的+侧端子与端子LONIN电连接，脉冲电压源PLVN的-侧端子与布线GNDL电连接。
另外，作为一个例子，电路20的晶体管OM1、晶体管OM1r及晶体管ITr1为在沟道形成区域中包含In-Ga-Zn氧化物的OS晶体管。另外，电路20的晶体管OM1、晶体管OM1r及晶体管ITr1的沟道长度都为60nm，沟道宽度都为60nm。
作为一个例子，输入电压源IV1是输出最大电压为3.3V且最低电压为-3.3V的交流电压Vin的电压源。另外，该交流电压的频率为4MHz。注意，从输入电压源IV1向端子RFP供应的Vin相当于图3B的电路中的从低噪声放大器LNA输出的电压。
恒电压源CV1的+侧端子与-侧端子之间的电压为3.3V。另外，恒电压源CV2的+侧端子与-侧端子之间的电压为0V。此外，恒电压源CV3的+侧端子与-侧端子之间的电压为3.3V。
脉冲电压源PLVP是输出最大电压为3.3V且最低电压为0V的脉冲电压VLOP的电压源。另外，该脉冲电压的频率为5MHz。另外，脉冲电压源PLVN是输出脉冲电压VLON的电压源，脉冲电压VLON的相位比脉冲电压源PLVP的脉冲电压VLOP的相位提前半波长。也就是说，脉冲电压VLON相当于与脉冲电压VLOP的相位差为180度的电压波形。注意，从脉冲电压源PLVP及脉冲电压源PLVN向端子LOPIN、端子LONIN供应的VLOP、VLON相当于从图3B的电路中的从本机振荡器LO输出的电压。
电容器SMC1及电容器SMC2的静电电容值为10pF。注意，电容器SMC1及电容器SMC2作为用来分开信号电压和电源电压(GND)的去耦电容器被追加到电路20。注意，电容器SMC1的第一端子的电压，即从端子IFP输出的电压为VSout。
图28是示出将图27中的电路20的结构输入到电路模拟器而得的交流电压Vin、脉冲电压VLOP及输出电压VSout各自的波形的图表。在该图表中，横轴表示时间(s)，纵轴表示电压(任意单位(a.u.))。注意，在图28中省略脉冲电压VLON。
由图28可确认到：例如，在1.0×10-5s之后，通过4MHz的交流电压Vin被输入到端子RFP且5MHz的脉冲电压VLOP被输入到端子LOPIN，从端子IFP输出Vin和VLOP的频率差的1MHz的输出电压VSout。
通过使用混频器混合作为交流电压的输入电压和来自本机振荡器的频率高于该输入电压的电压，来自混频器的输出电压的频率为输入电压与来自本机振荡器的电压的频率差的值，因此从图28的结果可确认到图27所示的电路20作为混频器进行工作。
<双平衡混频器>
下面说明在双平衡混频器的电路结构中使用电路模拟器的计算。图29示出以图9A中的双平衡混频器DBMXA为基础向电路模拟器输入的电路结构。电路30包括恒电压源CV4、恒电压源CV5、恒电压源CV6P、恒电压源CV6N、输入电压源IV2P、输入电压源IV2N、脉冲电压源PLV2P、脉冲电压源PLV2N、电阻器XR1、电阻器XR2、电容器SMC3、电容器SMC4、晶体管ITr2、晶体管ITr3、晶体管OM2、晶体管OM2r、晶体管OM3及晶体管OM3r。
注意，电路30中的电阻器XR1相当于图9A中的双平衡混频器DBMXA的负载LE1。另外，电路30中的电阻器XR2相当于图9A中的双平衡混频器DBMXA的负载LE2。
另外，电路30中的晶体管ITr2相当于电流源IS2中的晶体管。此外，电路30中的晶体管ITr3相当于电流源IS3中的晶体管。
在电路30中，输入电压源IV2P的+侧端子与端子RFPIN电连接，输入电压源IV2P的-侧端子与布线GNDL电连接。输入电压源IV2N的+侧端子与端子RFNIN电连接，输入电压源IV2N的-侧端子与布线GNDL电连接。电容器SMC3的第一端子与电阻器XR1的第一端子、晶体管OM2的第一端子及晶体管OM3r的第一端子电连接，电容器SMC3的第二端子与布线GNDL电连接。电容器SMC4的第一端子与电阻器XR2的第一端子、晶体管OM2r的第一端子、晶体管OM3的第一端子及端子IFP电连接，电容器SMC4的第二端子与布线GNDL电连接。
恒电压源CV4的+侧端子与电阻器XR1的第二端子及电阻器XR2的第二端子电连接。恒电压源CV4的-侧端子与布线GNDL电连接。恒电压源CV5的+侧端子与晶体管OM2的背栅极、晶体管OM2r的背栅极、晶体管OM3的背栅极、晶体管OM3r的背栅极、晶体管ITr2的背栅极及晶体管ITr3的背栅极电连接。恒电压源CV5的-侧端子与布线GNDL电连接。恒电压源CV6P的+侧端子与晶体管ITr2的栅极电连接，恒电压源CV6P的-侧端子与布线GNDL电连接。恒电压源CV6N的+侧端子与晶体管ITr3的栅极电连接，恒电压源CV6N的-侧端子与布线GNDL电连接。
布线GNDL为供应接地电位(GND)的布线。
脉冲电压源PLV2P的+侧端子与端子LOPIN电连接，脉冲电压源PLV2P的-侧端子与布线GNDL电连接。脉冲电压源PLV2N的+侧端子与端子LONIN电连接，脉冲电压源PLV2N的-侧端子与布线GNDL电连接。
作为一个例子，电路30的晶体管OM2、晶体管OM2r、晶体管OM3、晶体管OM3r、晶体管ITr2及晶体管ITr3为在沟道形成区域中包含In-Ga-Zn氧化物的OS晶体管。另外，电路30的晶体管OM2、晶体管OM2r、晶体管OM3、晶体管OM3r、晶体管ITr2及晶体管ITr3的沟道长度都为60nm、沟道宽度都为60nm。
作为一个例子，输入电压源IV2P是输出最大电压为3.3V且最低电压为-3.3V的交流电压Vinp的电压源，该交流电压的频率为4MHz。另外，作为一个例子，输入电压源IV2N是输出交流电压Vinn的电压源，交流电压Vinn的相位比从输入电压源IV2P输出的交流电压Vinp的相位提前半波长。注意，从输入电压源IV2P及输入电压源IV2N向端子RFPIN及端子RFNIN供应的Vinp、Vinn相当于图3B的电路中的从低噪声放大器LNA输出的电压。
恒电压源CV4中的+侧端子与-侧端子之间的电压为3.3V。恒电压源CV5中的+侧端子与-侧端子之间的电压为0V。恒电压源CV6P中的+侧端子与-侧端子之间的电压为3.3V，恒电压源CV6N中的+侧端子与-侧端子之间的电压为3.3V。
脉冲电压源PLV2P及脉冲电压源PLV2N分别为与图27所示的脉冲电压源PLVP及脉冲电压源PLVN相同的电压源。因此，关于图29所示的脉冲电压源PLV2P及脉冲电压源PLV2N可以分别参照图27所示的脉冲电压源PLVP及脉冲电压源PLVN的说明。
电容器SMC3及电容器SMC4的静电电容值为10pF。注意，电容器SMC3及电容器SMC4与电容器SMC1及电容器SMC2同样地作为去耦电容器被追加到电路30中。此外，电容器SMC4的第一端子的电压，即从端子IFP输出的电压为VDout。
图30是示出将图27中的电路20的结构输入到电路模拟器而得的交流电压Vinn、脉冲电压VLON及输出电压VDout各自的波形的图表。在该图表中，横轴表示时间(s)，纵轴表示电压(任意单位(a.u.))。注意，在图30中省略交流电压Vinp和脉冲电压VLOP。
由图30可以确认到：例如在1.0×10-5s之后，通过4MHz的输入电压Vinn被输入到端子RFNIN且5MHz的脉冲电压VLON被输入到端子LONIN，从端子IFP输出Vinn(Vinp)和VLOP(VLON)的频率差的1MHz的输出电压VDout。
通过使用混频器混合交流电压和来自本机振荡器的频率高于该输入电压的电压，来自混频器的输出电压的频率为输入电压与来自本机振荡器的电压的频率差的值，因此从图30的结果可确认到图29所示的电路30与电路20同样作为混频器进行工作。
另外，图31示出作为电路20的输出结果的图28中的VSout及作为电路30的输出结果的图30中的VDout各自的电压波形。注意，横轴表示时间(s)，纵轴表示电压(任意单位(a.u.))。由图31可确认到：与单平衡混频器的电路20的输出电压VSout相比，双平衡混频器的电路30的输出电压VDout的二次失真更得到降低。
[符号说明]
ANT：天线、DPXR：双工器、LNA：低噪声放大器、PA：功率放大器、LO：本机振荡器、DNCMX：下变频混频器、DNCMX1：下变频混频器、DNCMX2：下变频混频器、DNCMX3：下变频混频器、UPCMX：上变频混频器、BPF：带通滤光片、IFA：IF放大器、ADC：模拟数字转换电路、AMP：放大器、LAMP[1]：放大器、LAMP[2]：放大器、LAMP[3]：放大器、PAMP[1]：放大器、PAMP[2]：放大器、PAMP[3]：放大器、TL1：传送线路、TL2：传送线路、TL3：传送线路、LTL1：传送线路、LTL2：传送线路、PTL1：传送线路、ANC1：电路、ANC2：电路、ANC3：电路、CV：恒电压源、CV1：恒电压源、CV2：恒电压源、CV3：恒电压源、CV4：恒电压源、CV5：恒电压源、CV6P：恒电压源、CV6N：恒电压源、PLV：脉冲电压源、PLVP：脉冲电压源、PLVN：脉冲电压源、PLV2P：脉冲电压源、PLV2N：脉冲电压源、IV：输入电压源、IV1：输入电压源、IV2P：输入电压源、IV2N：输入电压源、IS：电流源、IS1：电流源、IS2：电流源、IS3：电流源、LP：负载部、DIFP：差动部、ISP：电流源部、ACP：电路部、STr1：晶体管、OTr1：晶体管、OM1：晶体管、OM1r：晶体管、OM2：晶体管、OM2r：晶体管、OM3：晶体管、OM3r：晶体管、RFOM：晶体管、RFOM1：晶体管、RFOM2：晶体管、ITr：晶体管、ITr1：晶体管、ITr2：晶体管、ITr3：晶体管、C1：电容器、PC1：电容器、PC2：电容器、SMC：电容器、SMC1：电容器、SMC2：电容器、SMC3：电容器、SMC4：电容器、XL1：电感器、R1：电阻器、XR1：电阻器、XR2：电阻器、LE1：负载、LE2：负载、LT1：端子、LT2：端子、PT1：端子、PT2：端子、DRFP：端子、DLOP：端子、IFP1：端子、URFP：端子、ULOP：端子、IFP：端子、IFP2：端子、IFPa：端子、IFPb：端子、LOPIN：端子、LONIN：端子、RFP：端子、RFPIN：端子、RFNIN：端子、DT1：端子、DT2：端子、DT3：端子、VI：端子、VO：端子、VB：端子、VAL：布线、VDDL：布线、GNDL：布线、10：电路、20：电路、30：电路、100：高频接收机、200：高频收发机、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、370：绝缘体、372：绝缘体、374：绝缘体、376：导电体、380：绝缘体、382：绝缘体、384：绝缘体、386：导电体、402：绝缘体、404：绝缘体、500：晶体管、503：导电体、503a：导电体、503b：导电体、510：绝缘体、512：绝缘体、514：绝缘体、516：绝缘体、518：导电体、520：绝缘体、522：绝缘体、524：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、530c：氧化物、530c1：氧化物、530c2：氧化物、540：导电体、540a：导电体、540b：导电体、542a：导电体、542b：导电体、543a：区域、543b：区域、544：绝缘体、546：导电体、548：导电体、550：绝缘体、552：绝缘体、560：导电体、560a：导电体、560b：导电体、574：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、600：电容器、600A：电容器、600B：电容器、610：导电体、611：导电体、612：导电体、620：导电体、630：绝缘体、631：绝缘体、650：绝缘体、651：绝缘体、801：云领域、802：领域、803：IoT终端设备、804：功耗、805：处理性能、831：主设备、832：M2M接口、841：IoT终端设备、842：工业机器人、881：家、882：公司、883：云、884：工厂、885：工厂、886：工厂、4700：电子构件、4702：印刷电路板、4704：安装衬底、4710：半导体装置、4730：电子构件、4731：插板、4732：封装衬底、4733：电极、4735：半导体装置、4800：半导体晶片、4800a：芯片、4801：晶片、4801a：晶片、4802：电路部、4803：空隙、4803a：空隙、5200：便携式游戏机、5201：外壳、5202：显示部、5203：按钮、5300：台式信息终端、5301：主体、5302：显示器、5303：键盘、5500：信息终端、5510：外壳、5511：显示部、5700：汽车、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门、5900：信息终端、5901：外壳、5902：显示部、5903：操作按钮、5904：表把、5905：表带、6240：数码相机、6241：外壳、6242：显示部、6243：操作按钮、6244：快门按钮、6246：透镜、6300：视频摄像机、6301：第一外壳、6302：第二外壳、6303：显示部、6304：操作键、6305：透镜、6306：连接部、7500：固定式游戏机、7520：主体、7522：控制器

Claims (11)

1.一种混频器，包括：
差动部；
电流源；
第一负载；
输入端子；以及
第一输出端子，
其中，所述差动部包括第一晶体管及第二晶体管，
所述第一晶体管及所述第二晶体管各自在沟道形成区域中包含金属氧化物，
所述第一晶体管的第一端子与所述第二晶体管的第一端子、所述输入端子及所述电流源的第一端子电连接，
所述第一晶体管的第二端子与所述第一负载的第一端子及所述第一输出端子电连接，
所述第一负载具有通过向所述第一负载的第二端子供应第一电压使电流流过所述第一负载的第一端子与第二端子之间的功能，
所述电流源具有使恒电流流过所述电流源的第一端子的功能，
并且，当所述第一晶体管的栅极被输入第一信号，所述第二晶体管的栅极被输入与所述第一信号的相位差为180度的第二信号且所述输入端子被输入第三信号时，所述差动部生成与所述第一信号的电压波形及所述第三信号的电压波形对应的电压波形的第一输出信号，并向所述第一输出端子输出所述第一输出信号。
2.一种混频器，包括：
差动部；
电流源；
第一负载；
第三晶体管；
输入端子；以及
第一输出端子，
其中，所述差动部包括第一晶体管及第二晶体管，
所述第一晶体管及所述第二晶体管各自在沟道形成区域中包含金属氧化物，
所述第一晶体管的第一端子与所述第二晶体管的第一端子及所述第三晶体管的第一端子电连接，
所述第三晶体管的第二端子与所述电流源的第一端子电连接，
所述第三晶体管的栅极与所述输入端子电连接，
所述第一晶体管的第二端子与所述第一负载的第一端子及所述第一输出端子电连接，
所述第一负载具有通过向所述第一负载的第二端子供应第一电压使电流流过所述第一负载的第一端子与第二端子之间的功能，
所述电流源具有使恒电流流过所述电流源的第一端子的功能，
并且，当所述第一晶体管的栅极被输入第一信号，所述第二晶体管的栅极被输入与所述第一信号的相位差为180度的第二信号且所述输入端子被输入第三信号时，所述差动部生成与所述第一信号的电压波形及所述第三信号的电压波形对应的电压波形的第一输出信号，并向所述第一输出端子输出所述第一输出信号。
3.根据权利要求1或2所述的混频器，包括第二负载及第二输出端子，
其中所述第二晶体管的第二端子与所述第二负载的第一端子及所述第二输出端子电连接，
通过向所述第二负载的第二端子供应所述第一电压，所述第二负载具有使电流流过所述第二负载的第一端子与第二端子之间的功能，
并且当所述第一晶体管的栅极被输入所述第一信号，所述第二晶体管的栅极被输入所述第二信号且所述输入端子被输入所述第三信号时，所述差动部具有生成与所述第二信号的电压波形及所述第三信号的电压波形对应的电压波形的第二输出信号并向所述第二输出端子输出所述第二输出信号的功能。
4.根据权利要求1至3中任一项所述的混频器，
其中所述电流源包括在沟道形成区域中含硅的晶体管，
并且所述差动部位于所述电流源的上方。
5.一种混频器，包括：
差动部；
第一电流源；
第二电流源；
第一负载；
第二负载；
第一输入端子；
第二输入端子；以及
第一输出端子，
其中，所述差动部包括第一晶体管、第二晶体管、第四晶体管及第五晶体管，
所述第一晶体管、所述第二晶体管、所述第四晶体管及所述第五晶体管各自在沟道形成区域中包含金属氧化物，
所述第一晶体管的第一端子与所述第二晶体管的第一端子、所述第一输入端子及所述第一电流源的第一端子电连接，
所述第四晶体管的第一端子与所述第五晶体管的第一端子、所述第二输入端子及所述第二电流源的第一端子电连接，
所述第一晶体管的第二端子与所述第五晶体管的第二端子及所述第一负载的第一端子电连接，
所述第二晶体管的第二端子与所述第四晶体管的第二端子、所述第二负载的第一端子及所述第一输出端子电连接，
所述第一负载具有通过向所述第一负载的第二端子供应第一电压使电流流过所述第一负载的第一端子与第二端子之间的功能，
所述第二负载具有通过向所述第二负载的第二端子供应所述第一电压使电流流过所述第二负载的第一端子与第二端子之间的功能，
所述第一电流源具有使第一恒电流流过所述第一电流源的第一端子的功能，
所述第二电流源具有使第二恒电流流过所述第二电流源的第一端子的功能，
并且，当所述第一晶体管的栅极及所述第四晶体管的栅极各自被输入第一信号，所述第二晶体管的栅极及所述第五晶体管的栅极各自被输入与所述第一信号的相位差为180度的第二信号，所述第一输入端子被输入第三信号且所述第二输入端子被输入第四信号时，作为第一输出信号，所述差动部从所述第一输出端子输出与所述第一信号的电压波形及所述第四信号的电压波形对应的电压波形的第五信号以及与所述第二信号的电压波形及所述第三信号的电压波形对应的电压波形的第六信号。
6.一种混频器，包括：
差动部；
第一电流源；
第二电流源；
第一负载；
第二负载；
第三晶体管；
第六晶体管；
第一输入端子；
第二输入端子；以及
第一输出端子，
其中，所述差动部包括第一晶体管、第二晶体管、第四晶体管及第五晶体管，
所述第一晶体管、所述第二晶体管、第四晶体管及第五晶体管各自在沟道形成区域中包含金属氧化物，
所述第一晶体管的第一端子与所述第二晶体管的第一端子及所述第三晶体管的第一端子电连接，
所述第三晶体管的第二端子与所述第一电流源的第一端子电连接，
所述第三晶体管的栅极与所述第一输入端子电连接，
所述第四晶体管的第一端子与所述第五晶体管的第一端子及所述第六晶体管的第一端子电连接，
所述第六晶体管的第二端子与所述第二电流源的第一端子电连接，
所述第六晶体管的栅极与所述第二输入端子电连接，
所述第一晶体管的第二端子与第所述五晶体管的第二端子及所述第一负载的第一端子电连接，
所述第二晶体管的第二端子与所述第四晶体管的第二端子、所述第二负载的第一端子及所述第一输出端子电连接，
通过向所述第一负载的第二端子供应第一电压，所述第一负载具有使电流流过所述第一负载的第一端子与第二端子之间的功能，
通过向所述第二负载的第二端子供应所述第一电压，所述第二负载具有使电流流过所述第二负载的第一端子与第二端子之间的功能，
所述第一电流源具有使第一恒电流流过所述第一电流源的第一端子的功能，
所述第二电流源具有使第二恒电流流过所述第二电流源的第一端子的功能，
并且，当所述第一晶体管的栅极及所述第四晶体管的栅极各自被输入第一信号，所述第二晶体管的栅极及所述第五晶体管的栅极各自被输入与所述第一信号的相位差为180度的第二信号，所述第一输入端子被输入第三信号且所述第二输入端子被输入第四信号时，作为第一输出信号，所述差动部从所述第一输出端子输出与所述第一信号的电压波形及所述第四信号的电压波形对应的电压波形的第五信号以及与所述第二信号的电压波形及所述第三信号的电压波形对应的电压波形的第六信号。
7.根据权利要求5或6所述的混频器，包括第二输出端子，
其中所述第二输出端子与所述第一晶体管的第二端子、所述第五晶体管的第二端子及所述第一负载的第一端子电连接，
并且当所述第一晶体管的栅极及所述第四晶体管的栅极各自被输入所述第一信号，所述第二晶体管的栅极及所述第五晶体管的栅极各自被输入所述第二信号，所述第一输入端子被输入所述第三信号且所述第二输入端子被输入所述第四信号时，作为第二输出信号，所述差动部具有从所述第二输出端子输出与所述第一信号的电压波形及所述第三信号的电压波形对应的电压波形的第七信号以及与所述第二信号的电压波形及所述第四信号的电压波形对应的电压波形的第八信号的功能。
8.根据权利要求5至7中任一项所述的混频器，
其中所述第一电流源及所述第二电流源各自包括在沟道形成区域中含硅的晶体管，
并且所述差动部位于所述第一电流源及所述第二电流源的上方。
9.一种半导体装置，包括：
混频器；以及
本机振荡器，
其中，所述混频器包括晶体管，
所述晶体管在沟道形成区域中包含金属氧化物，
所述混频器的第一端子与所述本机振荡器电连接，
所述本机振荡器具有通过所述混频器的第一端子向所述晶体管的栅极供应第九信号的功能，
并且，所述混频器具有生成与所述第九信号的电压波形及通过所述混频器的第二端子向所述晶体管的第一端子输入的第十信号的电压波形具有对应的电压波形的第十一信号并将所述第十一信号从所述晶体管的第二端子向所述混频器的第三端子输出的功能。
10.根据权利要求9所述的半导体装置，
其中所述混频器的第一端子与所述晶体管的栅极电连接，
所述混频器的第二端子与所述晶体管的第一端子电连接，
并且所述混频器的第三端子与所述晶体管的第二端子电连接。
11.根据权利要求9或10所述的半导体装置，包括天线及低噪声放大器，
其中所述天线与所述低噪声放大器的输入端子电连接，
并且所述低噪声放大器的输出端子与所述混频器的第二端子电连接。
CN202080038069.7A 2019-05-31 2020-05-20 混频器及半导体装置 Pending CN113875149A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2019-102341 2019-05-31
JP2019102341 2019-05-31
JP2019106983 2019-06-07
JP2019-106983 2019-06-07
PCT/IB2020/054751 WO2020240348A1 (ja) 2019-05-31 2020-05-20 ミキサ、及び半導体装置

Publications (1)

Publication Number Publication Date
CN113875149A true CN113875149A (zh) 2021-12-31

Family

ID=73552538

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080038069.7A Pending CN113875149A (zh) 2019-05-31 2020-05-20 混频器及半导体装置

Country Status (5)

Country Link
US (1) US12261570B2 (zh)
JP (2) JP7514227B2 (zh)
KR (1) KR20220015398A (zh)
CN (1) CN113875149A (zh)
WO (1) WO2020240348A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117134722A (zh) * 2023-08-25 2023-11-28 北京领创医谷科技发展有限责任公司 一种延时模块及带有延时模块的能控器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12206370B2 (en) 2019-06-28 2025-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including high frequency amplifier circuit, electronic component, and electronic device
WO2021214583A1 (ja) * 2020-04-23 2021-10-28 株式会社半導体エネルギー研究所 半導体装置
WO2021229385A1 (ja) * 2020-05-15 2021-11-18 株式会社半導体エネルギー研究所 半導体装置
JP7718120B2 (ja) * 2021-06-29 2025-08-05 住友電気工業株式会社 増幅回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100374929B1 (ko) * 2000-06-02 2003-03-06 학교법인 한국정보통신학원 주파수 변환 회로
JP2005057629A (ja) * 2003-08-07 2005-03-03 Sharp Corp ミキサ回路
WO2006109216A1 (en) * 2005-04-14 2006-10-19 Nxp B.V. Mixer circuit
JP5001186B2 (ja) * 2008-01-31 2012-08-15 京セラ株式会社 乗算回路及び通信装置
US20170237127A1 (en) * 2014-10-24 2017-08-17 Semiconductor Energy Laboratory Co., Ltd. Electrode, manufacturing method thereof, negative electrode, manufacturing method thereof, power storage device, and electronic device
US10250247B2 (en) 2016-02-10 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US11043186B2 (en) * 2016-11-02 2021-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, display device, and electronic device
CN110754039B (zh) * 2017-03-20 2023-11-24 蓝色多瑙河系统有限公司 精密高频相位加法器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117134722A (zh) * 2023-08-25 2023-11-28 北京领创医谷科技发展有限责任公司 一种延时模块及带有延时模块的能控器

Also Published As

Publication number Publication date
KR20220015398A (ko) 2022-02-08
JP7514227B2 (ja) 2024-07-10
US12261570B2 (en) 2025-03-25
WO2020240348A1 (ja) 2020-12-03
JP2024129094A (ja) 2024-09-26
JPWO2020240348A1 (zh) 2020-12-03
US20220216830A1 (en) 2022-07-07

Similar Documents

Publication Publication Date Title
JP7514227B2 (ja) ミキサ、及び半導体装置
JP7725364B2 (ja) 半導体装置および電子機器
JP7769155B2 (ja) 半導体装置
CN115552408A (zh) 半导体装置及电子设备
JP2025126183A (ja) トランジスタ
JP2025100582A (ja) 通信装置
JP7585200B2 (ja) 周波数電圧変換回路、または発振器
WO2021181192A1 (ja) 半導体装置、及び電子機器
JP7745071B2 (ja) 半導体装置
US11948945B2 (en) Semiconductor device and wireless communication device with the semiconductor device
KR20230011276A (ko) 반도체 장치
JP7646558B2 (ja) 半導体装置
JP7536759B2 (ja) 半導体装置
JP7546561B2 (ja) 整合回路、半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination