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CN113540070B - 静电保护电路 - Google Patents

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CN113540070B
CN113540070B CN202010313422.XA CN202010313422A CN113540070B CN 113540070 B CN113540070 B CN 113540070B CN 202010313422 A CN202010313422 A CN 202010313422A CN 113540070 B CN113540070 B CN 113540070B
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Abstract

本发明实施例提供了一种静电保护电路，与内部电路连接，所述静电保护电路包括：第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；其中，所述第一电路连接在电源焊盘和内部电路输入端之间，所述第二电路连接在所述内部电路输入端和接地焊盘之间；所述第一电路和所述第二电路为二极管辅助触发晶闸管电路。本发明的技术方案可以提高芯片的充电器件模型的静电保护能力。

Description

静电保护电路
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种静电保护电路。
背景技术
当前，半导体的制程越来越先进，沟道长度越来越短，结深(junction depth)越来越浅，硅化物的应用，轻掺杂的应用，氧化层越来越薄，ESD(electrostatic discharge，静电放电)设计的window(窗口)越来越小，ESD保护设计面临的挑战越来越大。
常规的CDM(Charged Device Model，充电器件模型)静电保护电路中，输入缓冲器中的MOS(Metal Oxide Semiconductor，金属氧化物半导体)器件的氧化层的击穿电压大于用于进行静电保护的MOS器件的结(junction)击穿电压。然而伴随着先进制程的开发，氧化层的击穿电压已经变得小于结击穿电压，原来的ESD设计window已不存在。
如何提高先进制程集成电路产品的CDM静电保护是当前亟需解决的技术问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明实施例的目的在于提供一种静电保护电路，进而至少在一定程度上提高芯片的充电器件模型的静电保护能力。
本发明的其它特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本发明实施例的第一方面，提供了一种静电保护电路，与内部电路连接，所述静电保护电路包括：第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；其中，所述第一电路连接在电源焊盘和内部电路输入端之间，所述第二电路连接在所述内部电路输入端和接地焊盘之间；所述第一电路和所述第二电路为二极管辅助触发晶闸管电路。
在一些实施例中，所述第一电路包括第一PNP晶体管和第一NPN晶体管，所述第一PNP晶体管的发射极与所述电源焊盘连接，所述第一PNP晶体管的基极与所述第一NPN晶体管的集电极连接后通过串联的至少一个第三二极管与所述内部电路输入端连接，所述第一PNP晶体管的集电极与所述第一NPN晶体管的基极连接后通过第一电阻与所述内部电路输入端连接，所述第一NPN晶体管的发射极与所述内部电路输入端连接；所述第一二极管的负极与所述电源焊盘连接；所述第二电路包括第二PNP晶体管和第二NPN晶体管，所述第二PNP晶体管的发射极与所述内部电路输入端连接，所述第二PNP晶体管的基极与所述第二NPN晶体管的集电极连接后通过串联的至少一个第四二极管与所述接地焊盘连接，所述第二PNP晶体管的集电极与所述第二NPN晶体管的基极连接后通过第二电阻与所述接地焊盘连接；所述第二二极管的正极与所述接地焊盘连接。
在一些实施例中，所述静电保护电路还包括连接于所述电源焊盘和输入焊盘之间的第五二极管和连接于所述输入焊盘和所述接地焊盘之间的第六二极管；其中，所述第五二极管的正极与所述输入焊盘连接，所述第六二极管的正极与所述接地焊盘连接。
在一些实施例中，所述静电保护电路还包括连接于所述输入焊盘和所述内部电路输入端之间的输入电阻。
在一些实施例中，所述接地焊盘和电源焊盘均位于裸片上，所述裸片的衬底中设置有第一阱、第二阱和第三阱，所述衬底为P型衬底，所述第一阱、第二阱和第三阱均为N阱；所述第一阱包含第一P型重掺杂区和第一N型重掺杂区，所述电源焊盘与所述第一P型重掺杂区电连接；所述第二阱包含第二P型重掺杂区和第二N型重掺杂区，所述第二P型重掺杂区和所述第一N型重掺杂区电连接；所述第三阱包含第三P型重掺杂区和第三N型重掺杂区，所述第三P型重掺杂区与所述第二N型重掺杂区电连接；所述内部电路输入端与所述第三N型重掺杂区电连接。
在一些实施例中，所述第一P型重掺杂区、所述第一阱、所述衬底形成第一PNP晶体管；所述第一阱、所述衬底、所述第三阱形成第一NPN晶体管。
在一些实施例中，所述第一阱至所述第三阱之间形成第一电阻。
在一些实施例中，所述第三阱与所述第一阱之间形成第一二极管。
在一些实施例中，所述衬底中设置有第四阱、第五阱和第六阱，所述第四阱、所述第五阱和所述第六阱均为N阱；所述第四阱包含第四P型重掺杂区和第四N型重掺杂区，所述内部电路输入端与所述第四P型重掺杂区电连接；所述第五阱包含第五P型重掺杂区和第五N型重掺杂区，所述第五P型重掺杂区和所述第四N型重掺杂区电连接；所述第六阱包含第六P型重掺杂区和第六N型重掺杂区，所述第六P型重掺杂区与所述第六N型重掺杂区电连接；所述接地焊盘与所述第六N型重掺杂区电连接。
在一些实施例中，所述第四P型重掺杂区、所述第四阱、所述衬底形成第二PNP晶体管；所述第四阱、所述衬底、所述第六阱形成第二NPN晶体管。
在一些实施例中，所述第四阱至所述第六阱之间形成第二电阻。
在一些实施例中，所述第六阱与所述第四阱之间形成第二二极管。
本发明实施例提供的技术方案可以包括以下有益效果：
在本发明的一些实施例所提供的技术方案中，通过在内部电路和电源焊盘、接地焊盘之间设置二极管辅助触发晶闸管电路和二极管，实现了对充电器件模型的静电保护，由于静电保护不采用MOS器件，避免了静电保护电路的MOS器件在发生静电放电时，输入缓冲器的MOS器件的氧化层先于静电保护电路的MOS器件击穿，从而提高了芯片的静电保护能力。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。在附图中：
图1示意性示出了本发明实施例中的静电保护电路的结构图；
图2示意性示出了本发明实施例中的第一电路的截面图；
图3示意性示出了本发明实施例中的第一电路的俯视图；
图4示意性示出了本发明实施例中的第二电路的截面图；
图5示意性示出了本发明实施例中的第二电路的俯视图。
具体实施方式
现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其它相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
相关技术中，用于CDM静电保护的MOS器件的击穿电压vt1大于输入缓冲器的MOS器件的氧化层的击穿电压。当ESD发生时，输入缓冲器的MOS器件的氧化层会先于用于CDM静电保护的MOS器件先击穿，原本的ESD设计window已不存在，从而起不到很好的CDM的静电保护作用。
为解决上述问题，本发明实施例提供一种静电保护电路，以实现充电器件模型的静电保护。
如图1所示，本发明实施例提供一种静电保护电路，该静电保护电路与内部电路连接，该静电保护电路包括：第一电路301、与第一电路301并联的第一二极管D1、第二电路302以及与第二电路302并联的第二二极管D2；其中，第一电路连接在电源焊盘和内部电路输入端之间，第二电路连接在内部电路输入端和接地焊盘之间；第一电路301和第二电路302可以为二极管辅助触发晶闸管电路。
在本发明实施例的技术方案中，在内部电路输入端和VSS及VDD之间即输入缓冲器和VSS及VDD之间分别采用DTSCR(二极管辅助触发晶闸管)和二极管，可以避免先进制程当MOS氧化层的击穿电压小于结的击穿电压时的CDM静电保护的问题，这样，可以恢复原来的ESD设计window。
在本发明实施例中，输入缓冲器包括第一MOS器件Mp2和第二MOS器件Mn2，第一MOS器件Mp2和第二MOS器件Mn2的源级和漏极串联后连接在电源焊盘VDD和接地焊盘VSS之间，第一MOS器件Mp2的栅极和第二MOS器件Mn2的栅极在内部电路输入端Inside连接后与输入焊盘Input连接。第一MOS器件Mp2可以为PMOS，第二MOS器件Mn2可以为NMOS。
具体地，电路正常工作时，输入电路正常工作不受影响，当有ESD发生时，由于CDM保护用的第二电路302的导通电压比输入缓冲器的第二MOS器件Mn2氧化层击穿电压低，CDM保护用的第二电路302先导通泄放静电电流，从而实现了CDM的静电保护。第二二极管D2能够提供另一个方向的静电泄放通路。
同理，在由第一电路301和第一二极管D1的静电保护时，由于CDM保护用的第一电路301的导通电压比输入缓冲器的第一MOS器件Mp2氧化层击穿电压低，CDM保护用的第一电路301先导通泄放静电电流，从而实现了CDM的静电保护。第一二极管D1能够提供另一个方向的静电泄放通路。
第一电路301包括第一PNP晶体管Q1和第一NPN晶体管Q2，第一PNP晶体管Q1的发射极与电源焊盘连接，第一PNP晶体管Q1的基极与第一NPN晶体管Q2的集电极连接后通过串联的至少两个第三二极管D3与内部电路输入端Inside连接，第一PNP晶体管Q1的集电极与第一NPN晶体管Q2的基极连接后通过第一电阻R1与内部电路输入端Inside连接，第一NPN晶体管Q2的发射极与内部电路输入端Inside连接；第一二极管D1的负极与电源焊盘VDD连接。
第二电路302包括第二PNP晶体管Q3和第二NPN晶体管Q4，第二PNP晶体管Q3的发射极与内部电路输入端Inside连接，第二PNP晶体管Q3的基极与第二NPN晶体管Q4的集电极连接后通过串联的至少两个第四二极管D4与接地焊盘VSS连接，第二PNP晶体管Q3的集电极与第二NPN晶体管Q4的基极连接后通过第二电阻R2与接地焊盘VSS连接；第二二极管D2的正极与接地焊盘VSS连接。
晶闸管相当于PNP和NPN两个晶体管的组合，内部电路输入端Inside引入的静电脉冲可以在极短时间内使晶闸管的两个晶体管均饱和导通。以第二电路302为例，内部电路的静电脉冲在第二电阻R2上产生压降从而使NPN晶体管Q4导通并进一步使PNP晶体管Q3导通来触发晶闸管导通，在晶体管实现触发导通后，静电脉冲可以自第二NPN晶体管Q4和第二PNP晶体管Q3释放。
这里，至少两个第三二极管D3和至少两个第四二极管D4的数量根据输入焊盘Input的输入电压和第一MOS器件Mp2和第二MOS器件Mn2的氧化层的击穿电压选择。
在本发明实施例中，第一电路301和第二电路302的导通电压需要小于输入缓冲器的氧化层的击穿电压，通过调整串联二极管的个数，可以控制第一电路301和第二电路302的导通电压，使得该导通电压大于输入焊盘Input的正常工作电压，并且小于第二MOS器件Mn2的氧化层击穿电压。
具体地，第二电路302的导通电压大于输入焊盘Input的正常工作电压，并且小于第二MOS器件Mn2的氧化层击穿电压；第一电路301的导通电压大于电源电压VDD与输入焊盘Input的正常工作电压的电压差值，并且小于第一MOS器件Mp2的氧化层击穿电压。
这样，正常工作时，与内部电路输入端Inside、电源焊盘和接地焊盘连接的第一电路301或第二电路302处于关断状态，就可以保证正常工作时，输入电路正常工作。
综上，本发明实施例提供的第一电路301和第二电路302可以在正常工作时保证输入电路正常工作，并提供CDM静电保护的双向泄放通路，起到了CDM的静电保护作用。
在本发明实施例中，静电保护电路还包括连接于输入焊盘Input和内部电路输入端Inside之间的输入电阻Rin。输入焊盘Input通过输入电阻Rin与内部电路输入端Inside连接。
静电保护电路还包括连接于电源焊盘VDD和输入焊盘Input之间的第五二极管Dp和连接于输入焊盘Input和接地焊盘VSS之间的第六二极管Dn；其中，第五二极管Dp的正极与输入焊盘Input连接，第六二极管Dn的正极与接地焊盘VSS连接。
第五二极管Dp和第六二极管Dn可以提供人体模型静电放电的静电泄放通路。
如图2和图3所示，接地焊盘和电源焊盘均位于裸片上，裸片的衬底401中设置有第一阱410、第二阱420和第三阱430，衬底401为P型衬底，第一阱410、第二阱420和第三阱430均为N阱；第一阱410包含第一P型重掺杂区411和第一N型重掺杂区412，电源焊盘VDD与第一P型重掺杂区411电连接；第二阱420包含第二P型重掺杂区421和第二N型重掺杂区422，第二P型重掺杂区421和第一N型重掺杂区412电连接；第三阱430包含第三P型重掺杂区431和第三N型重掺杂区432，第三P型重掺杂区431与第二N型重掺杂区422电连接；内部电路输入端Inside与第三N型重掺杂区432电连接。衬底401中还有第七N型重掺杂区433和第七P型重掺杂区434，内部电路输入端Inside与第七N型重掺杂区433和第七P型重掺杂区434电连接。
其中，第一P型重掺杂区411、第一阱410、衬底401形成第一PNP晶体管；第一阱410、衬底401、第七N型重掺杂区433形成第一NPN晶体管。第一阱410至第七P型重掺杂区434之间形成第一电阻R1。
如图2所示，第二阱420中，第二P型重掺杂区421与第二N型重掺杂区422之间形成第三二极管D3；第三阱430中，第三P型重掺杂区431与第三N型重掺杂区432之间形成第三二极管D3。
第二阱420和第三阱430之间还可以设置有多个N阱，这些N阱与第二阱420和第三阱430结构相同，每个N阱中均形成一个第三二极管D3，相当于在第一PNP晶体管Q1的基极与内部电路输入端Inside之间串联多个第三二极管D3。
如图2所示的是从内部电路输入端Inside到电源焊盘VDD负极性静电放电模式(ND-mode)。在该模式中，第一PNP晶体管Q1和第一NPN晶体管Q2同时导通，电源正极的静电脉冲经由导通的第一PNP晶体管Q1和第一NPN晶体管Q2释放至内部电路输入端Inside。
在本发明实施例中，第三阱430与第一阱410之间形成第一二极管D1。在处于从内部电路输入端Inside到电源焊盘VDD正极性静电放电模式(PD-mode)中时，第一PNP晶体管Q1和第一NPN晶体管Q2不导通，内部电路的静电脉冲经由第一二极管D1释放至电源正极。
如图4和图5所示，衬底中设置有第四阱440、第五阱450和第六阱460，第四阱440、第五阱450和第六阱460均为N阱；第四阱440包含第四P型重掺杂区441和第四N型重掺杂区442，内部电路输入端Inside与第四P型重掺杂区441电连接；第五阱450包含第五P型重掺杂区451和第五N型重掺杂区452，第五P型重掺杂区451和第四N型重掺杂区452电连接；第六阱460包含第六P型重掺杂区461和第六N型重掺杂区462，第六P型重掺杂区461与第六N型重掺杂区462电连接；接地焊盘VSS与第六N型重掺杂区462电连接。衬底401中还有第八N型重掺杂区463和第八P型重掺杂区464，第八N型重掺杂区463和第八P型重掺杂区464均与接地焊盘电连接。
第四P型重掺杂区441、第四阱440、衬底401形成第二PNP晶体管；第四阱440、衬底401、第八N型重掺杂区463形成第二NPN晶体管。第四阱440至第八P型重掺杂区464之间形成第二电阻R2。
如图4所示，第五阱450中，第五P型重掺杂区451与第五N型重掺杂区452之间形成第四二极管D4；第六阱460中，第六P型重掺杂区461与第六N型重掺杂区462之间形成第四二极管D4。
第五阱450和第六阱460之间还可以设置有多个N阱，这些N阱与第五阱450和第六阱460结构相同，每个N阱中均形成一个第四二极管D3，相当于在第六PNP晶体管Q3的基极与接地焊盘VSS之间串联多个第四二极管D4。
如图4所示的是从内部电路输入端Inside到接地焊盘VSS的负极性静电放电模式(NS-mode)在该模式中，第二PNP晶体管Q3和第二NPN晶体管Q4同时导通，内部电路的静电脉冲经由导通的第二PNP晶体管Q3和第二NPN晶体管Q4释放至电源地。
在本发明实施例中，第六阱与第四阱之间形成第二二极管。在内部电路输入端Inside到接地焊盘VSS的正极性放电模式(PS-mode)中，第二PNP晶体管Q3和第二NPN晶体管Q4不导通，电源地引入的静电脉冲经由第二二极管D2释放至内部电路输入端Inside。
当有ESD发生时，内部电路可通过静电保护电路泄放静电。内部电路在静电放电时可能处于四种模式中，包括：从内部电路输入端Inside到电源焊盘VDD打负电，泄放路径为第一PNP晶体管Q1和第一NPN晶体管Q2；从内部电路输入端Inside到电源焊盘VDD打正电，泄放路径为第一二极管D1；从内部电路输入端Inside到接地焊盘VSS打负电，泄放路径为第二PNP晶体管Q3和第二NPN晶体管Q4；从内部电路输入端Inside到接地焊盘VSS打负电，泄放路径为第二二极管D2。本发明实施例的技术方案可以实现充电器件模型下对这四种模式的静电保护。
本发明实施例的电路设计可以应用于半导体集成电路的输入和输出电路的ESD保护，尤其可以应用于半导体集成电路的氧化层比较薄的先进制程的输入电路的CDM静电保护。该电路设计方法也可应用于各类半导体集成电路如逻辑、模拟以及各类存储器芯片的CDM的ESD保护。
在本发明实施例所的静电保护电路中，通过在内部电路和电源焊盘、接地焊盘之间设置二极管辅助触发晶闸管电路和二极管，实现了对充电器件模型的静电保护，由于静电保护不采用MOS器件，避免了静电保护电路的MOS器件在发生CDM静电放电时，输入缓冲器的MOS器件的氧化层先于静电保护电路的MOS器件击穿，从而提高了芯片的静电保护能力。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (12)

1.一种静电保护电路，与内部电路连接，其特征在于，所述静电保护电路包括：
第一电路、与所述第一电路并联的第一二极管、第二电路以及与所述第二电路并联的第二二极管；其中，
所述第一电路连接在电源焊盘和内部电路输入端之间，所述第二电路连接在所述内部电路输入端和接地焊盘之间，所述内部电路输入端连接第二MOS器件的栅极以及输入焊盘；
所述第一电路和所述第二电路为二极管辅助触发晶闸管电路；
所述第二电路包括第二PNP晶体管和第二NPN晶体管，所述第二PNP晶体管的基极与所述第二NPN晶体管的集电极连接后通过串联的至少一个第四二极管与所述接地焊盘连接；
所述第四二极管的数量根据所述输入焊盘的输入电压和所述第二MOS器件的氧化层的击穿电压选择，使得所述第二电路的导通电压大于所述输入焊盘的正常工作电压，并且小于所述第二MOS器件的氧化层击穿电压。
2.根据权利要求1所述的静电保护电路，其特征在于，
所述第一电路包括第一PNP晶体管和第一NPN晶体管，所述第一PNP晶体管的发射极与所述电源焊盘连接，所述第一PNP晶体管的基极与所述第一NPN晶体管的集电极连接后通过串联的至少一个第三二极管与所述内部电路输入端连接，所述第一PNP晶体管的集电极与所述第一NPN晶体管的基极连接后通过第一电阻与所述内部电路输入端连接，所述第一NPN晶体管的发射极与所述内部电路输入端连接；所述第一二极管的负极与所述电源焊盘连接；
所述第二PNP晶体管的发射极与所述内部电路输入端连接，所述第二PNP晶体管的集电极与所述第二NPN晶体管的基极连接后通过第二电阻与所述接地焊盘连接；所述第二二极管的正极与所述接地焊盘连接。
3.根据权利要求2所述的静电保护电路，其特征在于，所述静电保护电路还包括连接于所述电源焊盘和输入焊盘之间的第五二极管和连接于所述输入焊盘和所述接地焊盘之间的第六二极管；
其中，所述第五二极管的正极与所述输入焊盘连接，所述第六二极管的正极与所述接地焊盘连接。
4.根据权利要求3所述的静电保护电路，其特征在于，所述静电保护电路还包括连接于所述输入焊盘和所述内部电路输入端之间的输入电阻。
5.根据权利要求4所述的静电保护电路，其特征在于，所述接地焊盘和电源焊盘均位于裸片上，所述裸片的衬底中设置有第一阱、第二阱和第三阱，所述衬底为P型衬底，所述第一阱、第二阱和第三阱均为N阱；
所述第一阱包含第一P型重掺杂区和第一N型重掺杂区，所述电源焊盘与所述第一P型重掺杂区电连接；
所述第二阱包含第二P型重掺杂区和第二N型重掺杂区，所述第二P型重掺杂区和所述第一N型重掺杂区电连接；
所述第三阱包含第三P型重掺杂区和第三N型重掺杂区，所述第三P型重掺杂区与所述第二N型重掺杂区电连接；所述内部电路输入端与所述第三N型重掺杂区电连接。
6.根据权利要求5所述的静电保护电路，其特征在于，所述衬底中还设置有第七N型重掺杂区，所述第一P型重掺杂区、所述第一阱、所述衬底形成第一PNP晶体管；
所述第一阱、所述衬底、所述第七N型重掺杂区形成第一NPN晶体管。
7.根据权利要求5所述的静电保护电路，其特征在于，所述衬底中还设置有第七P型重掺杂区，所述第一阱至所述第七P型重掺杂区之间形成第一电阻。
8.根据权利要求5所述的静电保护电路，其特征在于，所述第三阱与所述第一阱之间形成第一二极管。
9.根据权利要求5所述的静电保护电路，其特征在于，所述衬底中设置有第四阱、第五阱和第六阱，所述第四阱、所述第五阱和所述第六阱均为N阱；
所述第四阱包含第四P型重掺杂区和第四N型重掺杂区，所述内部电路输入端与所述第四P型重掺杂区电连接；
所述第五阱包含第五P型重掺杂区和第五N型重掺杂区，所述第五P型重掺杂区和所述第四N型重掺杂区电连接；
所述第六阱包含第六P型重掺杂区和第六N型重掺杂区，所述第六P型重掺杂区与所述第六N型重掺杂区电连接；所述接地焊盘与所述第六N型重掺杂区电连接。
10.根据权利要求9所述的静电保护电路，其特征在于，所述衬底中还设置有第八N型重掺杂区；
所述第四P型重掺杂区、所述第四阱、所述衬底形成第二PNP晶体管；
所述第四阱、所述衬底、所述第八N型重掺杂区形成第二NPN晶体管。
11.根据权利要求9所述的静电保护电路，其特征在于，所述衬底中还设置有第八P型重掺杂区，所述第四阱至所述第八P型重掺杂区之间形成第二电阻。
12.根据权利要求9所述的静电保护电路，其特征在于，所述第六阱与所述第四阱之间形成第二二极管。
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