CN111128080A - 显示基板及显示装置 - Google Patents

Abstract

一种显示基板以及显示装置。该显示基板包括衬底基板、位于该衬底基板上的多个子像素、第一电源线以及电连接层，每个子像素包括像素电路，多个像素电路沿第一方向和第二方向分布为多行多列。该像素电路通过该电连接层与发光元件电连接，该电连接层位于该显示基板的显示区的部分与该第一电源线在垂直于所述衬底基板的方向上不重叠。该显示基板有助于提高显示效果。

Description

显示基板及显示装置

技术领域

本公开实施例涉及一种显示基板及显示装置。

背景技术

在OLED（Organic Light-Emitting Diode，有机发光二极管）显示领域，随着高分辨率产品的快速发展，对显示基板的结构设计，例如像素和信号线的排布等都提出了更高的要求。

发明内容

本公开至少一实施例提供一种显示基板，包括衬底基板、多个子像素、第一电源线和电连接层，所述衬底基板包括显示区和非显示区；所述多个子像素位于所述衬底基板的显示区，所述多个子像素每个包括像素电路，所述像素电路用于驱动发光元件发光；所述多个子像素的多个像素电路沿第一方向和第二方向分布为多行多列，所述像素电路包括驱动子电路、数据写入子电路、补偿子电路和存储子电路；所述驱动子电路包括控制端、第一端和第二端，且配置为与所述发光元件连接并且控制流经发光元件的驱动电流；所述数据写入子电路包括控制端、第一端和第二端，所述数据写入子电路的控制端配置为接收第一扫描信号，所述数据写入子电路的第一端配置为接收数据信号，所述数据写入子电路的第二端与所述驱动子电路电连接，所述数据写入子电路配置为响应于所述第一扫描信号将所述数据信号写入所述驱动子电路的第一端；所述补偿子电路包括控制端、第一端和第二端，所述补偿子电路的控制端配置为接收第二扫描信号，所述补偿子电路的第一端和第二端分别与所述驱动子电路的控制端和第二端电连接，所述补偿子电路配置为响应所述第二扫描信号对所述驱动子电路进行阈值补偿；所述存储子电路与所述驱动子电路的控制端和第一电压端电连接，且被配置为存储所述数据信号；所述存储子电路包括存储电容，所述存储电容包括第一电极和第二电极，所述存储电容的的第一电极和所述第一电压端电连接，存储电容的第二电极和所述驱动子电路的控制端电连接。所述第一电源线位于所述显示区，沿所述第一方向延伸，与所述第一电压端连接，并配置为为所述多个子像素提供第一电源电压。所述电连接层位于所述像素电路远离所述衬底基板的一侧，所述电连接层包括位于显示区的第一部分，所述第一部分包括多个第一连接电极，所述多个第一连接电极分别与所述多个子像素一一对应设置，每个子像素的像素电路通过第一过孔与所对应的第一连接电极电连接，每个子像素所对应的第一连接电极配置为通过第二过孔与所述发光元件电连接，从而将所述子像素的像素电路与发光元件电连接；所述第一过孔与所述第二过孔在垂直于所述衬底基板的方向上不重叠；所述电连接层的第一部分与所述第一电源线在垂直于所述衬底基板的方向上不重叠。

在一些示例中，所述第一过孔和第二过孔沿所述第一方向排列。

在一些示例中，所述显示基板还包括位于所述非显示区的电源信号线和栅极驱动电路，所述栅极驱动电路配置为为所述子像素提供所述第一扫描信号和所述第二扫描信号，所述电源信号线配置为为所述子像素的栅极驱动电路提供电源信号；所述电连接层还包括位于所述非显示区的第二部分，所述第二部分包括辅助信号线，所述辅助信号线与所述电源信号线并联。

在一些示例中，所述栅极驱动电路包括多个移位寄存器单元，所述多个移位寄存器单元与所述多行子像素一一对应连接，并配置为通过输出节点向所对应的一行子像素输出所述第一扫描信号和所述第二扫描信号，每个移位寄存器单元包括与所述输出节点连接的第一电容，所述第一电容包括第一电极和第二电极，所述电连接层的第二部分还包括辅助电容电极，所述辅助电容电极与所述第一电容的第一电极或第二电极并联。

在一些示例中，所述子像素还包括第一发光控制子电路，第一发光控制子电路包括控制端、第一端和第二端，第一端与驱动子电路电连接，第二端配置为通过第三过孔与第一连接电极电连接，控制端配置为接收第一发光控制信号，所述第一发光控制子电路配置为响应于第一发光控制信号使得驱动电流可被施加至发光元件；所述第一过孔、所述第二过孔和所述第三过孔在垂直于所述衬底基板的方向上均不重叠。

在一些示例中，所述显示基板还包括第一发光控制线，所述第一发光控制线沿所述第二方向延伸，且与所述第一发光控制子电路的控制端连接以提供所述第一发光控制信号，所述第一过孔在所述衬底基板上的正投影和所述第二过孔在所述衬底基板上的正投影分别位于所述第一发光控制线在所述衬底基板上的正投影的两侧。

在一些示例中，对于至少一个子像素，所述第一连接电极被所述第二过孔暴露的部分具有相对于衬底基板的倾斜面。

在一些示例中，每个子像素还包括第二连接电极，所述第二连接电极位于所述存储电容的第一电极远离所述衬底基板的一侧，所述第二连接电极分别与所述存储电容的第二电极和所述补偿子电路的第二端连接。

在一些示例中，所述第二连接电极与所述第一连接电极在垂直于衬底基板的方向上重叠。

在一些示例中，所述驱动子电路包括第一晶体管，所述第一晶体管的栅极、第一极和第二极分别作为所述驱动子电路的控制端、第一端和第二端。

在一些示例中，所述存储电容的第一电极包括第四过孔，所述第二连接电极通过所述第四过孔与所述存储电容的第二电极电连接。

在一些示例中，所述第四过孔与所述第一晶体管的有源层在垂直于所述衬底基板的方向上不重叠。

在一些示例中，所述第一晶体管的有源层包括弯折结构。

在一些示例中，所述第一晶体管的有源层类似于“Ω”形或“几”字形，包括第一部分、第二部分和连接部，所述有源层的第一部分和第二部分均为直线型，且不在同一水平线，所述有源层的连接部连接所述第一部分与第二部分，且为弧状。

在一些示例中，所述有源层的连接部的平均宽度大于所述第一部分或所述第二部分的宽度。

在一些示例中，所述显示基板还包括数据线，所述数据线沿所述第一方向延伸，并与所述数据写入子电路的第一端连接以提供所述数据信号；所述存储电容的第一电极与所述第一晶体管的第一极在垂直于衬底基板的方向重叠，所述第一晶体管的第一极具有靠近所述数据线的沿所述第一方向的第一极侧边，所述存储电容的第一电极具有靠近所述数据线的沿所述第一方向的电容电极侧边，在所述第二方向上，所述电容电极侧边较所述第一极侧边更靠近所述数据线。

在一些示例中，所述非显示区包括绑定区，所述电连接层还包括位于所述非显示区的第二部分，所述第二部分包括位于所述非显示区的绑定电极，所述显示基板还包括辅助绑定电极，所述辅助绑定电极与所述第一电源线同层设置且材料相同，并与所述绑定电极搭接。

在一些示例中，所述电连接层的第二部分还包括位于所述非显示区的走线，所述走线的一端与所述绑定电极连接，另一端延伸至所述显示区；所述非显示区还包括弯折区，所述走线的一部分位于所述弯折区。

在一些示例中，所述显示基板还包括有机绝缘层，所述有机绝缘层位于所述电连接层与所述像素电路之间，所述第一过孔位于所述有机绝缘层中，所述有机绝缘层包括位于弯折区的弯折部，所述弯折部位于所述走线靠近所述衬底基板的一侧。

本公开实施例还提供一种显示装置，包括上述显示基板。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。

图1A为本公开至少一实施例提供的显示基板的示意图之一；

图1B为本公开至少一实施例提供的显示基板中的像素电路图之一；

图1C为本公开至少一实施例提供的显示基板中的像素电路图之二；

图2A为本公开至少一实施例提供的显示基板的示意图之二；

图2B为本公开至少一实施例提供的显示基板的示意图之三；

图2C为图2A沿剖面线A1-A2的剖视图的一个示例；

图3为本公开至少一实施例提供的显示基板的示意图之四；

图4A为图2A沿剖面线A1-A2的剖视图的另一个示例；

图4B为图2A沿剖面线A1-A2的剖视图的又一示例；

图5为本公开至少一实施例提供的显示基板的示意图之五；

图6A为本公开至少一实施例提供的栅极驱动电路的示意图；

图6B为本公开至少一实施例提供的显示基板的示意图之六；

图6C为图6B沿剖面线B1-B2的剖视图；

图6D为图6B沿剖面线E1-E2的剖视图；

图7A为图1A沿剖面线D1-D2的剖视图的一个示例；

图7B为图1A沿剖面线D1-D2的剖视图的另一个示例；

图8为本公开至少一实施例提供的显示面板的示意图；以及

图9为本公开至少一实施例提供的显示装置的示意图。

具体实施方式

下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在OLED（Organic Light-Emitting Diode，有机发光二极管）显示领域，随着高分辨率产品的快速发展，对显示基板的结构设计，例如像素和信号线的排布等都提出了更高的要求。例如，相对于分辨率为4K的OLED显示装置，大尺寸、分辨率为8K的OLED显示装置由于需要设置的子像素单元的个数成倍增加，像素密度相应地成倍增大，一方面信号线的线宽也相应变小，导致信号线的自身电阻变大；另一方面信号线之间的交叠情形变多，导致信号线的寄生电容变大，这些导致信号线的阻容负载变大。相应地，阻容负载引起的信号延迟（RC delay）以及电压降（IR drop）、电压升（IR rise）等现象也会变得严重。这些现象会严重影响显示产品的显示品质。例如，当版图设计更为紧凑，会影响像素电极的平整度，从而影响发光的均一性，降低了显示效果。

图1A是本公开至少一实施例提供的显示基板的示意图。如图1A所示，该显示基板20包括显示区DA和显示区DA外的非显示区NDA，显示区DA中设置有阵列分布的多个子像素100、多条栅线11和多条数据线12。每个子像素100包括发光元件和驱动该发光元件的像素电路。多条栅线11和多条数据线12彼此交叉在显示区中定义出阵列分布的多个像素区，每个像素区中设置一个子像素100的像素电路。该像素电路例如为常规的像素电路，例如为2T1C（即两个晶体管和一个电容）像素电路、4T2C、5T1C、7T1C等nTmC（n、m为正整数且n大于等于2）像素电路，并且在不同的实施例中，该像素电路还可以进一步包括补偿子电路，该补偿子电路包括内部补偿子电路或外部补偿子电路，补偿子电路可以包括晶体管、电容等。例如，根据需要，该像素电路还可以进一步包括复位电路、发光控制子电路、检测电路等。例如，该显示基板还可以包括位于非显示区NDA中的栅极驱动电路13和数据驱动电路（未示出）。该栅极驱动电路13通过栅线11与像素电路连接以提供各种扫描信号（如下文的第一扫描信号和第二扫描信号），该数据驱动子电路通过数据线12与像素电路连接以提供数据信号。如图1A所示，该显示基板20包括两个栅极驱动电路13，两个栅极驱动电路13分别位于显示区DA的两侧，并分别与奇数行和偶数行的栅线连接，这种设置可以提高栅极驱动电路的响应速度。图1A中示出的栅极驱动电路13、栅线11和数据线12在显示基板中的位置关系只是示例，实际的排布位置可以根据需要进行设计。

例如，如图1A所示，该显示基板20的非显示区NDA还包括绑定区BP，该绑定区BP中设置有绑定电极（bonding pad）80，该绑定电极用于与外部元件（例如驱动芯片）进行绑定（Bonding），以为显示区的像素阵列结构提供各种信号，例如电源电压信号、时序信号等。例如，在显示基板20制备完成时，该绑定电极80为裸露状态。图1A仅中示意性地示出了与栅极驱动电路13及数据线12连接的绑定电极80，然而本公开的各实施例并不限于此。显示区DA中的像素阵列结构通过走线81与绑定电极80相连以实现像素阵列结构和绑定电极之间信号的传输。

例如，显示基板20为柔性基板，该显示基板20的非显示区NDA还可以包括弯折区BA。如图1A所示，该弯折区BA位于显示区DA与绑定区BP之间，通过将弯折区BA进行弯折可以将绑定区BP弯折至显示基板20的背面从而实现窄边框显示。例如，弯折区BA位于显示区DA与绑定区BP之间。

例如，显示基板20还可以包括控制电路（未示出）。例如，该控制电路配置为控制数据驱动电路施加该数据信号，以及控制栅极驱动电路施加该扫描信号。该控制电路的一个示例为时序控制电路（T-con）。控制电路可以为各种形式，例如包括处理器和存储器，存储器包括可执行代码，处理器运行该可执行代码以执行上述检测方法。

例如，处理器可以是中央处理单元（CPU）或者具有数据处理能力和/或指令执行能力的其它形式的处理装置，例如可以包括微处理器、可编程逻辑控制器（PLC）等。

例如，存储装置可以包括一个或多个计算机程序产品，所述计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器（RAM）和/或高速缓冲存储器（cache）等。非易失性存储器例如可以包括只读存储器（ROM）、硬盘、闪存等。在计算机可读存储介质上可以存储一个或多个计算机程序指令，处理器可以运行该程序指令期望的功能。在计算机可读存储介质中还可以存储各种应用程序和各种数据。

该像素电路可以包括驱动子电路、数据写入子电路、补偿子电路和存储子电路，根据需要还可以包括发光控制子电路、复位电路等。

图1B示出了一种像素电路的示意图。如图1B所示，该像素电路包括驱动子电路122、数据写入子电路126、补偿子电路128、存储子电路127、第一发光控制子电路123、第二发光控制子电路124及复位电路129。

例如，驱动子电路122包括控制端131、第一端132和第二端133，其配置为控制流经发光元件120的驱动电流，且驱动子电路122的控制端131和第一节点N1连接，驱动子电路122的第一端132和第二节点N2连接，驱动子电路122的第二端133和第三节点N3连接。

例如，数据写入子电路126包括控制端、第一端和第二端，其控制端配置为接收第一扫描信号，第一端配置为接收数据信号，第二端与驱动子电路122的第一端132（第二节点N2）连接，且配置为响应于该第一扫描信号Ga1将该数据信号写入驱动子电路122的第一端132。例如，数据写入子电路126的第一端与数据线12连接以接收该数据信号，控制端与栅线11连接以接收该第一扫描信号Ga1。

例如，在数据写入阶段，数据写入子电路126可以响应于第一扫描信号Ga1而开启，从而可以将数据信号写入驱动子电路122的第一端132（第二节点N2），并将数据信号存储在存储子电路127中，以在例如发光阶段时可以根据该数据信号生成驱动发光元件120发光的驱动电流。

例如，补偿子电路128包括控制端、第一端和第二端，其控制端配置为接收第二扫描信号Ga2，其第一端和第二端分别与驱动子电路122的控制端131和第二端133电连接，该补偿子电路配置为响应于该第二扫描信号对该驱动子电路120进行阈值补偿。

例如，存储子电路127与驱动子电路122的控制端131及第一电压端VDD电连接，配置为存储数据写入子电路126写入的数据信号。例如，在数据写入和补偿阶段，补偿子电路128可以响应于该第二扫描信号Ga2而开启，从而可以将数据写入子电路126写入的数据信号存储在该存储子电路127中。例如，同时在数据写入和补偿阶段，补偿子电路128可以将驱动子电路122的控制端131和第二端133电连接，从而可以使驱动子电路122的阈值电压的相关信息也相应地存储在该存储子电路中，从而例如在发光阶段可以利用存储的数据信号以及阈值电压对驱动子电路122进行控制，使得驱动子电路122的输出得到补偿。

例如，第一发光控制子电路123与驱动子电路122的第一端132（第二节点N2）以及第一电压端VDD连接，且配置为响应于第一发光控制信号将第一电压端VDD的第一电源电压施加至驱动子电路122的第一端132。例如，如图1B所示，第一发光控制子电路123和第一发光控制端EM1、第一电压端VDD以及第二节点N2连接。

例如，第二发光控制子电路124和第二发光控制端EM2、发光元件120的第一端134以及驱动子电路122的第二端133连接，且配置为响应于第二发光控制信号使得驱动电流可被施加至发光元件122。

例如，在发光阶段，第二发光控制子电路124响应于第二发光控制端EM2提供的第二发光控制信号而开启，从而驱动子电路122可以通过第二发光控制子电路124与发光元件120电连接，从而驱动发光元件120在驱动电流控制下发光；而在非发光阶段，第二发光控制子电路124响应于第二发光控制信号而截止，从而避免有电流流过发光元件120而使其发光，可以提高相应的显示装置的对比度。

又例如，在初始化阶段，第二发光控制子电路124也可以响应于第二发光控制信号而开启，从而可以结合复位电路以对驱动子电路122以及发光元件120进行复位操作。

例如，第二发光控制信号EM2可以与第一发光控制信号EM1相同或不同，例如二者可以连接到相同或不同的信号输出端。

例如，复位电路129与复位电压端Vinit以及发光元件120的第一端134（第四节点N4）连接，且配置为响应于复位信号将复位电压施加至发光元件120的第一端134。在另一些示例中，如图1B所示，该复位信号还可以施加至驱动子电路的控制端131，也即第一节点N1。例如，复位信号为该第二扫描信号，复位信号还可以是和第二扫描信号同步的其他信号，本公开的实施例对此不作限制。例如，如图1B所示，该复位电路129分别和发光元件120的第一端134、复位电压端Vinit以及复位控制端Rst（复位控制线）连接。例如，在初始化阶段，复位电路129可以响应于复位信号而开启，从而可以将复位电压施加至发光元件120的第一端134及第一节点N1，从而可以对驱动子电路122、补偿子电路128以及发光元件120进行复位操作，消除之前的发光阶段的影响。

例如，发光元件120包括第一端134和第二端135，发光元件120的第一端134配置为与驱动子电路122的第二端133耦接，发光元件120的第二端135配置为与第二电压端VSS连接。例如，在一个示例中，如图1B所示，发光元件120的第一端134可以通过第二发光控制子电路124连接至第三节点N3。本公开的实施例包括但不限于此情形。例如，发光元件120可以为各种类型的OLED，例如顶发射、底发射、双侧发射等，可以发红光、绿光、蓝光或白光等，该OLED的第一电极和第二电极分别作为该发光元件的第一端134和第二端135。本公开的实施例对发光元件的具体结构不作限制。

需要注意的是，在本公开至少一实施例的说明中，第一节点N1、第二节点N2、第三节点N3和第四节点N4并非一定表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。

需要说明的是，在本公开的实施例的描述中，符号Vd既可以表示数据信号端又可以表示数据信号的电平，同样地，符号Ga1、Ga2既可以表示第一扫描信号、第二扫描信号，也可以表示第一扫描信号端和第二扫描信号端，Rst既可以表示复位控制端又可以表示复位信号，符号Vinit既可以表示复位电压端又可以表示复位电压，符号VDD既可以表示第一电压端又可以表示第一电源电压，符号VSS既可以表示第二电压端又可以表示第二电源电压。以下各实施例与此相同，不再赘述。

图1C为图1B所示的像素电路的一种具体实现示例的电路图。如图1C所示，该像素电路包括：第一至第七晶体管T1、T2、T3、T4、T5、T6、T7以及包括存储电容Cst。例如，第一晶体管T1被用作驱动晶体管，其他的第二至第七晶体管被用作开关晶体管。

例如，如图1C所示，驱动子电路122可以实现为第一晶体管T1。第一晶体管T1的栅极作为驱动子电路122的控制端131，和第一节点N1连接；第一晶体管T1的第一极作为驱动子电路122的第一端132，和第二节点N2连接；第一晶体管T1的第二极作为驱动子电路122的第二端133，和第三节点N3连接。

例如，如图1C所示，数据写入子电路126可以实现为第二晶体管T2。第二晶体管T2的栅极和第一扫描线（第一扫描信号端Ga1）连接以接收第一扫描信号，第二晶体管T2的第一极和数据线（数据信号端Vd）连接以接收数据信号，第二晶体管T2的第二极和驱动子电路122的第一端132（第二节点N2）连接。例如，该第二晶体管T2为P型晶体管，例如有源层为低温掺杂多晶硅的薄膜晶体管。

例如，如图1C所示，补偿子电路128可以实现为第三晶体管T3。第三晶体管T3的栅极配置为和第二扫描线（第二扫描信号端Ga2）连接以接收第二扫描信号，第三晶体管T3的第一极和驱动子电路122的控制端131（第一节点N1）连接，第三晶体管T3的第二极和驱动子电路122的第二端133（第三节点N3）连接。

例如，如图1C所示，存储子电路127可以实现为存储电容Cst，该存储电容Cst包括第一电极Ca和第二电极Cb，该存储电容的第一电极Ca和第一电压端VDD耦接，例如电连接，该存储电容的第二电极Cb和驱动子电路122的控制端131耦接，例如电连接。

例如，如图1C所示，第一发光控制子电路123可以实现为第四晶体管T4。第四晶体管T4的栅极和第一发光控制线（第一发光控制端EM1）连接以接收第一发光控制信号，第四晶体管T4的第一极和第一电压端VDD连接以接收第一电源电压，第四晶体管T4的第二极和驱动子电路122的第一端132（第二节点N2）连接。

例如，发光元件120的第一端和第二端也可以分别称为该发光元件的第一电极和第二电极。例如，该发光元件120可以具体实现为发光二极管，例如OLED，其第一电极134（例如为阳极）和第四节点N4连接配置为通过第二发光控制子电路124从驱动子电路122的第二端133接收驱动电流，发光元件120的第二电极135（例如为阴极）配置为和第二电压端VSS连接以接收第二电源电压。例如第二电压端可以接地，即VSS可以为0V。

例如，第二发光控制子电路124可以实现为第五晶体管T5。第五晶体管T5的栅极和第二发光控制线（第二发光控制端EM2）连接以接收第二发光控制信号，第五晶体管T5的第一极和驱动子电路122的第二端133（第三节点N3）连接，第五晶体管T5的第二极和发光元件120的第一端134（第四节点N4）连接。

例如，复位电路129可以包括第一复位电路和第二复位电路，该第一复位电路配置为响应于第一复位信号Rst1将第一复位电压Vini1施加到第一节点N1，该第二复位电路配置为响应于第二复位信号Rst2将第二复位电压Vini2施加到第四节点N4。例如，如图1C所示，该第一复位电路实现为第六晶体管T6，该第二复位电路实现为第七晶体管T7。第六晶体管T6的栅极配置为和第一复位控制端Rst1连接以接收第一复位信号Rst1，第六晶体管T6的第一极和第一复位电压端Vinit1连接以接收第一复位电压Vinit1，第六晶体管T6的第二极配置为和第一节点N1连接。第七晶体管T7的栅极配置为和第二复位控制端Rst2连接以接收第二复位信号Rst2，第七晶体管T7的第一极和第二复位电压端Vinit2连接以接收第二复位电压Vinit2，第七晶体管T7的第二极配置为和第四节点N4连接。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压（例如，0V、-5V、-10V或其他合适的电压），关闭电压为高电平电压（例如，5V、10V或其他合适的电压）；当晶体管为N型晶体管时，开启电压为高电平电压（例如，5V、10V或其他合适的电压），关闭电压为低电平电压（例如，0V、-5V、-10V或其他合适的电压）。需要说明的是，本公开实施例均以P型晶体管为例进行说明，然而不作为对本公开的限制。

图2A为本公开至少一个实施例提供的显示基板20的示意图。多个子像素100的像素电路布置为像素电路阵列，该像素电路阵列的列方向为第一方向D1，行方向为第二方向D2，第一方向D1与第二方向D2交叉，例如正交。在一些实施例中，各子像素的像素电路除与发光元件的连接结构外，可以具有完全相同的结构，即像素电路在行和列方向重复排列，不同子像素的与发光元件的连接结构根据各个子像素的发光结构的电极的布置形状和位置可以不同。在一些实施例中，不同颜色子像素的像素电路的大致框架（例如各个信号线的形状和位置）基本相同，各个晶体管的相对位置关系也基本相同，但对于有些信号线或连接线的宽度、形状，或者某些晶体管的例如沟道尺寸、形状，或者用于与不同子像素的发光元件连接的连接线或者过孔位置等可以有不同，可以根据各个布局结构以及子像素排列进行调整。

图2A中示例性地示出了位于同一行的相邻的两个子像素100，并示出了半导体层102、第一导电层201、第二导电层202、第三导电层203、第四导电层204。图2C为图2A沿剖面线A1-A2的剖视图的一个示例。该半导体层102、第一绝缘层103、第一导电层201、第二绝缘层104、第二导电层202、第三绝缘层105、第三导电层203、第四绝缘层106、第四导电层204依次设置于衬底基板101上，从而形成如图2A所示的显示基板的结构。然而，本公开的实施例不限于此布局

图2B对应于图2A示意出了该两个子像素100中晶体管T1-T7的半导体层102和第一导电层（栅极层）201，并示出了各晶体管的栅极、第一极和第二极。图2B中用大虚线框示出了每个子像素100所在的区域，用小虚线框示出了一个子像素100中第一到第七晶体管T1-T7的栅极T1g-T7g。为了方便说明，在以下的描述中用Tng、Tns、Tnd、Tna分别表示第n晶体管Tn的栅极、第一极、第二极和有源层，其中n为1-7。

以下将结合图2A-图2C对本公开至少一实施例提供的显示基板的一个子像素的结构进行示例性说明，其它子像素的结构例如与此基本相同。

需要说明的是，本公开中所称的“同层设置”是指两种（或两种以上）结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的结构，它们的材料可以相同或不同。本公开中的“一体的结构”是指两种（或两种以上）结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的彼此连接的结构，它们的材料可以相同或不同。

例如，结合图2A和图2B所示，该半导体层102包括第一到第七晶体管T1-T7的有源层T1a-T7a。如图2B所示，该第一到第七晶体管T1-T7的有源层T1a-T7a彼此连接为一体的结构。例如，每一列子像素中的半导体层102为彼此连接的一体的结构，相邻两列子像素中的半导体层彼此间隔，这样可以避免第二方向上相邻像素之间的信号串扰。

例如，如图2B所示，该第一导电层201包括第一到第七晶体管T1-T7的栅极T1g-T7g。例如，第三晶体管T3和第六晶体管T6采用双栅结构，这样可以提高晶体管的栅控能力，降低漏电流。

例如，该第一导电层104还包括彼此绝缘的多条扫描线210、多条复位控制线220和多条发光控制线230。例如，每行子像素分别对应连接一条扫描线210、一条复位控制线220和一条发光控制线230。

扫描线210与对应一行子像素中的第二晶体管T2的栅极电连接（或为一体的结构）以提供第一扫描信号Ga1，复位控制线220与对应一行子像素中的第六晶体管T6的栅极电连接以提供第一复位信号Rst1，发光控制线230与对应一行子像素中的第四晶体管T4的的栅极电连接以提供第一发光控制信号EM1。

例如，如图2A所示，该扫描线210还与第三晶体管T3的栅极电连接（或为一体的结构）以提供第二扫描信号Ga2，即第一扫描信号Ga1和第二扫描信号Ga2可以为同一信号；该发光控制线230还与第五晶体管T5的栅极电连接以提供第二发光控制信号EM2，也即该第一发光控制信号EM1和第二发光控制信号EM2为同一信号。

例如，如图2A所示，本行像素电路的第七晶体管T7的栅极与下一行像素电路（即按照扫描线的扫描顺序，在本行扫描线之后顺序开启的扫描线所在的像素电路行）所对应的复位控制线220（n+1）电连接以接收第二复位信号Rst2。

例如，从图2A可知，在列方向（第一方向D1）划分像素区的栅线11可以是该复位控制线220或该发光控制线230，每个像素电路的区域都包含一条复位控制线220，一条发光控制线230和一条扫描线210的各一部分。

例如，如图2B所示，该显示基板20采用自对准工艺，利用第一导电层201作为掩膜对该半导体层102进行导体化处理（例如掺杂处理），使得该半导体层102未被该第一导电层201覆盖的部分被导体化，从而各晶体管的有源层位于沟道区两侧的部分被导体化而形成分别该晶体管的第一极和第二极。

例如，如图2A所示，该第二导电层202包括存储电容的第一电极Ca。该存储电容的第一电极Ca在垂直于衬底基板101的方向上与第一晶体管T1的栅极T1g重叠从而形成存储电容Cst，也即该第一晶体管T1的栅极T1g充当该存储电容Cst的第二电极Cb。例如，该存储电容的第一电极Ca包括过孔301（本公开的第四过孔的一个示例），该过孔301暴露出该第一晶体管T1的栅极T1g的至少部分，以便于该栅极T1g与其它结构电连接。

例如，如图2A所示，相邻的子像素的存储电容的第一电极Ca彼此电连接。由于每个子像素的存储电容的第一电极Ca与子像素对应的第一电源线250电连接，多个存储电容的第一电极Ca在第一方向D1上彼此连接，可以将多条第一电源线250连接成网状结构，这样可以降低电源线上的电阻和电压降，使得第一电源电压均匀地输送到每个子像素，提高了显示基板的均一性。

例如，如图2A所示，该第二导电层202还可以包括多条复位电压线240，该多条复位电压线240与多行子像素一一对应连接。该复位电压线240与对应一行子像素中的第六晶体管T6的第一极电连接以提供第一复位电压Vinit1。

例如，本行子像素中的第七晶体管T7的第一极可以与下一行子像素所对应的的复位电压线240电连接以接收第二复位电压Vinit2。

例如，该第三导电层203包括沿第一方向D1延伸的第一电源线250，该第一电源线250与第一电压端VDD连接，并配置为为多个子像素100提供第一电源电压VDD。例如，如图2A所示，该第三导电层203包括与多列子像素一一对应电连接的多条第一电源线250。该第一电源线250通过过孔302与所对应的一列子像素中的存储电容的第一电极Ca电连接，通过过孔303与第四晶体管T4的第一极电连接。然而，本公开各实施例对第一电源线的数目及设置方式（例如与子像素的对应连接方式）不作限制。

例如，该第三导电层203还包括该多条数据线12。该多条数据线12与多列子像素一一对应电连接以提供数据信号。例如，该数据线12与所对应的的一列子像素中的第二晶体管T2的第一极T2s通过过孔305电连接以提供该数据信号。

例如，如图2A所示，该第三导电层203还包括连接电极231（本公开的第二连接电极的一个示例），该连接电极231的一端通过存储电容的第一电极Ca中的过孔301以及绝缘层中的过孔401与该第一晶体管T1的栅极T1g，即存储电容的第二电极Cb电连接，另一端通过过孔402与该第三晶体管T3的第一极电连接，从而将该存储电容的第二电极Cb与该第三晶体管T3的第一极T3s电连接。例如，如图2C所示，该过孔401贯穿第二绝缘层104和第三绝缘层105，该过孔402贯穿第一绝缘层103、第二绝缘层104和第三绝缘层105。

例如，如图2A所示，该第三导电层203还包括连接电极232，该连接电极232的一端通过过孔403与复位电压线240电连接，另一端通过过孔404与第六晶体管T6电连接，使得该第六晶体管T6的第一极T6s可以从该复位电压线240接收第一复位电压Vinit1。例如，该过孔403贯穿第三绝缘层105，该过孔404贯穿第一绝缘层103、第二绝缘层104和第三绝缘层105。

例如，如图2A和2C所示，该第三导电层203还包括连接电极233，该连接电极233通过过孔405（本公开的第三过孔的一个示例）与第五晶体管T5的第二极T5d电连接，并用于将该第五晶体管T5的第二极T5d与发光元件的第一电极134电连接，例如，该过孔405贯穿第一绝缘层103、第二绝缘层104和第三绝缘层105。例如，该连接电极233即为该第五晶体管T5的第二极接触电极。

该第四导电层204（本公开的电连接层的一个示例）包括位于显示区DA的第一部分204a，如图2A所示，该第一部分204a包括分别与多个子像素100一一对应设置的多个连接电极234（本公开第一连接电极的一个示例），每个子像素的像素电路通过该连接电极234与发光元件120电连接。

需要说明的是，本公开实施例中的像素电路是指位于该第四导电层204靠近衬底基板101一侧的电路结构，从而与该第四导电层204中的连接电极234、该第四导电层204上方的发光元件120等进行区分。

如图2A和2C所示，第四绝缘层106位于该第四导电层204与像素电路之间，该连接电极234通过第四绝缘层106中的过孔307（本公开的第一过孔的一个示例）与第三导电层203中的连接电极233电连接，从而与子像素的像素电路电连接。该连接电极234还配置为通过过孔308（本公开的第二过孔的一个示例）与发光元件120的第一电极134电连接，从而将发光元件与像素电路（例如第五晶体管的第二极）电连接。如图2C所示，过孔308位于第五绝缘层107中；过孔307与过孔308在垂直于衬底基板101的方向上不重叠，也即过孔307与过孔308在衬底基板101上的正投影不重叠。

通过连接电极234将发光元件与像素电路连接具有多方面的有益效果。一方面可以降低像素电极（第一电极134）的电阻从而增大驱动电流。另一方面，可以避免在垂直于衬底基板的方向上，过孔直接贯通导致导电材料的填充深度过深导致连接不良、断线或不平坦。再一方面，发光元件120的第一电极134的平整度影响着发光层的发光均匀性。通过设置第四导电层204将下层的像素电路与上层的发光元件间隔，可以降低下层像素电路对于第一电极134的平整度的影响。例如，如图2C所示，由于过孔405较深，通过设置连接电极234可以在纵向上拉大过孔405与第一电极134的距离，从而降低该较深的过孔405对于第一电极平整度的影响。

此外，将过孔307与过孔308设计为在垂直于衬底基板101的方向上不重叠，可以避免在垂直于衬底基板的方向上，有助于分散纵向上多个过孔的影响，进一步提高第一电极134的平整度。

例如，如图2C所示，过孔405、过孔307与过孔308在垂直于衬底基板101的方向上均不重叠，也即过孔405、307、308在衬底基板101上的正投影彼此不重叠。

如图2A所示，第四导电层204位于显示区DA的部分（也即第一部分）与任一第一电源线250在垂直于衬底基板101的方向上不重叠。

发明人发现，第一电源线250上的电阻、寄生电容引起的阻容负载对电源线上电源电压信号的均一稳定性起到重要影响，并进一步影响显示的均一性。发明人进一步发现，对于显示基板的显示区DA，相较于降低第一电源线250上的电阻，降低其寄生电容更有助于提高显示区的显示效果。将第四导电层位于显示区DA的第一部分（也即该第四导电层位于显示区的全部图案）设置与任一第一电源线250在垂直于衬底基板101的方向上不重叠，可以有效降低第一电源线上的寄生电容，提高显示效果。

例如，该第四导电层204还可以包括位于非显示区NDA的第二部分，该第四导电层204的第二部分可以与位于非显示区NDA的导电结构并联设置从而降低该导电结构的电阻，该导电结构例如为信号线或器件的电极等。具体将在后文介绍。

如图2A所示，过孔307和过孔308在衬底基板101的正投影均位于第三连接电极234在衬底基板的正投影内。例如，过孔307和过孔308在D1方向并列排布，且其沿第一方向D1的中心线大致重合。这样可以降低连接电极234在第二方向D2的尺寸，避免连接电极234与第一电源线250的重叠。

例如，如图2C所示，显示基板20还包括位于发光元件的第一电极上的像素界定层108。像素界定层108中形成开口从而界定显示基板的开口区600。发光层136至少形成于该开口内（发光层136还可以覆盖部分的像素界定层），第二电极135形成于发光层136上从而形成该发光元件120。例如，该第二电极135为公共电极，整面布置于该显示基板20中。例如第一电极为发光元件的阳极，第二电极为发光元件的阴极。

如图2C所示，该开口区600在垂直于衬底基板101的方向上与过孔307、308均不重叠以提高发光层的平整度。

在另一些示例中，在平行于衬底基板101板面的方向上，过孔308相较于过孔307更加远离子像素的开口区600（例如第一电极134的面积大于对应的开口区600的面积，开口区600大致位于第一电极134的中部区域），也即该过孔308在衬底基板101上的正投影相较于过孔307在衬底基板101上的正投影更加远离该开口区600在衬底基板上的正投影。这是由于在垂直于衬底基板101的方向上，过孔308位于的第五绝缘层107（例如为第二平坦层），相对于过孔307位于的第四绝缘层106（例如为第一平坦层）更靠近开口区600，因此该过孔308对于第一电极134暴露于开口区的部分（也即用于与发光层接触的部分）的平整度的影响较大，将该过孔308设置得离开口区更远（在平行于衬底基板的表面上）可以降低过孔对于开口区内的发光层136的平整度的影响，提高发光元件的性能。

在又一些示例中，过孔307可以与开口区600有部分交叠，因为过孔307所在的层与第一电极134所在的层中间至少间隔第四导电层204，以及过孔308所在的第五绝缘层107，所以过孔307对开口区的平坦性影响较过孔308对开口区的平坦性影响小。

例如，如图2A和图2C所示，过孔307和过孔308在衬底基板上的正投影分别位于该子像素100的发光控制线230在衬底基板上的正投影的两侧。这种设置可以避免该发光控制线230上的信号对于像素电极上的信号的干扰。

例如，如图2C所示，由于连接电极234需要向远离过孔307的方向延伸以与第一电极134通过过孔308电连接，为了避免过孔308处接触不良，该连接电极234通常在横向上延伸足够的距离从而与第一电极134充分接触。由于版图设计较为紧凑，这种设置会造成连接电极234与连接电极231在垂直于衬底基板101的方向上重叠而产生寄生电容。而在对各材料层进行图案化工艺形以形成图案时一般会出现误差。例如在光刻工艺中，曝光阶段容易出现对位误差；而在刻蚀工艺中，刻蚀所得到的图案的实际尺寸比设计值小，出现设计值与实际值的差值（即“CD bias”）。为了保证各子像素的均一性，可以对工艺进行设计从而保证在每个子像素中均存在该寄生电容，从而提高显示的均一性。

例如，如图2A和2C所示，在第一方向D1上，连接电极234在衬底基板101的正投影与 连接电极231在衬底基板101的正投影的重叠尺寸d1满足：

，其 中，cdbias1为连接电极231所在的第三导电层203的设计值与实际值的差值，cdbias2为连 接电极234所在的第四导电层204的设计值与实际值的差值。cdbias1和cdbias2的具体数值 取决于工艺能力。例如，cdbias1和cdbias2均在0.1µm至0.9µm之间。通过这种设置，可以保 证在存在工艺波动的情形下，各子像素的连接电极234与连接电极231在垂直于衬底基板 101的方向上重叠，从而提高均一性。

图3为本公开另一些实施例提供的显示基板的示意图。如图3所示，存储电容的第一电极Ca与第一晶体管T1的第一极T1s在垂直于衬底基板101的方向上重叠。由于在第二方向D2上，第一电源线250位于数据线12与存储电容的第一电极Ca中的过孔301之间，并与存储电容的第一电极Ca通过过孔303电连接，因此该存储电容的第一电极Ca需要朝着数据线12的方向充分延伸，以保证与第一电源线250的良好接触。例如，第一晶体管T1的第一极T1s具有靠近数据线12的沿第一方向D1的第一极侧边601，存储电容的第一电极Ca具有靠近数据线12的沿第一方向D1的电容电极侧边602。例如，在第一方向D2上，该第一极侧边601为该第一晶体管T1的第一极T1s的最靠近该数据线12的侧边，该电容电极侧边602为该存储电容的第一电极Ca的最靠近该数据线12的侧边。

例如，在第二方向D2上，电容电极侧边602较第一极侧边601更靠近数据线12，也即该电容电极侧边602延伸出该第一极侧边601之外。

例如，为了防止工艺波动造成存储电容的第一电极Ca与第一晶体管T1的第一极T1s在垂直于衬底基板101的方向上的重叠面积不均一，从而引起寄生电容的不均一，可以对工艺进行设计从而保证在每个子像素中，该电容电极侧边602均超出该第一极侧边601之外。

例如，如图3所示，在第二方向D2上，电容电极侧边602在衬底基板101的正投影与 第一极侧边601在衬底基板101的正投影的距离d2满足：

，其 中，cdbias3为第一晶体管T1的第一极T1s所在的半导体层201的设计值与实际值的差值， cdbias4为存储电容的第一电极Ca所在的第二导电层202的设计值与实际值的差值。 Cdbias3和cdbias4的具体数值取决于工艺能力。例如，cdbias3和cdbias4均在0.1µm至0.9µ m之间。通过这种设置，可以保证在存在工艺波动的情形下，各子像素的电容电极侧边602均 超出第一极侧边601之外，从而提高均一性。

在另一些示例中，如图4A所示，连接电极234被过孔308暴露的部分具有相对于衬底基板101的倾斜面。一方面，这种设置可以在相同空间下，提高发光元件120的第一电极134与连接电极234的接触面积，从而降低接触电阻，提高良率；另一方面，当该显示基板20为柔性显示基板时，该倾斜面设置可以缓解弯折应力对于过孔308处连接的稳定性，提高基板的耐弯折性。例如，该子像素的连接电极234的倾斜方向与该子像素所在基板区域的弯折方向一致，从而缓解该弯折应力。例如，该倾斜面相对于衬底基板的倾斜角在20度至50度之间。

图4B示出了图4A中过孔308处的放大示意图，例如，如图4B所示，连接电极233具有第一坡度角∠1，连接电极234在靠近过孔308的一端具有第二坡度角∠2，假定连接电极233形成于第三绝缘层105的平坦表面上，可以设置∠1大于等于55度小于等于70度，∠2大于等于60度小于等于80度，且∠1小于∠2，以对该连接电极234的倾斜面500进行设置，从而使得连接电极234与发光元件120的第一电极134之间具有较好的接触效果和电连接效果。此外，这种设置也有助于提高刻蚀第三导电层203和第四导电层204以分别形成该连接电极233和该连接电极234的刻蚀速率和刻蚀效果。

图5为本公开又一些实施例提供的显示基板的示意图。如图5所示，第一晶体管T1的有源层T1a包括弯折结构。通过这种设置可以降低该第一晶体管T1的沟道区的宽长比W/L。

由于第一晶体管T1为该像素电路的驱动晶体管，一般会设计较大的尺寸以获得足够大的驱动电流。然而，发明人发现，驱动电流过大会造成灰阶丢失，例如，无法对低灰阶数据进行显示而引起画面失真。通过降低第一晶体管T1的宽长比可以解决这个问题，提高显示效果。

例如，第一晶体管T1的有源层T1a为Ω形或“几”字形，或者类似于Ω形或“几”字形，也即包括突出结构。如图5所示，该有源层T1a包括第一部分701、第二部分702和连接部703。该第二部分702位于该第一部分701的两侧，该第一部分701为突出的部分。该连接部703连接该第一部分701和第二部分702。

例如，该第一部分701与第二部分702均为直线型，且不在同一水平线上，该第二部分702为弧状。例如，该第二部分702的平均曲率半径大于1µm。

如图5所示，连接部703的平均宽度W3比第一部分701的平均宽度W1和第二部分702的平均宽度W2均大。这是由于弧状的连接部703较直线型结构在形成过程中容易发生断裂，通过将连接部703做得更宽，可以提高工艺良率。

例如，如图5所示，存储电容的第一电极Ca中的过孔301与第一晶体管T1的有源层T1a在垂直于衬底基板的方向上不重叠。例如，通过在该有源层T1a中设置上述突出结构使得该有源层T1a与该过孔301在垂直于衬底基板的方向上不重叠。这种设计可以避免第一晶体管T1的栅极T1g被该过孔301暴露的部分，也即与该连接电极231接触的部分由于第一晶体管T1的有源层T1a而不平整，提高了连接电极231与该栅极T1g的接触良率。

显示基板20的栅极驱动电路13通常包括多个移位寄存器单元，该移位寄存器单元在外电路的控制信号的作用下，产生移位脉冲信号，该移位脉冲信号既作为当前行像素的扫描信号，又作为下一行的起始信号（第一行由帧起始信号STV触发）和上一行的结束信号进行控制。例如，外电路的控制信号主要包括帧起始信号（STV）、相位相反的CLK和CLKB信号对、晶体管关闭信号（如VGL）以及可能的直流电压信号VGH、VGL。该多个移位寄存器单元与显示区的多行子像素一一对应连接，并配置为通过输出节点向所对应的一行子像素输出上述第一扫描信号Ga1和第二扫描信号Ga2。

图6A示出了本公开至少一实施例提供的一种栅极驱动电路的电路示意图，图中示出了该栅极驱动电路中的一个移位寄存器单元。如图6A所示，该移位寄存器单元包括输入电路501、输出电路502、存储电路503和复位电路504。输入电路501配置为响应于触发信号STV，将高电位VGH传输到上拉节点PU，也即输出电路502的控制端以及存储电路503的一端。输出电路502配置为在上拉节点PU的控制下将CLK信号输出。复位电路504配置为响应于CLKB信号将输出节点OUT复位。

例如，该输入电路501包括第八晶体管T8，输出电路502包括第九晶体管T9，复位电路504包括第十晶体管T10，存储电路503包括第一电容C1，该第一电容C1与该输出节点OUT连接，并包括第一电极C1a和第二电极C1b。以下将以P型晶体管为例对该移位寄存器单元的工作过程进行示例性说明，然而本公开实施例并不限于此。

该移位寄存器单元的一种工作过程包括：当触发信号STV来临，CLK信号为高电位，第八晶体管T8开启，将低电位VGL传输到第九晶体管T9的栅极（上拉节点PU），同时存储到第一电容C1的第一电极，第九晶体管T9在低电位VGL的作用下开启，将低电位的CLK信号输出，开启本行子像素的晶体管，同时作为下一级移位寄存器单元的输入信号；随着CLK信号的电位由低变高，第十晶体管T10在低电位的CLKB信号作用下开启，第一电容C1放电，输出高电位，将本行子像素的晶体管关闭。如此，实现对显示区的子像素的逐行扫描。

图6B示出了图6A所示移位寄存器单元的结构示意图，图6C为图6B沿剖面线B1-B2的剖视图，图6D为图6B沿剖面线E1-E2的剖视图。需要说明的是，为了清楚起见，图6B和图6C中均省略了第一导电层201下方的结构（如第一绝缘层和半导体层）。

如图6B所示，该显示基板20包括位于非显示区NDA的第一电源信号线VGH、第二电源信号线VGL、触发信号线STV、第一时钟信号线CLK和第二时钟信号线CLKB。例如，各信号线均沿第一方向延伸。

第一电源信号线VGH与第八晶体管T8的第一极电连接以提供第一电源信号VGH，第二电源信号线VGL与第十晶体管T8的第一极电连接以提供第二电源信号VGL。第一时钟信号线CLK与第九晶体管的第一极电连接以提供第一时钟信号CLK，第二时钟信号线CLKB与第十晶体管T10的栅极电连接以提供第二时钟信号CLKB。触发信号线STV与第八晶体管T8的栅极电连接以提供触发信号STV。

该栅极驱动电路13可以与显示区的子像素同时形成。例如，该第八至第十晶体管T8-T10的栅极可以位于第一导电层201中，有源层、第一极及第二极可以位于半导体层102中，非显示区NDA的各信号线可以位于第三导电层203中。

如图6B和6C所示，第八晶体管T8的第二极通过连接电极650与第九晶体管T9的栅极T9g和第一电容C1的第一电极C1a电连接，第一电容C1的第二电极C1b例如与该连接电极650同层绝缘设置。例如，该连接电极650及该第一电容C1的第二电极C1b可以位于第三导电层203中。

例如，如图6B所示，各信号线通过第一导电层201中的走线图案连接到栅极驱动电路13，该栅极驱动电路13通过第三导电层203中的走线图案连接到显示区DA中的像素电路。

例如，第四导电层204位于非显示区的第二部分204b包括辅助电容电极C1c，该辅助电容电极C1c可以与该第一电容C1的第一电极C1a或第二电极C1b并联从而增大该第一电容C1的电容值。

如图6C所示，该辅助电容电极C1c通过贯穿第三绝缘层的过孔与连接电极650电连接，从而与第一电容C1的第一电极C1a电连接，并在垂直于衬底基板101的方向上与第一电容C1的第二电极C1b重叠。由此，该第一电极C1a与该辅助电容电极C1c分别与第二电极C1b至少部分重叠从而形成并联电容的结构，增大了第一电容C1的电容值，提高了第一电容C1的自举能力，从而提高了输出信号的稳定性。

例如，如图6B所示，第四导电层204位于非显示区的第二部分204b还包括与各信号线对应的辅助信号线，各辅助信号线与各信号线并联从而可以降低信号线的电阻以及该信号线上的电压降。各辅助信号线与其对应的信号线在垂直于衬底基板101的方向上彼此重叠，并通过过孔并联。

以下结合图6B和图6D对于触发信号线STV的辅助信号线进行示例性说明。

如图6B所示，触发信号线STV通过过孔与第八晶体管T8的栅极T8g电连接。例如，第四导电层204位于非显示区的第二部分204b还包括辅助触发信号线STV1，该辅助触发信号线STV1通过贯穿第三绝缘层的过孔与触发信号线STV并联。

例如，第四导电层204位于非显示区的第二部分204b还包括绑定电极80，也即绑定电极80位于该第四导电层204中。

图7A为图1A沿剖面线D1-D2的剖视图的一个示例。结合图1A和图7A所示，例如，该第四导电层204位于非显示区的第二部分204b还包括位于非显示区的走线81。该走线81的一端与绑定电极80连接，例如连接为一体的结构；该走线81的另一端延伸至显示区。如图7A所示，该走线81和绑定电极位于第四绝缘层106上，第五绝缘层107覆盖走线81，并暴露出该绑定电极80以便于和外部电路进行绑定。如图7A所示，该走线81的一部分位于该弯折区BA。例如，由于无机材料较脆，在弯折下容易断裂，因此为了提高基板的耐弯折性，通常需要将弯折区BA内的无机绝缘材料去除（也即在该无机绝缘材料中形成开口），并在该开口中填充韧性较好的无机材料。

例如，第一绝缘层103、第二绝缘层104、第三绝缘层105例如为无机绝缘层，例如氧化硅、氮化硅、氮氧化硅等硅的氧化物、硅的氮化物或硅的氮氧化物，或者氧化铝、氮化钛等包括金属氮氧化物绝缘材料。例如，第四绝缘层106、第五绝缘层107和像素界定层108分别为有机绝缘材料，例如为聚酰亚胺（PI）、丙烯酸酯、环氧树脂、聚甲基丙烯酸甲酯（PMMA）等有机绝缘材料。例如，第四绝缘层106和第五绝缘层107为平坦化层。

在这种情形，如图7A所示，弯折区BA内，第一绝缘层103、第二绝缘层104、第三绝缘层105均被去除，第四绝缘层106和第五绝缘层107保留，第四绝缘层106位于弯折区BA的部分（本公开的有机绝缘层的弯折部一个示例）填充在走线81与衬底基板101之间，并与衬底基板101直接接触，从而提高了走线81的耐弯折性能，降低了断线风险。第五绝缘层107覆盖在走线81上对走线81形成保护。

由于本公开上述至少一实施例提供的显示基板中存在该第四导电层，因此，该第四绝缘绝缘层和第五绝缘层均为该显示基板中的现有结构，而不需要额外工艺形成。

图7B为图1A沿剖面线D1-D2的剖视图的另一个示例。图7B所示实施例与图7A所示实施例的区别在于，图7B所示的显示基板20还包括位于非显示区NDA的辅助绑定电极82，该辅助绑定电极82位于绑定电极80靠近衬底基板101的一侧，与该绑定电极80并联以降低电阻。

例如，如图7B所示，该绑定电极80与该辅助绑定电极82直接接触电连接（搭接），也即该辅助绑定电极82与该绑定电极80之间的第四绝缘层106去除。例如，该绑定电极80包覆该辅助绑定电极82的至少一个侧边，这样可以降低接触电阻。

例如，该辅助绑定电极82可以与显示区DA中位于第四导电层以下的任一导电层同层设置。例如，该辅助绑定电极82位于第三导电层203中，也即与第一电源线250同层设置。

例如，在不同的实施例中，衬底基板101可以为刚性基板，例如玻璃基板、硅基板等，也可以由具有优良的耐热性和耐久性的柔性材料形成，例如聚酰亚胺（PI）、聚碳酸酯(PC)、聚乙烯对苯二甲酸乙二醇酯（PET）、聚乙烯、聚丙烯酸酯、多芳基化合物、聚醚酰亚胺、聚醚砜、聚乙二醇对苯二甲酸酯(PET)、聚乙烯(PE)、聚丙烯(PP)、聚砜(PSF)、聚甲基丙烯酸甲酯(PMMA)、三醋酸纤维素(TAC)、环烯烃聚合物(COP)和环烯烃共聚物(COC)等。

例如，该半导体层102的材料包括但不限于硅基材料（非晶硅a-Si，多晶硅p-Si等）、金属氧化物半导体（IGZO，ZnO，AZO，IZTO等）以及有机物材料（六噻吩，聚噻吩等）。

例如，该第一到第四导电层的材料可以包括金（Au）、银（Ag）、铜（Cu）、铝（Al）、钼（Mo）、镁（Mg）、钨（W）以及以上金属组合而成的合金材料；或者导电金属氧化物材料，例如氧化铟锡（ITO）、氧化铟锌（IZO）、氧化锌（ZnO）、氧化锌铝（AZO）等。

例如，该发光元件120为顶发射结构，第一电极具134有反射性而第二电极135具有透射性或半透射性。例如，第一电极134为高功函数的材料以充当阳极，例如为ITO/Ag/ITO叠层结构；第二电极135为低功函数的材料以充当阴极，例如为半透射的金属或金属合金材料，例如为Ag/Mg合金材料。

本公开至少一实施例还提供一种显示面板，包括以上任一显示基板20。需要说明的是，本公开至少一实施例提供的上述显示基板20可以包括发光元件120，也可以不包括发光元件120，也即该发光元件120可以在显示基板20完成后在面板厂形成。在该显示基板20本身不包括发光元件120的情形下，本公开至少一实施例提供的显示面板除了包括显示基板20之外，还进一步包括发光元件120。

例如，该显示面板为OLED显示面板，相应地其包括的显示基板20为OLED显示基板。如图8所示，例如，该显示面板30还包括设置于显示基板20上的封装层801和盖板802，该封装层801配置为对显示基板20上的发光元件进行密封以防止外界的湿气和氧向该发光元件及驱动子电路的渗透而造成对器件的损坏。例如，封装层801包括有机薄膜或者包括有机薄膜及无机薄膜交替层叠的结构。例如，该封装层801与显示基板20之间还可以设置吸水层（未示出），配置为吸收发光元件在前期制作工艺中残余的水汽或者溶胶。盖板802例如为玻璃盖板。例如，盖板802和封装层801可以为一体的结构。

本公开的至少一实施例还提供一种显示装置40，如图9所示，该显示装置40包括上述任一显示基板20或显示面板30，本实施例中的显示装置可以为：显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开至少一实施例还提供上述显示基板20的制作方法。以下将结合图2A-2C、图6B-图6D和图7A-图7B对本公开至少一实施例提供的显示基板的结构和制作方法进行实例性说明，然而本公开至少一实施例并不限于此。

在一些示例中，该制作方法包括如下步骤S61-S70。

步骤S61：在衬底基板上形成半导体材料层，并对该半导体材料层进行构图工艺从而形成半导体层102，半导体层102包括在每个像素区内第一到第七晶体管T1-T7的有源层T1a-T7a和掺杂区图案（即对应第一到第七晶体管T1-T7的源极区域和漏极区域）（如图2B所示的），且同一像素区中的各晶体管的有源层图案和掺杂区图案一体设置。例如，该半导体层102还包括非显示区NDA中第八到第十晶体管T8-T10的有源层和掺杂区图案（即对应第八到第十晶体管T8-T10的源极区域和漏极区域）。

需要说明的是，有源层可以包括一体形成的低温多晶硅层，其中的源极区域和漏极区域可以通过掺杂等进行导体化实现各结构的电连接。也就是每个子像素的各晶体管的有源半导体层为由p-硅形成的整体图案，且同一像素区中的各晶体管包括掺杂区图案（即源极区域和漏极区域）和有源层图案，不同晶体管的有源层之间由掺杂结构隔开。

步骤S62：在半导体层102层上形成第一绝缘层103（例如可以为透明层），例如为第一栅绝缘层；并在第一绝缘层上形成多个第一绝缘层过孔用于与后续形成的第三导电层203的图案连接。例如对应半导体层中的源极区域和漏极区域的位置，分别在第一绝缘层中形成对应的第一绝缘层过孔，即第一绝缘层过孔分别与半导体层中的源极区域和漏极区域交叠，以用于源极区域和漏极区域与第三导电层中的数据线12、第一电源线250等结构进行连接，例如贯穿第一绝缘层的过孔402，过孔405，过孔303，过孔305等。

步骤S63：在第一绝缘层103上形成第一导电材料层，并对该第一导电材料层进行构图工艺从而形成第一导电层201，该导电层201例如包括位于显示区DA中的彼此绝缘且沿第二方向延伸的扫描线210、复位控制线220和发光控制线230。例如，对于一行像素电路，其对应连接的复位控制线220、扫描线210和发光控制线230在第一方向D1上依次排布。例如，如图6B所示，该第一导电层201还包括非显示区NDA中的第八到第十晶体管T8-T10的栅极以及走线等。

例如，该第一导电层201还包括第一到第七晶体管T1-T7的栅极T1g-T7g。例如，第六晶体管T6的栅极T6g和复位控制线220为一体的结构，即复位控制线220的一部分作为第六晶体管T6的栅极T6g；第二晶体管T2的栅极T2g和扫描线210为一体的结构，即扫描线210的部分作为第二晶体管T2的栅极T2g；第四晶体管T4的栅极T4g和第五晶体管T5的栅极T5g均与发光控制线230为一体的结构，即发光控制线230的一部分作为第四晶体管T4的栅极T4g和第五晶体管T5的栅极T5g；第七晶体管T7的栅极T7g与下一行像素电路所对应的复位控制线220为一体的结构。例如，第六晶体管T6和第三晶体管T3均为双栅结构，第六晶体管T6的两个栅极T6g均为复位控制线220的一部分，第三晶体管T3的一个栅极为扫描线210的一部分，第三晶体管T3的另一个栅极为在扫描线210一体连接并朝向第六晶体管T6突出的一部分。

例如，该半导体层102与该第一导电层201在垂直于衬底基板的方向上重叠的部分定义出该第一到第七晶体管T1-T7的有源层（沟道区）T1a-T7a。

步骤S64：如图2B所示，采用自对准工艺，利用该第一导电层201作为掩膜对该半导体层102进行导体化处理（例如掺杂处理），从而使得该半导体层102未被该第一导电层201覆盖的部分被导体化，从而使得该半导体层102位于各晶体管的有源层两侧的部分被导体化而分别形成第一到第十晶体管T1-T10的源极区域和漏极区域,也即第一到第十晶体管T1-T10的第一极（T1s-T10s）和第二极（T1d-T10d）。

步骤S65：在第一导电层201上形成第二绝缘层104（例如可以为透明层），例如可以为第二栅绝缘层；并在第二绝缘层上至少形成与第一绝缘层过孔对应的第二绝缘层过孔。例如对应至少贯穿第一绝缘层和第二绝缘层的过孔至少包括过孔402，过孔405，过孔303，过孔305等。该第一绝缘层中的过孔与该第二绝缘层中的过孔也可以在一道工艺中形成，本公开各实施例对此不作限制。

步骤S66：在该第二绝缘层104并在该第二绝缘层上形成第二导电材料层，对该第二导电材料层进行构图工艺形成如图2A所示的第二导电层202，也即形成彼此绝缘的存储电容的第一电极Ca以及沿第一方向延伸的复位电压线240。

例如，该存储电容的第一电极Ca与该第一晶体管T1的栅极T1g在垂直于衬底基板101的方向上至少部分重叠。该构图工艺还在该存储电容的第一电极Ca中形成过孔301，该过孔301暴露出第一晶体管T1的栅极T1g的至少部分。

步骤S67：在该第二导电层202上形成第三绝缘层105。第三绝缘层例如可以为层间绝缘层。在第三绝缘层中形成用于连接与后续形成的第三导电层的连接的过孔。至少部分过孔与第一绝缘层过孔和第二绝缘层过孔位置对应，且同时贯穿第一绝缘层、第二绝缘层和第三绝缘层，例如过孔402、过孔405、过孔303、过孔305。

步骤S68：在该第三绝缘层105上形成第三导电材料层，对该第三导电材料层进行构图工艺形成第三导电层203。如图2A所示，该第三导电层203例如包括彼此绝缘的数据线12、第一电源线250、连接电极231、连接电极232和连接电极233。该数据线12和该第一电源线250沿第一方向D1延伸。如图6B-6C所示，该第三导电层203还可以包括位于非显示区NDA的连接电极650、第一电容C1的存储电容的第二电极C1b以及各信号线（STV、CLK、CLKB、VGL、VGH）。

例如，如图2A所示，该数据线12与第二晶体管T2的第一极T2s在垂直于衬底基板101的方向上重叠并通过过孔305与该第二晶体管T2的第一极T2s电连接，该过孔305例如贯穿第一绝缘103、第二绝缘层104和第三绝缘层105。

例如，如图2A所示，该第一电源线250通过过孔302与所对应的一列子像素中的存储电容的第一电极Ca电连接，并通过过孔303与第四晶体管T4的第一极T4s电连接。例如，该过孔302贯穿第三绝缘层105，该过孔303贯穿第一绝缘103、第二绝缘层104和第三绝缘层105。

例如，如图2A所示，该连接电极231的一端通过存储电容的第一电极Ca中的过孔301以及绝缘层中的过孔401与该第一晶体管T1的栅极T1g，即存储电容的第二电极Cb电连接，另一端通过过孔402与该第三晶体管T3的第一极电连接，从而将该存储电容的第二电极Cb与该第三晶体管T3的第一极T3s电连接。例如，该过孔401贯穿第二绝缘层104和第三绝缘层105，该过孔402贯穿第一绝缘层103、第二绝缘层104和第三绝缘层105。

例如，如图2A所示，该连接电极232的一端通过过孔403与复位电压线240电连接，另一端通过过孔404与第六晶体管T6电连接，使得该第六晶体管T6的第一极T6s可以从该复位电压线240接收第一复位电压Vinit1。例如，该过孔403贯穿第三绝缘层105，该过孔404贯穿第一绝缘层103、第二绝缘层104和第三绝缘层105。

例如，如图2A所示，该连接电极233通过过孔405与第五晶体管T5的第二极T5d电连接，并用于将该第五晶体管T5的第二极T5d与发光元件的第一电极134电连接，例如，该过孔405贯穿第一绝缘层103、第二绝缘层104和第三绝缘层105。

步骤S69：在第三导电层203上形成第四绝缘层106。并在第三绝缘层中形成用于与后续形成的第四导电层连接的过孔。在一些实施例中，例如第四绝缘层106包括第一平坦层。在另一些实施例中，例如第四绝缘层106包括钝化层和第一平坦层两层，则形成在第四绝缘层中的过孔需要贯穿钝化层和第一平坦层两层。例如，第一平坦层位于钝化层远离第三导电层的一侧。例如，该第一平坦层为有机绝缘材料，该钝化层为无机绝缘材料。

步骤S70：在该第四绝缘层106上形成第四导电材料层，对该第四导电材料层进行构图工艺形成第四导电层204，该第四导电层204包括位于显示区DA的第一部分204a和位于非显示区NDA的第二部分204b。如图2A所示，该第一部分204a包括连接电极234。如图6B所示，该第二部分204b包括与各信号线对应的辅助信号线以及绑定电极80、走线81等。该第一部分204a与第一电源线250在垂直于衬底基板101的方向上不重叠。

例如，如图2A所示，该连接电极234与连接电极233在垂直于衬底基板101的方向上重叠，并且该连接电极234通过贯穿第四绝缘层106的过孔307与连接电极233电连接。

例如，该显示基板的制作方法还可以包括在该第四导电层204上形成第五绝缘层107，并在第五绝缘层107中形成用于与后续形成的第五导电层进行连接的过孔。例如第五绝缘层107可以为第二平坦层。参考图2C，第五绝缘层过孔例如用于连接发光元件120的第一电极134和连接电极234，第五绝缘层过孔与第五晶体管T5的第二极可以有交叠，也可以没有交叠。

例如，该显示基板的制作方法还可以包括在该第五绝缘层107上形成第五导电材料层，对该第五导电材料层进行构图工艺形成第五导电层205，即形成彼此绝缘的多个用于形成发光元件的第一电极134。

例如，如图2C所示，该显示基板的制作方法还可以包括依次在该第五导电层205上形成像素界定层108，并在该像素界定层108中对应于每个第一电极134的主体部141形成开口区600，然后至少在该开口区600中形成发光层136，并在该发光层上形成第二电极135。

例如，该半导体材料层的材料包括但不限于硅基材料（非晶硅a-Si，多晶硅p-Si等）、金属氧化物半导体（IGZO，ZnO，AZO，IZTO等）以及有机物材料（六噻吩，聚噻吩等）。

例如，上述第一导电材料层、第二导电材料层、第三导电材料层、第四导电材料层、第五导电材料层及第二电极的材料可以包括金（Au）、银（Ag）、铜（Cu）、铝（Al）、钼（Mo）、镁（Mg）、钨（W）以及以上金属组合而成的合金材料；或者透明金属氧化物导电材料，例如氧化铟锡（ITO）、氧化铟锌（IZO）、氧化锌（ZnO）、氧化锌铝（AZO）等。

例如，第一绝缘层103、第二绝缘层104、第三绝缘层105、第四绝缘层106、第五绝缘层107例如为无机绝缘层，例如氧化硅、氮化硅、氮氧化硅等硅的氧化物、硅的氮化物或硅的氮氧化物，或者氧化铝、氮化钛等包括金属氮氧化物绝缘材料。例如，这些绝缘层部分层也可以是有机材料，例如第一平坦层和第二平坦层，例如聚酰亚胺（PI）、丙烯酸酯、环氧树脂、聚甲基丙烯酸甲酯（PMMA）等，本公开各实施例对此不作限制。例如，第四绝缘层106和第五绝缘层107可以分别包括平坦层。

例如，上述构图工艺可以采用常规的光刻工艺，例如包括光刻胶的涂布、曝光、显影、烘干、刻蚀等步骤。

以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (20)

1.一种显示基板，包括：

衬底基板，包括显示区和非显示区；

多个子像素，位于所述衬底基板的显示区，其中，所述多个子像素每个包括像素电路，所述像素电路用于驱动发光元件发光；所述多个子像素的多个像素电路沿第一方向和第二方向分布为多行多列，

所述像素电路包括驱动子电路、数据写入子电路、补偿子电路和存储子电路；

所述驱动子电路包括控制端、第一端和第二端，且配置为与所述发光元件连接并且控制流经发光元件的驱动电流；

所述数据写入子电路包括控制端、第一端和第二端，所述数据写入子电路的控制端配置为接收第一扫描信号，所述数据写入子电路的第一端配置为接收数据信号，所述数据写入子电路的第二端与所述驱动子电路电连接，所述数据写入子电路配置为响应于所述第一扫描信号将所述数据信号写入所述驱动子电路的第一端；

所述补偿子电路包括控制端、第一端和第二端，所述补偿子电路的控制端配置为接收第二扫描信号，所述补偿子电路的第一端和第二端分别与所述驱动子电路的控制端和第二端电连接，所述补偿子电路配置为响应所述第二扫描信号对所述驱动子电路进行阈值补偿；

所述存储子电路与所述驱动子电路的控制端和第一电压端电连接，且被配置为存储所述数据信号；所述存储子电路包括存储电容，所述存储电容包括第一电极和第二电极，所述存储电容的第一电极和所述第一电压端电连接，所述存储电容的第二电极和所述驱动子电路的控制端电连接；

第一电源线，其中，所述第一电源线位于所述显示区，沿所述第一方向延伸，与所述第一电压端连接，并配置为为所述多个子像素提供第一电源电压；

电连接层，位于所述像素电路远离所述衬底基板的一侧，其中，所述电连接层包括位于所述显示区的第一部分，所述第一部分包括多个第一连接电极，所述多个第一连接电极分别与所述多个子像素一一对应设置，

其特征在于，每个子像素的像素电路通过第一过孔与所对应的第一连接电极电连接，每个子像素所对应的第一连接电极配置为通过第二过孔与所述发光元件电连接，从而将所述子像素的像素电路与发光元件电连接；所述第一过孔与所述第二过孔在垂直于所述衬底基板的方向上不重叠；

所述电连接层的第一部分与所述第一电源线在垂直于所述衬底基板的方向上不重叠。

2.如权利要求1所述的显示基板，其中，所述第一过孔和第二过孔沿所述第一方向排列。

3.如权利要求1所述的显示基板，还包括位于所述非显示区的电源信号线和栅极驱动电路，

其中，所述栅极驱动电路配置为为所述子像素提供所述第一扫描信号和所述第二扫描信号，所述电源信号线配置为为所述子像素的栅极驱动电路提供电源信号，

所述电连接层还包括位于所述非显示区的第二部分，所述第二部分包括辅助信号线，所述辅助信号线与所述电源信号线并联。

4.如权利要求3所述的显示基板，其中，所述栅极驱动电路包括多个移位寄存器单元，所述多个移位寄存器单元与所述多行子像素一一对应连接，并配置为通过输出节点向所对应的一行子像素输出所述第一扫描信号和所述第二扫描信号，

每个移位寄存器单元包括与所述输出节点连接的第一电容，所述第一电容包括第一电极和第二电极，

所述电连接层的第二部分还包括辅助电容电极，所述辅助电容电极与所述第一电容的第一电极或第二电极并联。

5.如权利要求1所述的显示基板，其中，所述子像素还包括第一发光控制子电路，第一发光控制子电路包括控制端、第一端和第二端，第一端与驱动子电路电连接，第二端配置为通过第三过孔与第一连接电极电连接，控制端配置为接收第一发光控制信号，

所述第一发光控制子电路配置为响应于第一发光控制信号使得驱动电流可被施加至发光元件；

所述第一过孔、所述第二过孔和所述第三过孔在垂直于所述衬底基板的方向上均不重叠。

6.如权利要求5所述的显示基板，其中，所述显示基板还包括第一发光控制线，所述第一发光控制线沿所述第二方向延伸，且与所述第一发光控制子电路的控制端连接以提供所述第一发光控制信号，

所述第一过孔在所述衬底基板上的正投影和所述第二过孔在所述衬底基板上的正投影分别位于所述第一发光控制线在所述衬底基板上的正投影的两侧。

7.如权利要求1所述的显示基板，其中，对于至少一个子像素，所述第一连接电极被所述第二过孔暴露的部分具有相对于衬底基板的倾斜面。

8.如权利要求1所述的显示基板，其中，每个子像素还包括第二连接电极，所述第二连接电极位于所述存储电容的第一电极远离所述衬底基板的一侧，

所述第二连接电极分别与所述存储电容的第二电极和所述补偿子电路的第二端连接。

9.如权利要求8所述的显示基板，其中，所述第二连接电极与所述第一连接电极在垂直于衬底基板的方向上重叠。

10.如权利要求8所述的显示基板，其中，所述驱动子电路包括第一晶体管，所述第一晶体管的栅极、第一极和第二极分别作为所述驱动子电路的控制端、第一端和第二端。

11.如权利要求10所述的显示基板，其中，所述存储电容的第一电极包括第四过孔，所述第二连接电极通过所述第四过孔与所述存储电容的第二电极电连接。

12.如权利要求11所述的显示基板，其中，所述第四过孔与所述第一晶体管的有源层在垂直于所述衬底基板的方向上不重叠。

13.如权利要求10所述的显示基板，其中，所述第一晶体管的有源层包括弯折结构。

14.如权利要求13所述的显示基板，其中，所述第一晶体管的有源层类似于“Ω”形或“几”字形，包括第一部分、第二部分和连接部，

所述有源层的第一部分和第二部分均为直线型，且不在同一水平线；所述有源层的连接部连接所述第一部分与第二部分，且为弧状。

15.如权利要求14所述的显示基板，其中，所述有源层的连接部的平均宽度大于所述第一部分或所述第二部分的宽度。

16.如权利要求10所述的显示基板，还包括数据线，其中，所述数据线沿所述第一方向延伸，并与所述数据写入子电路的第一端连接以提供所述数据信号；

所述存储电容的第一电极与所述第一晶体管的第一极在垂直于衬底基板的方向重叠，

所述第一晶体管的第一极具有靠近所述数据线的沿所述第一方向的第一极侧边，

所述存储电容的第一电极具有靠近所述数据线的沿所述第一方向的电容电极侧边，

在所述第二方向上，所述电容电极侧边较所述第一极侧边更靠近所述数据线。

17.如权利要求1所述的显示基板，其中，所述非显示区包括绑定区，所述电连接层还包括位于所述非显示区的第二部分，所述第二部分包括位于所述非显示区的绑定电极，

所述显示基板还包括辅助绑定电极，所述辅助绑定电极与所述第一电源线同层设置且材料相同，并与所述绑定电极搭接。

18.如权利要求17所述的显示基板，其中，所述电连接层的第二部分还包括位于所述非显示区的走线，所述走线的一端与所述绑定电极连接，另一端延伸至所述显示区；

所述非显示区还包括弯折区，所述走线的一部分位于所述弯折区。

19.如权利要求18所述的显示基板，还包括有机绝缘层，

其中，所述有机绝缘层位于所述电连接层与所述像素电路之间，所述第一过孔位于所述有机绝缘层中，

所述有机绝缘层包括位于所述弯折区的弯折部，所述弯折部位于所述走线靠近所述衬底基板的一侧并与所述衬底基板直接接触。

20.一种显示装置，包括如权利要求1-19任一所述的显示基板。

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