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CN110797325B - 一种具有电磁屏蔽功能的封装结构及其封装方法 - Google Patents

一种具有电磁屏蔽功能的封装结构及其封装方法

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Abstract

本发明公开了一种具有电磁屏蔽功能的封装结构及其制造方法,其包括柔性基板层(10)、芯片(30)、金属围墙(50)、塑封料包覆层(60)和电磁屏蔽层(80),所述芯片(30)倒装于柔性基板层(10)的上表面的一部分上金属焊垫(131)上,金属围墙(50)设置于芯片(30)四周的另一部分上金属焊垫(131)上;所述电磁屏蔽层(80)呈帽状扣在柔性基板层(10)的上方,其帽冠容纳芯片(30),其帽沿与金属围墙(50)连接,所述电磁屏蔽层(80)、金属围墙(50)和柔性基板层(10)内的复数层金属电路层联合,使芯片(30)处于一金属的密闭空间内。本发明能够有效改善接地和屏蔽效果,简化工艺,有效提升生产效率及产品良率。

Description

一种具有电磁屏蔽功能的封装结构及其封装方法
技术领域
本发明涉及一种具有电磁屏蔽功能的封装结构及其封装方法,属于半导体封装技术领域。
背景技术
随着科学技术和电子工业的高速发展,各种数字化和高频化的电子元器件在工作时向空间辐射了大量不同频率和波长的电磁波。电磁辐射和电磁波不仅干扰电子元器件性能的实现,同时会对人类和其他生物造成严重的危害。随着5G技术的发展,在通讯及消费类电子方面对电磁屏蔽器件的需求持续增长,同时也对电磁屏蔽要求越来越高。因此电磁屏蔽已经成为电子元器件的必要制程,而低成本的电磁屏蔽方案才能在消费类电子产品中推广开来。目前的电磁屏蔽方案通常在产品上表面及四面侧壁采用五面排布电磁屏蔽材料,需要在完成单颗产品切割后,在单颗产品的表面进行电磁屏蔽层的作业,该作业流程比较长,而且电磁屏蔽层材料的利用率相对较低,成本较高;侧面需要做整面的电磁屏蔽层,其与底面的结合处的结合力易出现结合力弱的现象,影响产品的性能及可靠性;同时结合力弱的现象会引起产品良率损失。
发明内容
本发明的目的在于克服上述封装结构的不足,提供一种通过整体作业,缩短工艺流程,提升电磁屏蔽层结合力及可靠性,符合器件封装的集成化的具有电磁屏蔽功能的封装结构及其封装方法。
本发明的目的是这样实现的:
本发明一种具有电磁屏蔽功能的封装结构,其包括柔性基板层、芯片、金属围墙、塑封料包覆层和电磁屏蔽层,
所述柔性基板层包括介电层和柔性基板内电路,所述柔性基板内电路的最上层金属的表面露出介电层的上表面,形成上金属焊垫;所述柔性基板内电路的最下层金属的表面露出介电层的下表面,形成下金属焊垫;
所述芯片倒装于柔性基板层的上表面的一部分上金属焊垫上,所述金属围墙设置于芯片四周的另一部分上金属焊垫上;
所述电磁屏蔽层呈帽状扣在柔性基板层的上方,包括帽冠和帽沿,其帽冠容纳芯片,其帽沿与金属围墙连接,所述电磁屏蔽层、金属围墙和柔性基板层内的复数层金属电路层联合,使芯片处于一金属的密闭空间内,所述塑封料包覆层填充该密闭空间。
可选地,所述芯片为单颗或者两颗以上。
可选地,所述芯片的正面设置金属凸点,并通过所述金属凸点倒装于柔性基板层的上表面与其部分上金属焊垫连接。
可选地,所述金属围墙分布在芯片的四周,其材质为金、银、铜、镍、锡、铝的一种或者几种金属材料的合成。
可选地,所述柔性基板层的下金属焊垫设置外引脚金属凸点。
可选地,所述外引脚金属凸点为焊球、焊块或微金属凸块。
可选地,所述电磁屏蔽层的材料为金、银、铜、锡、铝、铬的一种或者几种金属材料的合成。
本发明一种具有电磁屏蔽功能的封装结构的封装方法,其工艺步骤如下:
步骤一、取一玻璃载板,在其表面通过涂覆激光敏感材料,形成一层激光响应层;
步骤二、在激光响应层的上表面通过再布线工艺,把绝缘层和金属层逐层堆叠做到激光响应层上,完成电路结构的柔性基板层,并设置对位标记;
步骤三、在柔性基板层的表面区域,通过电镀方式,形成一层金属围墙,形成的金属围墙,距离芯片边缘30~1000微米,处于器件的四周与柔性基板内电路相连;
步骤四、通过倒置贴装的方式,在柔性基板层上面贴装芯片,贴装的芯片通过金属凸点和柔性基板内电路相连,倒置芯片的贴装定位参考对位标记;
步骤五、在产品的表面及外围进行塑封料包覆,形成塑封料包覆层,所述塑封料包覆层同时填充芯片和柔性基板的互连区域;
步骤六、通过激光作用,对玻璃载板上的激光响应层进行作用,解除激光响应层与柔性基板层的结合力,去除玻璃载板;
步骤七、180度上下翻转,在柔性基板层的下表面形成元器件的外引脚金属凸点;
步骤八、再次180度上下翻转,采用开槽的方式,在产品的塑封料包覆面开槽;开槽位置参考柔性基板层背面的位置对位标记;开槽后露出金属围墙宽度为15~1000微米;
步骤九、在产品表面,通过溅射、喷涂、印刷或者气相沉积的方式,在塑封料包覆层的表面和金属围墙的裸露表面形成电磁屏蔽层,所述电磁屏蔽层通过溅射、涂布或印刷方式形成;
步骤十、把包封后开槽的半成品,分切成单颗产品,形成独立的元器件,分切成单颗时的定位,也通过在柔性基板层上的对位标记为参考。
可选地,所述对位标记呈十字形、方形或者“L”形。
有益效果
1、本发明采用整体产品一次形成电磁屏蔽层,在不增加封装结构成本基础上,通过圆片级产品整体作业,有效提高了产品良率,减少了作业程序和步骤,简化了工艺步骤,有效降低了电磁屏蔽工艺的成本;
2、有效利用侧面的金属围墙,使电磁屏蔽层与金属围墙形成良好的结合,同时利用柔性基板的结构,有效地保证了接地性能和电磁屏蔽效果;
3、充分利用了超高密度基板的柔性特点,提升了封装的可靠性,有利于产品良率的提升。
附图说明
图1为本发明的具有电磁屏蔽功能的封装结构的剖面示意图;
图2为图1的金属围墙的示意图;
图3A~图3L为本发明实施例的封装方法的流程示意图;
其中:
柔性基板层10
介电层11
柔性基板内电路13
上金属焊垫131
下金属焊垫133
外引脚金属凸点18
芯片30
金属凸点31
金属围墙50
塑封料包覆层60
玻璃载板70
激光响应层71
电磁屏蔽层80。
具体实施方式
本发明一种具有电磁屏蔽功能的封装结构,如图1所示,其包括柔性基板层10、芯片30、金属围墙50、塑封料包覆层60和电磁屏蔽层80。柔性基板层10包括介电层11和柔性基板内电路13,其中柔性基板内电路13由数层介电层和数层金属电路设计形成,并形成电信通路,介电层11的介电材料填充于相邻金属电路层的间隙,以起到绝缘保护作用。柔性基板层10厚度薄,最薄可以至25微米,其柔软,可以随意折叠弯曲。柔性基板层10集成度高、电性能优异,和同类电路板相比,机械性能和电性能更具有优势。
柔性基板内电路13的最上层金属的表面露出介电层11的上表面,形成上金属焊垫131;柔性基板内电路13的最下层金属的表面露出介电层11的下表面,形成下金属焊垫133。芯片30的正面设置铜凸块加锡帽结构或锡球结构的金属凸点31。芯片30通过金属凸点31倒装于柔性基板层10的上表面与其部分上金属焊垫131连接,实现芯片30与柔性基板层10的电信连接。芯片30可以是单颗或者两颗或者两颗以上。芯片30四周的另一部分上金属焊垫131上设置金属围墙50,其高度为50~1000微米,宽度为30~1000微米,分布在芯片30的四周,距离芯片30的边缘30~1000微米,可采用金、银、铜、镍、锡、铝等金属或以上金属的合金,如图2所示,为金属围墙俯视示意图。
柔性基板层10的下金属焊垫133设置外引脚金属凸点18,外引脚金属凸点18可以是焊球、焊块或微金属凸块。电磁屏蔽层80呈帽状扣在芯片30的上方,其帽沿与金属围墙50连接,其厚度为100~300微米。电磁屏蔽层80的材料可以采用金、银、铜、锡、铝、铬等一种或者几种金属材料合成。电磁屏蔽层80、金属围墙50和柔性基板层10内的复数层金属电路层联合,使芯片30处于一金属的密闭空间内,达到屏蔽电磁的作用;再通过柔性基板层10下方设置的外引脚金属凸点18实现接地。塑封料填充该密闭空间,形成塑封料包覆层60。
本发明一种具有电磁屏蔽功能的封装结构的封装方法,其工艺的具体实施步骤如下:
步骤一、取一200毫米或者300毫米厚的圆形状的玻璃载板70,在其表面通过涂覆激光敏感材料,形成一层激光响应层71,如图3A和图3B所示;
步骤二、在激光响应层71的上表面通过再布线工艺,把绝缘层和金属层逐层堆叠做到激光响应层71上,完成电路结构的柔性基板层10,并设置对位标记41,所述对位标记41呈十字形、方形或者“L”形,如图3C所示,对位标记41如图3E中所示;其中柔性基板层10根据产品的实际功能需求设计;
步骤三、在柔性基板层10的表面区域,通过电镀方式,形成一层金属围墙50,形成的金属围墙50,距离芯片30边缘30~1000微米,处于芯片30的四周与柔性基板内电路13相连,如图3D和3E所示;
步骤四、通过倒置贴装的方式,在柔性基板层10上面贴装芯片30,贴装的芯片30通过金属凸点31和柔性基板内电路13相连,如图3F所示,倒置芯片30的贴装定位参考对位标记41;
步骤五、在产品的表面及外围进行塑封料包覆,形成塑封料包覆层60;可选的,采用底部填充的方法,对芯片30和柔性基板的互连区域,形成底部填充,然后对产品完成塑封料包覆,如图3G所示;
步骤六、通过激光作用,对玻璃载板上的激光响应层71进行作用,解除激光响应层71与柔性基板层10的结合力,去除玻璃载板70,如图3H所示;
步骤七、180度上下翻转,在柔性基板层10的下表面形成元器件的外引脚金属凸点18,如图3I所示;
步骤八、再次180度上下翻转,采用开槽的方式,在产品的塑封料包覆面开槽;开槽位置参考柔性基板层10背面的位置对位标记41;开槽后露出金属围墙50宽度为15~1000微米,如图3J所示;
步骤九、在产品表面,通过溅射、喷涂、印刷或者气相沉积的方式,在塑封料包覆层60的表面和金属围墙50的裸露表面形成电磁屏蔽层80,如图3K所示;
步骤十、把包封后开槽的半成品,分切成单颗产品,形成独立的元器件,如图3L所示,分切成单颗时的定位,也通过在柔性基板层10上的对位标记41为参考。
以上所述的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步地详细说明,所应理解的是,以上所述仅为本发明的具体实施方式而已,并不用于限定本发明的保护范围,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (9)

1.一种具有电磁屏蔽功能的封装结构,其特征在于,其包括柔性基板层(10)、芯片(30)、金属围墙(50)、塑封料包覆层(60)和电磁屏蔽层(80),所述柔性基板层(10)包括介电层(11)和柔性基板内电路(13),所述柔性基板内电路(13)的最上层金属的表面露出介电层(11)的上表面,形成上金属焊垫(131);所述柔性基板内电路(13)的最下层金属的表面露出介电层(11)的下表面,形成下金属焊垫(133);
所述芯片(30)倒装于柔性基板层(10)的上表面的一部分上金属焊垫(131)上,所述金属围墙(50)设置于芯片(30)四周的另一部分上金属焊垫(131)上,所述金属围墙(50)分布在芯片(30)的四周;
所述电磁屏蔽层(80)呈帽状扣在柔性基板层(10)的上方,包括帽冠和帽沿,其帽冠容纳芯片(30),其帽沿与金属围墙(50)连接,所述电磁屏蔽层(80)、金属围墙(50)和柔性基板层(10)内的复数层金属电路层联合,使芯片(30)处于一金属的密闭空间内,所述塑封料包覆层(60)填充该密闭空间,所述金属围墙(50)部分被所述塑封料包覆层(60)覆盖,且所述金属围墙(50)露出所述塑封料包覆层(60)的宽度为15~1000微米,所述电磁屏蔽层(80)连续覆盖所述塑封料包覆层(60)的表面和金属围墙(50)的裸露表面。
2.根据权利要求1所述的封装结构,其特征在于,所述芯片(30)为单颗或者两颗以上。
3.根据权利要求1或2所述的封装结构,其特征在于,所述芯片(30)的正面设置金属凸点(31),并通过所述金属凸点(31)倒装于柔性基板层(10)的上表面与其部分上金属焊垫(131)连接。
4.根据权利要求1或2所述的封装结构,其特征在于,所述金属围墙(50)的材质为金、银、铜、镍、锡、铝的一种或者几种金属材料的合成。
5.根据权利要求1所述的封装结构,其特征在于,所述柔性基板层(10)的下金属焊垫(133)设置外引脚金属凸点(18)。
6.根据权利要求5所述的封装结构,其特征在于,所述外引脚金属凸点(18)为焊球、焊块或微金属凸块。
7.根据权利要求1所述的封装结构,其特征在于,所述电磁屏蔽层(80)的材料为金、银、铜、锡、铝、铬的一种或者几种金属材料的合成。
8.一种具有电磁屏蔽功能的封装结构的封装方法,其工艺步骤如下:
步骤一、取一玻璃载板(70),在其表面通过涂覆激光敏感材料,形成一层激光响应层(71);
步骤二、在激光响应层(71)的上表面通过再布线工艺,把绝缘层和金属层逐层堆叠做到激光响应层上,完成电路结构的柔性基板层(10),并设置对位标记(41);
步骤三、在柔性基板层(10)的表面区域,通过电镀方式,形成一层金属围墙(50),形成的金属围墙(50),距离芯片(30)边缘30~1000微米,处于器件的四周与柔性基板内电路(13)相连,所述金属围墙(50)分布在芯片(30)的四周;
步骤四、通过倒置贴装的方式,在柔性基板层(10)上面贴装芯片(30),贴装的芯片(30)通过金属凸点(31)和柔性基板内电路(13)相连,倒置芯片(30)的贴装定位参考对位标记(41);
步骤五、在产品的表面及外围进行塑封料包覆,形成塑封料包覆层(60),所述塑封料包覆层(60)同时填充芯片(30)和柔性基板的互连区域;
步骤六、通过激光作用,对玻璃载板上的激光响应层(71)进行作用,解除激光响应层(71)与柔性基板层(10)的结合力,去除玻璃载板(70);
步骤七、180度上下翻转,在柔性基板层(10)的下表面形成元器件的外引脚金属凸点(18);
步骤八、再次180度上下翻转,采用开槽的方式,在产品的塑封料包覆面开槽;开槽位置参考柔性基板层(10)背面的位置对位标记(41);开槽后露出金属围墙(50)宽度为15~1000微米;
步骤九、在产品表面,通过溅射、喷涂、印刷或者气相沉积的方式,在塑封料包覆层(60)的表面和金属围墙(50)的裸露表面形成电磁屏蔽层(80),所述金属围墙(50)部分被所述塑封料包覆层(60)覆盖,且所述电磁屏蔽层(80)连续覆盖所述塑封料包覆层(60)的表面和金属围墙(50)的裸露表面,所述电磁屏蔽层(80)通过溅射、涂布或印刷方式形成;
步骤十、把包封后开槽的半成品,分切成单颗产品,形成独立的元器件,分切成单颗时的定位,也通过在柔性基板层(10)上的对位标记(41)为参考。
9.根据权利要求8所述的封装方法,其特征在于,所述对位标记(41)呈十字形、方形或者“L”形。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111627890A (zh) * 2020-06-08 2020-09-04 东莞记忆存储科技有限公司 一种ic电磁屏蔽层接地结构及其加工工艺方法
CN114334912B (zh) * 2020-09-29 2025-08-19 欣兴电子股份有限公司 封装结构及其制造方法
CN113990759B (zh) * 2020-12-21 2025-07-22 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN114496807B (zh) * 2021-12-28 2025-11-25 青岛歌尔智能传感器有限公司 电磁屏蔽封装方法和电磁屏蔽封装结构
CN114446803A (zh) * 2021-12-28 2022-05-06 青岛歌尔智能传感器有限公司 电磁屏蔽封装方法和电磁屏蔽封装结构
KR102727305B1 (ko) 2022-07-08 2024-11-11 창신 메모리 테크놀로지즈 아이엔씨 반도체 패키지 구조 및 제조 방법
CN117410242A (zh) * 2022-07-08 2024-01-16 长鑫存储技术有限公司 半导体封装组件及制备方法
CN116825647B (zh) * 2023-06-09 2024-02-23 中山思睿科技有限公司 一种气密性封装硅光芯片模块的工艺
CN118335723A (zh) * 2024-06-13 2024-07-12 成都嘉纳海威科技有限责任公司 一种高电磁隔离度的封装结构及制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254898A (zh) * 2011-07-01 2011-11-23 中国科学院微电子研究所 一种基于柔性基板封装的屏蔽结构及其制作工艺
CN108878381A (zh) * 2018-06-01 2018-11-23 江苏长电科技股份有限公司 一种电磁屏蔽封装结构及其工艺方法
CN210640239U (zh) * 2019-12-12 2020-05-29 江阴长电先进封装有限公司 一种具有电磁屏蔽功能的封装结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818001A (ja) * 1994-07-01 1996-01-19 Nippondenso Co Ltd Icパッケージ
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
CN103560125B (zh) * 2013-11-05 2016-09-21 华进半导体封装先导技术研发中心有限公司 三维柔性基板电磁屏蔽封装结构及制作方法
CN103887256B (zh) * 2014-03-27 2017-05-17 江阴芯智联电子科技有限公司 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN105609904A (zh) * 2015-12-29 2016-05-25 中国电子科技集团公司第二十六研究所 一种芯片级声表面波器件气密性封装及方法
KR20170136064A (ko) * 2016-05-30 2017-12-11 주식회사 아모그린텍 플렉시블 전자파 차폐시트 및 그를 구비한 전자기기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102254898A (zh) * 2011-07-01 2011-11-23 中国科学院微电子研究所 一种基于柔性基板封装的屏蔽结构及其制作工艺
CN108878381A (zh) * 2018-06-01 2018-11-23 江苏长电科技股份有限公司 一种电磁屏蔽封装结构及其工艺方法
CN210640239U (zh) * 2019-12-12 2020-05-29 江阴长电先进封装有限公司 一种具有电磁屏蔽功能的封装结构

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