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CN110570799B - Goa电路及显示面板 - Google Patents

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CN110570799B
CN110570799B CN201910742346.1A CN201910742346A CN110570799B CN 110570799 B CN110570799 B CN 110570799B CN 201910742346 A CN201910742346 A CN 201910742346A CN 110570799 B CN110570799 B CN 110570799B
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signal
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Abstract

本申请实施例提供的GOA电路及显示面板，在下拉维持模块中增加第十一晶体管以及第十二晶体管，从而可以通过第十一晶体管以及第十二晶体管去除第二节点以及第三节点残存的电荷，进而提高GOA电路的稳定性。

Description

GOA电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。
背景技术
GOA(英文全称：Gate Driver on Array，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。
现有的GOA电路在输出当前级GOA单元的行扫描信号后，需在一段时间内维持行扫描信号的低电平。然而，由于晶体管长时间工作，晶体管的电性容易受到破坏，从而导致GOA电路不能正常工作。
发明内容
本申请实施例的目的在于提供一种GOA电路及显示面板，能够解决现有的GOA电路由于晶体管长时间工作，晶体管的电性容易受到破坏，从而导致GOA电路不能正常工作的技术问题。
本申请实施例提供一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：节点控制模块、级传模块、上拉模块、下拉模块、下拉维持模块以及自举电容；
所述节点控制模块接入上一级扫描信号以及上一级级传信号，并电性连接于第一节点，用于根据所述上一级扫描信号以及所述上一级级传信号控制所述第一节点的电位；
所述级传模块接入第一本级时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述上拉模块接入所述第一本级时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级扫描信号以及参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级扫描信号的控制下将所述第一节点的电位以及所述本级扫描信号下拉至所述参考低电平信号的电位；
所述下拉维持模块接入第二本级时钟信号、所述第一本级时钟信号、所述本级级传信号以及所述参考低电平信号，并电性连接于所述第一节点，用于根据所述第一本级时钟信号、所述第二本级时钟信号、所述本级级传信号以及所述参考低电平信号维持所述第一节点的电位，并去除所述下拉维持模块残存的电荷；
所述自举电容的第一端电性连接于所述第一节点，所述自举电容的第二端电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述节点控制模块包括第一晶体管；
所述第一晶体管的栅极电性连接于所述上一级扫描信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极电性连接于所述第一节点。
在本申请所述的GOA电路中，所述级传模块包括第二晶体管；
所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极电性连接于所述第一本级时钟信号，所述第二晶体管的漏极电性连接于所述本级级传信号。
在本申请所述的GOA电路中，所述上拉模块包括第三晶体管；
所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极电性连接于所述第一本级时钟信号，所述第三晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述下拉模块包括第四晶体管以及第五晶体管；
所述第四晶体管的栅极以及所述第五晶体管的栅极均电性连接于所述下一级扫描信号，所述第四晶体管的源极以及所述第五晶体管的源极均电性连接于所述参考低电平信号，所述第四晶体管的漏极电性连接于所述第一节点，所述第五晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
所述第六晶体管的栅极、所述第六晶体管的源极、所述第七晶体管的源极以及所述第十一晶体管的栅极均电性连接于所述第一本级时钟信号，所述第六晶体管的漏极、所述第七晶体管的栅极、所述第九晶体管的漏极以及所述第十二晶体管的漏极均电性连接于第二节点，所述第七晶体管的漏极、所述第八晶体管的漏极、所述第十晶体管的栅极极以及所述第十一晶体管的漏极均电性连接于第三节点，所述第八晶体管的栅极以及所述第九晶体管的栅极均电性连接于所述本级级传信号，所述第八晶体管的源极、所述第九晶体管的源极、所述第十晶体管的源极、所述第十一晶体管的源极以及所述第十二晶体管的源极均电性连接于所述参考低电平信号，所述第十晶体管的漏极电性连接于所述第一节点，所述第十二晶体管的栅极电性连接于所述第二本级时钟信号。
在本申请所述的GOA电路中，所述第一本级时钟信号的相位与所述第二本级时钟信号的相位相反。
在本申请所述的GOA电路中，所述第一本级时钟信号以及所述第二本级时钟信号均由外部时序器提供。
在本申请所述的GOA电路中，所述参考低电平信号由直流电源提供。
本申请实施例还提供一种显示面板，包括以上所述的GOA电路。
本申请实施例提供的GOA电路及显示面板，在下拉维持模块中增加第十一晶体管以及第十二晶体管，从而可以通过第十一晶体管以及第十二晶体管去除第二节点以及第三节点残存的电荷，进而提高GOA电路的稳定性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的GOA电路的结构示意图；
图2为本申请实施例提供的GOA电路中一GOA单元的电路示意图；
图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图；以及
图4为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管均为N型晶体管或P型晶体管，其中，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止；P型晶体管为在栅极为低电平时导通，在栅极为高电平时截止。
请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路10包括多级级联的GOA单元20。每一级GOA单元20均用于输出一扫描信号以及一级传信号。其中，当该GOA电路10工作时，第一级GOA单元20接入起始信号STV，随后，第四级GOA单元20、第七级GOA单元20，……，最后一级GOA单元20依次级传启动。
进一步的，请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的电路示意图。如图2所示，该GOA单元20包括：节点控制模块101、级传模块102、上拉模块103、下拉模块104、下拉维持模块105以及自举电容Cbt。
其中，节点控制模块101接入上一级扫描信号G(n-3)以及上一级级传信号ST(n-3)，并电性连接于第一节点Q(n)，用于根据上一级扫描信号G(n-3)以及上一级级传信号ST(n-3)控制第一节点Q(n)的电位。
其中，级传模块102接入第一本级时钟信号CK1，并电性连接于第一节点Q(n)，用于在第一节点Q(n)的电位控制下输出本级级传信号ST(n)。
其中，上拉模块103接入第一本级时钟信号CK1，并电性连接于第一节点Q(n)，用于在第一节点Q(n)的电位控制下输出本级扫描信号G(n)。
其中，下拉模块104接入下一级扫描信号G(n+3)以及参考低电平信号VSS，并电性连接于第一节点Q(n)以及本级扫描信号G(n)，用于在下一级扫描信号G(n+3)的控制下将第一节点Q(n)的电位以及本级扫描信号G(n)下拉至参考低电平信号VSS的电位。
其中，下拉维持模块105接入第二本级时钟信号CK2、第一本级时钟信号CK1、本级级传信号ST(n)以及参考低电平信号VSS，并电性连接于第一节点Q(n)，用于根据第一本级时钟信号CK1、第二本级时钟信号CK2、本级级传信号ST(n)以及参考低电平信号VSS维持第一节点Q(n)的电位，并去除下拉维持模块105残存的电荷。
其中，自举电容Cbt的第一端电性连接于第一节点Q(n)，自举电容Cbt的第二端电性连接于本级扫描信号G(n)。
在一些实施例中，节点控制模块101包括第一晶体管T1；第一晶体管T1的栅极电性连接于上一级扫描信号G(n-3)，第一晶体管T1的源极电性连接于上一级级传信号ST(n-3)，第一晶体管T1的漏极电性连接于第一节点Q(n)。
在一些实施例中，级传模块102包括第二晶体管T2；第二晶体管T2的栅极电性连接于第一节点Q(n)，第二晶体管T2的源极电性连接于第一本级时钟信号CK1，第二晶体管T2的漏极电性连接于本级级传信号ST(n)。
在一些实施例中，上拉模块103包括第三晶体管T3；第三晶体管T3的栅极电性连接于第一节点Q(n)，第三晶体管T3的源极电性连接于第一本级时钟信号CK1，第三晶体管T3的漏极电性连接于本级扫描信号G(n)。
在一些实施例中，下拉模块104包括第四晶体管T4以及第五晶体管T5；第四晶体管T4的栅极以及第五晶体管T5的栅极均电性连接于下一级扫描信号G(n+3)，第四晶体管T4的源极以及第五晶体管T5的源极均电性连接于参考低电平信号VSS，第四晶体管T4的漏极电性连接于第一节点Q(n)，第五晶体管T5的漏极电性连接于本级扫描信号G(n)。
在一些实施例中，下拉维持模块105包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11以及第十二晶体管T12；
第六晶体管T6的栅极、第六晶体管T6的源极、第七晶体管T7的源极以及第十一晶体管T11的栅极均电性连接于第一本级时钟信号CK1，第六晶体管T6的漏极、第七晶体管T7的栅极、第九晶体管T9的漏极以及第十二晶体管T12的漏极均电性连接于第二节点a，第七晶体管T7的漏极、第八晶体管T8的漏极、第十晶体管T10的栅极极以及第十一晶体管T11的漏极均电性连接于第三节点b，第八晶体管T8的栅极以及第九晶体管T9的栅极均电性连接于本级级传信号ST(n)，第八晶体管T8的源极、第九晶体管T9的源极、第十晶体管T10的源极、第十一晶体管T11的源极以及第十二晶体管T12的源极均电性连接于参考低电平信号VSS，第十晶体管T10的漏极电性连接于第一节点Q(n)，第十二晶体管T12的栅极电性连接于第二本级时钟信号CK2。
进一步的，本申请实施例提供的GOA电路，第一本级时钟信号CK1的相位与第二本级时钟信号CK2的相位相反。第一本级时钟信号CK1以及第二本级时钟信号CK2均由外部时序器提供。参考低电平信号VSS由直流电源提供。
具体的，请结合图2、图3，图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图。当上一级级传信号ST(n-3)为高电平，上一级扫描信号G(n-3)为高电平时，第一晶体管T1导通，上一级级传信号ST(n-3)通过第一晶体管T1T1给自举电容Cbt充电，使得第一节点Q(n)的电位上升到一较高的电位。
随后，上一级扫描信号G(n-3)转为低电平，第一晶体管T1关闭，第一节点Q(n)的电位通过自举电容Cbt维持一较高的电位。同时，第一本级时钟信号CK1的电位转为高电位，第一本级时钟信号CK1通过第二晶体管T2继续给自举电容Cbt充电，使得第一节点Q(n)的电位达到一更高的电位，本级扫描信号G(n)和本级级传信号ST(n)也转为高电位。
接着，当下一级扫描信号G(n+3)转为高电平时，第四晶体管T4和第五晶体管T5打开，参考低电平信号VSS将第一节点Q(n)Q(n)的电位以及本级扫描信号G(n)拉低。
最后，由于本级级传信号ST(n)的电位转为低电位，使得第八晶体管T8和第九晶体管T9关闭，同时，第一本级时钟信号CK1的电位为高电位，使得第六晶体管T6和第七晶体管T7打开，第一本级时钟信号CK1传至第三节点b，使得第十晶体管T10打开，参考低电平信号VSS维持第一节点Q(n)的电位至参考低电平信号VSS的电位，进而维持本级扫描信号G(n)的电位。
特别的，本申请实施例通过在下拉维持模块105中增加第十一晶体管T11以及第十二晶体管T12，从而可以通过第十一晶体管T11以及第十二晶体管T12去除第二节点a以及第三节点b残存的电荷，进而提高GOA电路的稳定性。
可以理解的，本级时钟信号在一个帧显示画面里，只有一个时间段处于高电位，而第一本级时钟信号CK1则有多个时间段处于高电位。因此，若本申请没有在下拉维持模块105中新增第十一晶体管T11和第二十二晶体管，则下拉维持模块105会有以下三种情况：1)当第一本级时钟信号CK1与本级级传信号ST(n)都是高电位的时候，第六晶体管T6、第七晶体管T7、第八晶体管T8以及第九晶体管T9均打开，此时第三节点b输出高电位；2)当本级级传信号ST(n)为低电位时，若第一本级时钟信号CK1高电位，第八晶体管T8与第九晶体管T9均关闭，而第六晶体管T6以及第七晶体管T7的栅极端与源极端均为高电位，且由于第八晶体管T8与第九晶体管T9均关闭，使得第三节点b的电荷没处释放，会加速第七晶体管T7的阈值电压偏移；3)当本级级传信号ST(n)仍为低电位，若第一本级时钟信号CK1也为低电位，第八晶体管T8以及第九晶体管T9仍然关闭，由于第六晶体管T6的源极端与漏极端连接，使得第二节点a的低电位不够低，即第七晶体管T7处于微微打开状态，则第一本级时钟信号CK1的低电位会通过第七晶体管T7使得第三节点b的电位降低，这意味着第三节点b不能维持很高的电位，这样会影响第十晶体管T10的打开状态，从而影响第一节点Q(n)的电位，进而影响本级扫描信号G(n)的输出，且此时第二节点a没有通路的原因，使得第二节点a处电荷残存，这样会加速第六晶体管T6以及第七晶体管T7的阈值电压偏移。
基于此，本申请实施例在第三节点b处引入第十一晶体管T11以及在第二节点a处引入第十二晶体管T12。1)当第一本级时钟信号CK1与本级级传辛哈都是高电位的时候，第二本级时钟信号CK2为低电位，第十二晶体管T12关闭，第二节点a维持其高电位，而第十一晶体管T11的栅极端为第一本级时钟信号CK1，第一十一晶体管打开，则第三节点b进一步被第十一晶体管T11拉到参考低电平信号VSS的电位；2)当本级级传信号ST(n)为低电位时，若第一本级时钟信号CK1为高电位，则第二本级时钟信号CK2为低电位，这种情况下，第八晶体管T8、第九晶体管T9以及第十二晶体管T12均关闭，第六晶体管T6、第七晶体管T7以及第十一晶体管T11均打开，第七晶体管T7与第十一晶体管T11通过配比，使得第二节点a仍然输出高电位，但是第七晶体管T7与第十一晶体管T11通路的关系，可以使得第三节点b的电荷进行释放，有效避免第三节点b残存大量电荷，从而有效减缓第三节点b残存的大电荷对晶体管的电性造成的伤害；3)当本级级传信号ST(n)仍为低电位，第一本级时钟信号CK1也为低电位，则第二本级时钟信号CK2为高电位，第八晶体管T8、第九晶体管T9以及第十一晶体管T11均关闭，第十二晶体管T12打开，由于第六晶体管T6的栅极端与源极端连接，即第一本级时钟信号CK1变为低电位时，通过第六晶体管T6传到第二节点a的低电位不够低，能够使得第七晶体管T7微微打开，但是由于此时第十二晶体管T12打开，可以迅速使得第二节点a降到很低的电位，这意味着，第二节点a的电位很低，能够将第七晶体管T7锁得很死，这样第三节点b的高电位能够持续维持在很高的水准，这样第十晶体挂能够打开得很好，第一节点Q(n)可以很好的维持正常的波形，另一方面，由于第十二晶体管T12处于打开状态，可以帮助第二节点a的残存电荷通过第十二晶体管T12流到参考低电平信号VSS，有效避免第二节点a残存大量电荷，从而有效减缓第二节点a残存的大电荷对晶体管的电性造成的伤害。
请参阅图4，图4为本申请实施例提供的显示面板的结构示意图。如图4所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路10的结构和原理类似，这里不再赘述。
以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种GOA电路，其特征在于，包括：多级级联的GOA单元，每一级GOA单元均包括：节点控制模块、级传模块、上拉模块、下拉模块、下拉维持模块以及自举电容；
所述节点控制模块接入上一级扫描信号以及上一级级传信号，并电性连接于第一节点，用于根据所述上一级扫描信号以及所述上一级级传信号控制所述第一节点的电位；
所述级传模块接入第一本级时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述上拉模块接入所述第一本级时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级扫描信号以及参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级扫描信号的控制下将所述第一节点的电位以及所述本级扫描信号下拉至所述参考低电平信号的电位；
所述下拉维持模块接入第二本级时钟信号、所述第一本级时钟信号、所述本级级传信号以及所述参考低电平信号，并电性连接于所述第一节点，用于根据所述第一本级时钟信号、所述第二本级时钟信号、所述本级级传信号以及所述参考低电平信号维持所述第一节点的电位，并去除所述下拉维持模块残存的电荷；
所述自举电容的第一端电性连接于所述第一节点，所述自举电容的第二端电性连接于所述本级扫描信号；
所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
所述第六晶体管的栅极、所述第六晶体管的源极、所述第七晶体管的源极以及所述第十一晶体管的栅极均电性连接于所述第一本级时钟信号，所述第六晶体管的漏极、所述第七晶体管的栅极、所述第九晶体管的漏极以及所述第十二晶体管的漏极均电性连接于第二节点，所述第七晶体管的漏极、所述第八晶体管的漏极、所述第十晶体管的栅极以及所述第十一晶体管的漏极均电性连接于第三节点，所述第八晶体管的栅极以及所述第九晶体管的栅极均电性连接于所述本级级传信号，所述第八晶体管的源极、所述第九晶体管的源极、所述第十晶体管的源极、所述第十一晶体管的源极以及所述第十二晶体管的源极均电性连接于所述参考低电平信号，所述第十晶体管的漏极电性连接于所述第一节点，所述第十二晶体管的栅极电性连接于所述第二本级时钟信号。
2.根据权利要求1所述的GOA电路，其特征在于，所述节点控制模块包括第一晶体管；
所述第一晶体管的栅极电性连接于所述上一级扫描信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极电性连接于所述第一节点。
3.根据权利要求1所述的GOA电路，其特征在于，所述级传模块包括第二晶体管；
所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极电性连接于所述第一本级时钟信号，所述第二晶体管的漏极电性连接于所述本级级传信号。
4.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第三晶体管；
所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极电性连接于所述第一本级时钟信号，所述第三晶体管的漏极电性连接于所述本级扫描信号。
5.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第四晶体管以及第五晶体管；
所述第四晶体管的栅极以及所述第五晶体管的栅极均电性连接于所述下一级扫描信号，所述第四晶体管的源极以及所述第五晶体管的源极均电性连接于所述参考低电平信号，所述第四晶体管的漏极电性连接于所述第一节点，所述第五晶体管的漏极电性连接于所述本级扫描信号。
6.根据权利要求1-5任一项所述的GOA电路，其特征在于，所述第一本级时钟信号的相位与所述第二本级时钟信号的相位相反。
7.根据权利要求1-5任一项所述的GOA电路，其特征在于，所述第一本级时钟信号以及所述第二本级时钟信号均由外部时序器提供。
8.根据权利要求1-5任一项所述的GOA电路，其特征在于，所述参考低电平信号由直流电源提供。
9.一种显示面板，其特征在于，包括权利要求1-8任一项所述的GOA电路。
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