CN119767701B - Igbt器件及其制备方法 - Google Patents

Abstract

本发明提供一种IGBT器件及其制备方法，包括：在衬底的第一面形成第一深度的第一沟槽和第二深度的第二沟槽，第一深度大于第二深度；进行第二导电类型离子注入形成第一、第二底部掺杂区；形成栅氧化层和栅极层；在衬底中形成载流子存储层，使第二底部掺杂区反型以消除第二底部掺杂区，载流子存储层的深度小于第一底部掺杂区顶部的深度，以保留第一底部掺杂区；在衬底中形成体区和有源区，体区的深度小于第二沟槽的深度；在衬底的第一面形成隔离层和金属互连层；在衬底的第二面形成集电极。本发明的IGBT器件在沟槽底部以及侧壁不会产生较大的电场，降低了对沟槽刻蚀工艺的敏感性，可以有效提高IGBT器件在雪崩状态下的稳定性。

Description

IGBT器件及其制备方法

技术领域

本发明属于半导体集成电路设计及制造领域，特别是涉及一种IGBT器件及其制备方法。

背景技术

当前随着电力行业的发展，对起到能量转换的半导体功率器件提出了更多的要求。在很多使用场景中，需要更小的体积、更高的工作温度、更高的效率、更低的能量损耗，因此需要使用的功率器件有更高的结温、更大的功率密度。

现有功率器件通过不断的减小活性区的最小重复周期，提高单位面积内的导电通道，以降低芯片尺寸，提高功率器件的开关速度。这样的方式对于MOSFET型功率器件，会带来栅极的驱动要求增加，需要更强的驱动能力来提供栅极开关过程中所需要的电荷，因此出现了分裂栅型MOSFET。但是对于IGBT这样的功率器件，分裂栅型的栅极结构，带来了工艺成本的快速增大，以及栅极的复杂性对高压器件的栅极可靠性风险。因此IGBT这样的功率器件，在活性区的重复周期减小的情况下，仍然使用常规的沟槽结构为主。对于IGBT而言，这样小尺寸的最小重复周期，对沟槽底部以及侧壁的氧化层质量以及角度提出了非常高的要求，因此容易在遭遇强电场时，发生失效的情况，表现为雪崩负阻的特性。

现有的传统IGBT器件一般采用4~7微米的沟槽深度，沟槽深度越深，对沟槽的侧壁以及底部的工艺控制带来了更大的挑战，因此需要对可靠性风险进行改进。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种IGBT器件及其制备方法，用于解决现有技术中IGBT器件容易发生雪崩负阻效应的问题。

为实现上述目的及其他相关目的，本发明提供一种缓解雪崩负阻现象的IGBT器件的制备方法，制备方法包括：在第一导电类型衬底的第一面形成第一深度的第一沟槽和第二深度的第二沟槽，第一沟槽和第二沟槽间隔排布，第一深度大于第二深度；在第一沟槽底部和第二沟槽底部进行第二导电类型离子注入分别形成第一底部掺杂区和第二底部掺杂区；在第一沟槽和第二沟槽内形成栅氧化层，并填充栅极层；对衬底进行第一导电类型离子注入以在衬底中形成载流子存储层，载流子存储层的掺杂浓度和深度大于第二底部掺杂区的掺杂浓度和深度，使第二底部掺杂区反型以消除第二底部掺杂区，载流子存储层的深度小于第一底部掺杂区顶部的深度，以保留第一底部掺杂区；在衬底中形成体区和有源区，体区的深度小于第二沟槽的深度；在衬底的第一面形成隔离层和金属互连层；在衬底的第二面形成集电极。

可选地，形成第一沟槽和第二沟槽包括：在衬底上形成硬掩模图形，硬掩模图形具有第一宽度的第一窗口和第二宽度的第二窗口，第一宽度大于第二宽度；基于第一窗口和第二窗口刻蚀衬底，以在第一窗口下方形成第一沟槽和在第二窗口下方形成第二沟槽，由于第一宽度大于第二宽度，进行刻蚀工艺后，第一沟槽的第一深度大于第二沟槽的第二深度。

可选地，第一沟槽的宽度为0.3微米~3微米，第二沟槽的宽度为0.2微米~2微米，第一沟槽的第一深度为第二沟槽的第二深度的1.2倍~2倍。

可选地，在第一沟槽和第二沟槽内形成栅氧化层包括：

利用热氧化工艺在第一沟槽和第二沟槽的侧壁生长牺牲氧化层，然后去除牺牲氧化层，以修复第一沟槽和第二沟槽的侧壁；利用热氧化工艺在第一沟槽和第二沟槽的侧壁生长栅氧化层。

可选地，形成载流子存储层包括：进行第一掺杂类型的离子注入，然后进行退火激活以形成载流子存储层，载流子存储层的深度大于第二底部掺杂区的底部深度且载流子存储层的底部与第二底部掺杂区的底部的距离大于0.1微米，载流子存储层的深度小于第一底部掺杂区顶部的深度且载流子存储层的底部与第一底部掺杂区顶部的距离大于0.3微米。

可选地，在衬底的第一面形成隔离层和金属互连层包括：在衬底上形成隔离层，在隔离层和衬底中形成接触孔，接触孔显露有源区和体区；利用离子注入在接触孔的底部形成第二掺杂类型高掺杂浓度的接触区；在接触孔中沉积金属粘结层，然后沉积金属钨以在接触孔中形成钨栓；沉积金属层，并利用光刻工艺和刻蚀工艺形成电路链接层；沉积钝化层，并利用光刻工艺和刻蚀工艺显露出焊盘区域。

可选地，在衬底的第二面形成集电极包括：自衬底的第二面减薄衬底；通过离子注入在衬底的第二面形成场截止层；通过离子注入在衬底的第二面形成集电区；在衬底的第二面形成背金属层，并退火以形成欧姆接触。

可选地，形成第一底部掺杂区的同时，还包括在衬底中形成引出掺杂区，引出掺杂区自衬底的第一面延伸至衬底内部并与第一底部掺杂区连接，引出掺杂区设置于第一沟槽的侧面或端面；在衬底的第一面形成金属互连层时，金属互连层与引出掺杂区连接。

本发明还提供一种IGBT器件，包括：第一导电类型衬底，第一导电类型衬底的第一面形成有第一深度的第一沟槽和第二深度的第二沟槽，第一沟槽和第二沟槽间隔排布，第一深度大于第二深度，第一沟槽和第二沟槽内设置有栅氧化层及填充有栅极层；第二导电类型的第一底部掺杂区和第二底部掺杂区，分别设置在第一沟槽底部和第二沟槽底部；第一导电类型的载流子存储层，设置于衬底中，载流子存储层的掺杂浓度和深度大于第二底部掺杂区的掺杂浓度和深度，使第二底部掺杂区反型以消除第二底部掺杂区，载流子存储层的深度小于第一底部掺杂区顶部的深度，以保留第一底部掺杂区；体区和有源区，设置于衬底中，体区的深度小于第二沟槽的深度；隔离层和金属互连层，设置于衬底的第一面；集电极，设置于衬底的第二面。

可选地，第一沟槽的第一宽度大于第二沟槽的第二宽度，第一沟槽的宽度为0.3微米~3微米，第二沟槽的宽度为0.2微米~2微米，第一沟槽的第一深度为第二沟槽的第二深度的1.2倍~2倍。

可选地，载流子存储层的深度大于第二底部掺杂区的底部深度且载流子存储层的底部与第二底部掺杂区的底部的距离大于0.1微米，载流子存储层的深度小于第一底部掺杂区顶部的深度且载流子存储层的底部与第一底部掺杂区顶部的距离大于0.3微米。

可选地，隔离层和衬底中设置有接触孔，接触孔显露有源区和体区；接触孔的底部设置有第二掺杂类型高掺杂浓度的接触区；接触孔中设置有金属粘结层并填充有钨栓；隔离层上设置有电路链接层；电路链接层上设置有钝化层，钝化层显露有焊盘区域。

可选地，衬底中设置有引出掺杂区，引出掺杂区自衬底的第一面延伸至衬底内部并与第一底部掺杂区连接，引出掺杂区设置于第一沟槽的侧面或端面；引出掺杂区与金属互连层连接。

如上所述，本发明的IGBT器件及其制备方法，具有以下有益效果：

本发明通过设置深度不同间隔排布的第一沟槽和第二沟槽，在较深的第一沟槽底部设置底部掺杂区，可以用于屏蔽栅极的电场峰值，在第一沟槽底部重复排列的底部掺杂区，也可以同时降低第二沟槽底部的电场。因此，本发明的IGBT器件的正面结构，在沟槽底部以及侧壁不会产生较大的电场，降低了对沟槽刻蚀工艺的敏感性，可以有效提高IGBT器件在雪崩状态下的稳定性。

本发明利用了沟槽刻蚀时，一方面利用了不同宽度带来沟槽深度的差异，以大大降低不同深度沟槽的制备成本，另一方面，利用载流子存储层消除较浅的第二沟槽底部的底部掺杂区的工艺，可以有效屏蔽IGBT在发射极和集电极在沟槽栅极底部的电场，同时在版图布局时，通过合理的设置第一沟槽与第二沟槽的比例，可以有效调整栅极的电荷。

本发明的IGBT器件中，第一沟槽和第二沟槽均可以是活性沟槽或非活性沟槽，在方便调整器件的栅极电荷的同时，仍然可以保持非常小的最小重复周期。

附图说明

所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于说明本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例。

图1~图10显示为本发明实施例的IGBT器件的制备方法各步骤所呈现的结构示意图，其中，图9和图10分别显示为本发明实施例的IGBT器件的截面结构示意图和立体结构示意图。

元件标号说明：101衬底、102硬掩模图形、103光阻图形、104第一窗口、105第二窗口、106第一沟槽、107第二沟槽、108第一底部掺杂区、109第二底部掺杂区、110栅氧化层、111栅极层、112载流子存储层、113体区、114有源区、115隔离层、116接触孔、117钨栓、118金属互连层、119钝化层、120集电极、121引出掺杂区。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤或组件的存在或附加。

针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征 “之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1~图10所示，本实施例提供一种缓解雪崩负阻现象的IGBT器件的制备方法，制备方法包括以下步骤：

如图1~图2所示，首先进行步骤1），在第一导电类型衬底101的第一面形成第一深度的第一沟槽106和第二深度的第二沟槽107，第一沟槽106和第二沟槽107间隔排布，第一深度大于第二深度。

衬底101采用第一导电类型（如N型或P型）的半导体衬底，材料包括但不限于：单晶硅衬底、碳化硅（SiC）衬底等，例如，在本实施例中，第一导电类型衬底为N型导电的单晶硅衬底，其晶向可以为<100>或<111>，电阻率可以为0.1Ω·cm ~10Ω·cm。

在一个实施例中，形成第一沟槽106和第二沟槽107包括：

a）基于光阻图形103在衬底101上形成硬掩模图形102，硬掩模图形102具有第一宽度的第一窗口104和第二宽度的第二窗口105，第一宽度大于第二宽度；硬掩模图形102的材质可以为氮化硅（Si₃N₄）、氧化硅（SiO₂）或多层堆叠（如SiO₂/Si₃N₄）等。

通过光刻工艺和刻蚀工艺在硬掩模层中形成第一窗口104，第一窗口104的宽度为0.3微米~3微米，具体可选0.5微米、1.2微米、2.0微米等，第二窗口105的宽度可以为0.2微米~2微米，具体可选0.3微米、0.8微米、1.5微米等。

b）基于第一窗口104和第二窗口105刻蚀衬底101，以在第一窗口104下方形成第一沟槽106和在第二窗口105下方形成第二沟槽107，由于第一宽度大于第二宽度，进行刻蚀工艺后，第一沟槽106的第一深度大于第二沟槽107的第二深度。例如，可以采用反应离子刻蚀（RIE）或电感耦合等离子体（ICP）刻蚀衬底101，刻蚀气体组合可以为Cl₂/HBr/O₂（体积比例如为1:2:0.5）或SF₆/C₄F₈（配比例如为3:1）等。

在一个实施例中，第一沟槽106的宽度为0.3微米~3微米，具体可选0.5微米、1.2微米、2.0微米等，第二沟槽107的宽度为0.2微米~2微米，具体可选0.3微米、0.8微米、1.5微米等。

在一个实施例中，第一沟槽106的第一深度为第二沟槽107的第二深度的1.2倍~2倍，例如可以为1.5倍、1.8倍。

本发明通过不同窗口宽度实现不同的沟槽深度差异，通过一次光刻和刻蚀步骤完成不同深度沟槽的刻蚀，可以有效提高工艺效率及降低工艺成本。

如图3所示，然后进行步骤2），在第一沟槽106底部和第二沟槽107底部进行第二导电类型离子注入分别形成第一底部掺杂区108和第二底部掺杂区109。通过控制底部掺杂区可以调控电场分布，降低沟槽底部电场峰值。

在一个实施例中，第二导电类型可以为P型导电类型。注入元素例如可以为硼（B），注入能量可以为30~200keV，剂量可以为5e12~1e14 cm^-2，形成深度0.5微米~2微米（如0.8微米、1.5微米等）。然后进行快速热退火（RTA）激活，退火温度可以为900~1100℃，退火时间可以为10~120秒。

如图4所示，然后进行步骤3），在第一沟槽106和第二沟槽107内形成栅氧化层110，并填充栅极层111。

在一个实施例中，在第一沟槽106和第二沟槽107内形成栅氧化层110包括：

a）利用热氧化工艺在第一沟槽106和第二沟槽107的侧壁生长牺牲氧化层（生长温度例如为800~950℃，时间为10~60分钟），厚度为100埃~500埃，然后去除牺牲氧化层，例如可以通过湿法腐蚀（稀释HF溶液）去除牺牲氧化层，以修复第一沟槽106和第二沟槽107的侧壁的刻蚀损伤；

b）利用热氧化工艺在第一沟槽106和第二沟槽107的侧壁生长栅氧化层110。例如，热氧化的温度可以为900~1050℃，时间可以为30~180分钟，栅氧化层110的厚度例如为500埃~2000埃，具体如800埃、1200埃、1500埃等。

栅极层111可以为掺杂多晶硅、金属或金属硅化物。可以通过低压化学气相沉积（LPCVD）或溅射（PVD），填充后通过化学机械抛光（CMP）平坦化，以形成最终的栅极层111。

如图5所示，接着进行步骤4），对衬底101进行第一导电类型离子注入以在衬底101中形成载流子存储层112，载流子存储层112的掺杂浓度和深度大于第二底部掺杂区109的掺杂浓度和深度，使第二底部掺杂区109反型以消除第二底部掺杂区109，载流子存储层112的深度小于第一底部掺杂区108顶部的深度，以保留第一底部掺杂区108。

在一个实施例中，形成载流子存储层112包括：进行第一掺杂类型的离子注入，然后进行退火激活以形成载流子存储层112，载流子存储层112的深度大于第二底部掺杂区109的底部深度且载流子存储层112的底部与第二底部掺杂区109的底部的距离大于0.1微米，载流子存储层112的深度小于第一底部掺杂区108顶部的深度且载流子存储层112的底部与第一底部掺杂区108顶部的距离大于0.3微米。

在一个实施例中，载流子存储层112的注入能量可以为200~600keV，剂量可以为1e13~1e15 cm^-2（如5e13 cm^-2、3e14 cm^-2），然后进行RTA 退火，温度例如为1000~1150℃，时间例如为10~60秒。载流子存储层112的深度大于第二底部掺杂区109底部深度，优选间距大于或等于0.1微米（如0.15微米、0.2微米）。载流子存储层112的深度小于第一底部掺杂区108顶部深度，且优选间距大于或等于0.3微米（如0.35微米、0.4微米）。本发明通过高浓度载流子存储层112使第二底部掺杂区109反型消除，同时保留第一底部掺杂区108以屏蔽电场。

如图6所示，然后进行步骤5），在衬底101中形成体区113和有源区114，体区113的深度小于第二沟槽107的深度。

在一个实施例中，体区113为第二导电类型（P型），其掺杂离子可以为硼，深度例如可以为0.5~2微米（如1.0微米、1.5微米），其深度需于第二沟槽107深度。

有源区114为第一导电类型（N型），其掺杂离子可以为磷或砷。具体地，可以在衬底101表面进行光刻机旋涂，通过光刻工艺将定义出有源区114图形，然后再通过离子注入形成有源区114。

如图7~图8所示，接着进行步骤6），在衬底101的第一面形成隔离层115和金属互连层118。

在一个实施例中，在衬底101的第一面形成隔离层115和金属互连层118包括：在衬底101上形成隔离层115（可以为氧化硅或氮化硅或叠层等），在隔离层115和衬底101中形成接触孔116，接触孔116显露有源区114和体区113；利用离子注入在接触孔116的底部形成第二掺杂类型高掺杂浓度的接触区；在接触孔116中沉积金属粘结层（如钛/氮化钛等），然后沉积金属钨以在接触孔116中形成钨栓117；沉积金属层（如铜活铝等），并利用光刻工艺和刻蚀工艺形成电路链接层；沉积钝化层119（如氧化硅、氮化硅或聚酰亚胺等），并利用光刻工艺和刻蚀工艺显露出焊盘区域。

如图9~图10所示，最后进行步骤7），在衬底101的第二面形成集电极120。

在一个实施例中，在衬底101的第二面形成集电极120包括：自衬底101的第二面减薄衬底101，如可以通过研磨或化学机械抛光（CMP）减薄衬底101；通过离子注入在衬底101的第二面形成场截止层；通过离子注入在衬底101的第二面形成集电区；在衬底101的第二面形成背金属层，并退火以形成欧姆接触，背金属层的材料例如为Al/Ti/Ni/Ag多层结构，厚度1~5微米，退火（如400~600℃，时间10~30分钟）后与集电区形成欧姆接触。

如图10所示，在一个实施例中，形成第一底部掺杂区108的同时，还包括在衬底101中形成引出掺杂区121，引出掺杂区121自衬底101的第一面延伸至衬底101内部并与第一底部掺杂区108连接，引出掺杂区121设置于第一沟槽106的侧面或端面；在衬底101的第一面形成金属互连层118时，金属互连层118与引出掺杂区121连接。本发明在版图布局时，通过控制间隔的分布，可以使第一底部掺杂区108通过引出掺杂区121与金属互连层118短接，从而防止第一底部掺杂区108浮空时带来的栅极失控。

如图9~图10所示，本实施例还提供一种IGBT器件，该IGBT器件可以通过如上实施例所述的制备方法制备，IGBT器件包括：第一导电类型衬底101，第一导电类型衬底101的第一面形成有第一深度的第一沟槽106和第二深度的第二沟槽107，第一沟槽106和第二沟槽107间隔排布，第一深度大于第二深度，第一沟槽106和第二沟槽107内设置有栅氧化层110及填充有栅极层111；第二导电类型的第一底部掺杂区108和第二底部掺杂区109，分别设置在第一沟槽106底部和第二沟槽107底部；第一导电类型的载流子存储层112，设置于衬底101中，载流子存储层112的掺杂浓度和深度大于第二底部掺杂区109的掺杂浓度和深度，使第二底部掺杂区109反型以消除第二底部掺杂区109，载流子存储层112的深度小于第一底部掺杂区108顶部的深度，以保留第一底部掺杂区108；体区113和有源区114，设置于衬底101中，体区113的深度小于第二沟槽107的深度；隔离层115和金属互连层118，设置于衬底101的第一面；集电极120，设置于衬底101的第二面。

在一个实施例中，第一沟槽106的第一宽度大于第二沟槽107的第二宽度，第一沟槽106的宽度为0.3微米~3微米，第二沟槽107的宽度为0.2微米~2微米，第一沟槽106的第一深度为第二沟槽107的第二深度的1.2倍~2倍。

在一个实施例中，载流子存储层112的深度大于第二底部掺杂区109的底部深度且载流子存储层112的底部与第二底部掺杂区109的底部的距离大于0.1微米，载流子存储层112的深度小于第一底部掺杂区108顶部的深度且载流子存储层112的底部与第一底部掺杂区108顶部的距离大于0.3微米。

在一个实施例中，隔离层115和衬底101中设置有接触孔116，接触孔116显露有源区114和体区113；接触孔116的底部设置有第二掺杂类型高掺杂浓度的接触区；接触孔116中设置有金属粘结层并填充有钨栓117；隔离层115上设置有电路链接层；电路链接层上设置有钝化层119，钝化层119显露有焊盘区域。

在一个实施例中，衬底101中设置有引出掺杂区121，引出掺杂区121自衬底101的第一面延伸至衬底101内部并与第一底部掺杂区108连接，引出掺杂区121设置于第一沟槽106的侧面或端面；引出掺杂区121与金属互连层118连接。

如上所述，本发明的IGBT器件及其制备方法，具有以下有益效果：

本发明通过设置深度不同间隔排布的第一沟槽106和第二沟槽107，在较深的第一沟槽106底部设置底部掺杂区，可以用于屏蔽栅极的电场峰值，在第一沟槽106底部重复排列的底部掺杂区，也可以同时降低第二沟槽107底部的电场。因此，本发明的IGBT器件的正面结构，在沟槽底部以及侧壁不会产生较大的电场，降低了对沟槽刻蚀工艺的敏感性，可以有效提高IGBT器件在雪崩状态下的稳定性。

本发明利用了沟槽刻蚀时，一方面利用了不同宽度带来沟槽深度的差异，以大大降低不同深度沟槽的制备成本，另一方面，利用载流子存储层112消除较浅的第二沟槽107底部的底部掺杂区的工艺，可以有效屏蔽IGBT在发射极和集电极120在沟槽栅极底部的电场，同时在版图布局时，通过合理的设置第一沟槽106与第二沟槽107的比例，可以有效调整栅极的电荷。

本发明的IGBT器件中，第一沟槽106和第二沟槽107均可以是活性沟槽或非活性沟槽，在方便调整器件的栅极电荷的同时，仍然可以保持非常小的最小重复周期。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种IGBT器件的制备方法，其特征在于，所述制备方法包括：

在第一导电类型衬底的第一面形成第一深度的第一沟槽和第二深度的第二沟槽，所述第一沟槽和所述第二沟槽间隔排布，所述第一深度大于所述第二深度；

在所述第一沟槽底部和所述第二沟槽底部进行第二导电类型离子注入分别形成第一底部掺杂区和第二底部掺杂区；

在所述第一沟槽和所述第二沟槽内形成栅氧化层，并填充栅极层；

对所述衬底进行第一导电类型离子注入以在所述衬底中形成载流子存储层，所述载流子存储层的掺杂浓度和深度大于所述第二底部掺杂区的掺杂浓度和深度，使所述第二底部掺杂区反型以消除所述第二底部掺杂区，所述载流子存储层的深度小于所述第一底部掺杂区顶部的深度，以保留所述第一底部掺杂区；

在所述衬底中形成体区和有源区，所述体区的深度小于所述第二沟槽的深度；

在所述衬底的第一面形成隔离层和金属互连层；

在所述衬底的第二面形成集电极。

2.根据权利要求1所述的IGBT器件的制备方法，其特征在于：形成第一沟槽和第二沟槽包括：

在所述衬底上形成硬掩模图形，所述硬掩模图形具有第一宽度的第一窗口和第二宽度的第二窗口，所述第一宽度大于所述第二宽度；

基于所述第一窗口和所述第二窗口刻蚀所述衬底，以在第一窗口下方形成第一沟槽和在第二窗口下方形成第二沟槽，由于所述第一宽度大于所述第二宽度，进行刻蚀工艺后，所述第一沟槽的第一深度大于所述第二沟槽的第二深度。

3.根据权利要求1所述的IGBT器件的制备方法，其特征在于：所述第一沟槽的宽度为0.3微米~3微米，所述第二沟槽的宽度为0.2微米~2微米，所述第一沟槽的第一深度为所述第二沟槽的第二深度的1.2倍~2倍。

4.根据权利要求1所述的IGBT器件的制备方法，其特征在于：在所述第一沟槽和所述第二沟槽内形成栅氧化层包括：

利用热氧化工艺在第一沟槽和第二沟槽的侧壁生长牺牲氧化层，然后去除所述牺牲氧化层，以修复第一沟槽和第二沟槽的侧壁；

利用热氧化工艺在第一沟槽和第二沟槽的侧壁生长栅氧化层。

5.根据权利要求1所述的IGBT器件的制备方法，其特征在于：形成载流子存储层包括：进行第一掺杂类型的离子注入，然后进行退火激活以形成载流子存储层，所述载流子存储层的深度大于所述第二底部掺杂区的底部深度且所述载流子存储层的底部与所述第二底部掺杂区的底部的距离大于0.1微米，所述载流子存储层的深度小于所述第一底部掺杂区顶部的深度且所述载流子存储层的底部与所述第一底部掺杂区顶部的距离大于0.3微米。

6.根据权利要求1所述的IGBT器件的制备方法，其特征在于：在所述衬底的第一面形成隔离层和金属互连层包括：

在所述衬底上形成隔离层，在所述隔离层和所述衬底中形成接触孔，所述接触孔显露所述有源区和所述体区；

利用离子注入在所述接触孔的底部形成第二掺杂类型高掺杂浓度的接触区；

在所述接触孔中沉积金属粘结层，然后沉积金属钨以在所述接触孔中形成钨栓；

沉积金属层，并利用光刻工艺和刻蚀工艺形成电路链接层；

沉积钝化层，并利用光刻工艺和刻蚀工艺显露出焊盘区域。

7.根据权利要求1所述的IGBT器件的制备方法，其特征在于，在所述衬底的第二面形成集电极包括：

自所述衬底的第二面减薄所述衬底；

通过离子注入在所述衬底的第二面形成场截止层；

通过离子注入在所述衬底的第二面形成集电区；

在所述衬底的第二面形成背金属层，并退火以形成欧姆接触。

8.根据权利要求1所述的IGBT器件的制备方法，其特征在于：

形成第一底部掺杂区的同时，还包括在所述衬底中形成引出掺杂区，所述引出掺杂区自所述衬底的第一面延伸至所述衬底内部并与所述第一底部掺杂区连接，所述引出掺杂区设置于所述第一沟槽的侧面或端面；

在所述衬底的第一面形成金属互连层时，所述金属互连层与所述引出掺杂区连接。

9.一种IGBT器件，其特征在于，包括：

第一导电类型衬底，所述第一导电类型衬底的第一面形成有第一深度的第一沟槽和第二深度的第二沟槽，所述第一沟槽和所述第二沟槽间隔排布，所述第一深度大于所述第二深度，所述第一沟槽和所述第二沟槽内设置有栅氧化层及填充有栅极层；

第二导电类型的第一底部掺杂区和第二底部掺杂区，分别设置在所述第一沟槽底部和所述第二沟槽底部；

第一导电类型的载流子存储层，设置于所述衬底中，所述载流子存储层的掺杂浓度和深度大于所述第二底部掺杂区的掺杂浓度和深度，使所述第二底部掺杂区反型以消除所述第二底部掺杂区，所述载流子存储层的深度小于所述第一底部掺杂区顶部的深度，以保留所述第一底部掺杂区；

体区和有源区，设置于所述衬底中，所述体区的深度小于所述第二沟槽的深度；

隔离层和金属互连层，设置于所述衬底的第一面；

集电极，设置于所述衬底的第二面。

10.根据权利要求9所述的IGBT器件，其特征在于：所述第一沟槽的第一宽度大于所述第二沟槽的第二宽度，所述第一沟槽的宽度为0.3微米~3微米，所述第二沟槽的宽度为0.2微米~2微米，所述第一沟槽的第一深度为所述第二沟槽的第二深度的1.2倍~2倍。

11.根据权利要求9所述的IGBT器件，其特征在于：所述载流子存储层的深度大于所述第二底部掺杂区的底部深度且所述载流子存储层的底部与所述第二底部掺杂区的底部的距离大于0.1微米，所述载流子存储层的深度小于所述第一底部掺杂区顶部的深度且所述载流子存储层的底部与所述第一底部掺杂区顶部的距离大于0.3微米。

12.根据权利要求9所述的IGBT器件，其特征在于：所述隔离层和所述衬底中设置有接触孔，所述接触孔显露所述有源区和所述体区；所述接触孔的底部设置有第二掺杂类型高掺杂浓度的接触区；所述接触孔中设置有金属粘结层并填充有钨栓；所述隔离层上设置有电路链接层；所述电路链接层上设置有钝化层，所述钝化层显露有焊盘区域。

13.根据权利要求9所述的IGBT器件，其特征在于：所述衬底中设置有引出掺杂区，所述引出掺杂区自所述衬底的第一面延伸至所述衬底内部并与所述第一底部掺杂区连接，所述引出掺杂区设置于所述第一沟槽的侧面或端面；所述引出掺杂区与所述金属互连层连接。