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CN119730371A - 外延区和子鳍区之间的电介质隔离 - Google Patents

外延区和子鳍区之间的电介质隔离 Download PDF

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CN119730371A
CN119730371A CN202411150749.4A CN202411150749A CN119730371A CN 119730371 A CN119730371 A CN 119730371A CN 202411150749 A CN202411150749 A CN 202411150749A CN 119730371 A CN119730371 A CN 119730371A
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R·赵
J·梅塔
褚涛
许国伟
洪挺翔
张凤
张扬
林家庆
林崇勋
A·穆尔蒂
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Abstract

提供了外延区和子鳍区之间的电介质隔离。本文提供了形成集成电路的技术，该集成电路具有形成在源极或漏极区下方的空腔中的电介质材料。空腔可以形成在半导体器件的子鳍部分内。在一个这样的示例中，FET(场效应晶体管)包括围绕半导体材料的鳍或任意数量的纳米线延伸的栅极结构。半导体材料可以在源极和漏极区之间在第一方向上延伸，而栅极结构在半导体材料上在与第一方向基本正交的第二方向上延伸。可以在源极或漏极区下方的凹槽中形成电介质填充物，或者可以在凹槽的侧壁上形成电介质衬垫，以防止源极或漏极区从子鳍的外延生长。然后可以执行从背侧去除半导体子鳍，而不会对源极或漏极区造成损坏。

Description

外延区和子鳍区之间的电介质隔离
背景技术
随着集成电路尺寸的不断缩小，出现了许多挑战。例如，减小互连结构内的存储器和逻辑单元的尺寸正变得越来越困难，减小器件层处的器件间距也是如此。由于各种晶体管元件可能会经历许多不同的制造过程，因此在各种晶体管元件之间维持某一水平的质量可能是一项挑战。因此，关于形成这种半导体器件，仍然存在许多重要的挑战。
附图说明
图1A和1B是根据本公开实施例的集成电路的不同截面视图，该集成电路包括在源极和/或漏极区下方的空腔中的电介质材料。
图1C是根据本公开实施例的图1A和1B的集成电路的平面视图。
图2A和2B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的一个阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图3A和3B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图4A和4B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图5A和5B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图6A和图6B是示出了根据本公开的实施例的用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图7A和7B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图8A和8B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图9A和9B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图10A和10B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图11A和11B是示出了根据本公开的实施例的用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图12A和12B是示出了根据本公开的实施例，用于形成集成电路的第一示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图13A和13B是示出了根据本公开的实施例的用于形成集成电路的第二示例过程中的一个阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图14A和14B是示出了根据本公开的实施例的用于形成集成电路的第二示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图15A和15B是示出了根据本公开的实施例的用于形成集成电路的第二示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图16A和16B是示出了根据本公开的实施例的用于形成集成电路的第二示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图17A和17B是示出了根据本公开的实施例的用于形成集成电路的第二示例过程中的另一阶段的截面视图，该集成电路配置有在源极和/或漏极区下方的空腔中的电介质材料。
图18示出了根据本公开的一些实施例的包含一个或多个半导体管芯的芯片封装的截面视图。
图19是根据本公开的实施例，在源极和/或漏极区下方的空腔中具有电介质材料的半导体器件的制造过程的流程图。
图20示出了根据本公开的实施例的包括如在本文不同描述的一个或多个集成电路的计算系统。
尽管下面的详细描述将参考说明性实施例进行，但是根据本公开，其许多替换、修改和变型将是显而易见的。如将进一步理解的，附图不一定是按比例绘制的，或者不旨在将本公开限制于所示的具体配置。例如，虽然一些附图通常指示完美的直线、直角和光滑表面，但是在给定了所使用的处理装备和技术的真实世界限制的情况下，集成电路结构的实际实现可能具有不太完美的直线、直角(例如，一些特征可能具有锥形侧壁和/或圆角)，并且一些特征可能具有表面拓扑或者以其他方式是不光滑的。
具体实施方式
本文提供了形成集成电路的技术，该集成电路具有形成在源极和/或漏极区下方的空腔中的电介质材料。空腔可以形成在半导体器件的子鳍部分内。该技术可用于任意数量的集成电路应用中，并且对于逻辑和存储器单元特别有用，例如那些使用finFET或全围栅晶体管(例如ribbonFET和纳米线FET)或叉片晶体管(例如纳米片FET)的单元。在一个这样的示例中，FET(场效应晶体管)包括在栅极电介质上具有栅电极的栅极结构。栅极结构围绕半导体材料的鳍或任意数量的纳米线(或纳米带或纳米片，视情况而定)延伸。半导体材料可以在源极和漏极区之间的第一方向上延伸，而栅极结构在半导体材料上在与第一方向基本正交的第二方向上延伸。电介质填充材料可以形成在源极和/或漏极区下方，以防止源极或漏极区从子鳍的任何部分外延生长。在另一个示例中，一个或多个电介质层可以沉积在源极或漏极区下方的空腔内，使得气隙存在于源极和/或漏极区下方，并且被一个或多个沉积的电介质层包围。在任一情况下，可以随后执行从背侧去除半导体子鳍，而不会由于源极或漏极区下方存在电介质材料而对源极或漏极区造成损坏。以这种方式，源极和漏极区与子鳍处理解耦。根据本公开，许多变型和实施例将是显而易见的。
概述
如前面在上文所述，对于集成电路制造，仍然存在许多重要的挑战。更详细地说，随着器件变得更小且封装得更密集，器件的半导体区下方的半导体子鳍可能在源极或漏极区之间形成寄生结，因为源极或漏极区的至少一部分可能邻接子鳍。在某些情况下，经由子鳍上的外延生长，源极或漏极区可能不期望地形成在器件下方的子鳍的暴露部分上。此外，试图从结构的背侧去除子鳍可能损坏源极或漏极区的底侧。在操作中，这些效应例如可能降低晶体管的切换速度并降低整体性能。
因此并且根据本公开的实施例，本文提供了将源极或漏极区与下面的子鳍隔离或以其他方式解耦的技术。该技术可用于例如在用于去除子鳍的背侧蚀刻过程期间保护源极或漏极区和/或消除源极或漏极区与子鳍之间不期望的结形成。在示例中，执行蚀刻过程(例如，反应离子蚀刻(RIE)过程)以去除半导体鳍的部分，并在源极和漏极区将在的位置形成源极/漏极沟槽。蚀刻过程还至少部分地蚀刻到半导体鳍下方的子鳍区中，从而在子鳍区内形成凹槽，凹槽的两侧是电介质填充物。电介质填充物可以充当器件之间的浅沟槽隔离(STI)。在源极/漏极沟槽中形成源极或漏极区之前，可以在子鳍凹槽内形成一种或多种电介质材料。在一个示例中，一种或多种电介质材料基本上填充子鳍凹槽的体积，并且源极或漏极区形成在填充的凹槽上。在另一个示例中，在凹槽内形成一个或多个电介质层以覆盖子鳍的任何暴露部分，并且在一个或多个电介质层上形成源极或漏极区。根据一些实施例，一个或多个电介质层不填充凹槽的体积，使得气隙可以存在于源极或漏极区下方的给定凹槽内。在任何这种情况下，子鳍凹槽内沉积的电介质材料保护源极或漏极区免受各种背侧过程(例如半导体子鳍的背侧去除)的影响。
根据实施例，集成电路包括半导体器件，该半导体器件具有从源极或漏极区在第一方向上延伸的一个或多个半导体主体和在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构、栅极结构下方的电介质层、以及源极或漏极区下方的电介质填充物。电介质填充物的顶表面在电介质层的顶表面上方。
根据另一个实施例，集成电路包括从源极或漏极区在第一方向上延伸的一个或多个半导体主体、在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构、在栅极结构下方的电介质层、以及在源极或漏极区下方的电介质衬垫。电介质衬垫位于电介质层中的空腔内，使得在源极或漏极区的底表面和空腔内的电介质衬垫之间存在气隙。
根据另一实施例，一种形成集成电路的方法包括：形成在衬底上沿第一方向延伸的多层鳍，所述衬底具有与第二材料层交替的第一材料层，以及在交替的材料层下方的子鳍；形成与子鳍相邻的第一电介质层；形成牺牲栅极和在牺牲栅极的侧壁上的间隔物，牺牲栅极在多层鳍上在第二方向延伸，第二方向不同于第一方向；去除与牺牲栅极相邻的多层鳍的暴露部分和多层鳍的暴露部分下面的子鳍的至少一部分，使得在子鳍中形成凹槽；在凹槽内形成电介质材料，使得电介质材料的顶表面在子鳍的顶表面上方；在电介质材料上形成源极或漏极区，并且源极或漏极区耦合到第二材料层的端部；去除牺牲栅极并在第一材料层上形成栅极结构；从集成电路的背侧去除子鳍；以及形成第二电介质层来代替子鳍。另一个示例可以使用体鳍(例如，finFET)而不是多层鳍(例如，ribbonFET)，其中源极或漏极区形成在电介质材料上并耦合到鳍的端部。
该技术可与任何类型的平面或非平面晶体管一起使用，仅举几个示例，包括finFET(有时称为双栅晶体管或三栅晶体管)，或纳米线和纳米带晶体管(有时称为全围栅晶体管)，或叉片晶体管。更一般地，本文描述的技术可以有益于具有经受相对高温度退火(例如，500℃到700℃)的栅极电介质层的任何晶体管架构。源极和漏极区可以是例如在蚀刻和替换源极/漏极形成过程期间沉积的外延区。源区和漏区中的掺杂剂类型将取决于对应晶体管的极性。栅极结构可以用先栅极过程或后栅极过程(有时称为替换金属栅极或RMG过程)或任何其他栅极形成过程来实现。任意数量的半导体材料可以用于形成晶体管，例如IV族材料(例如，硅、锗、硅锗)或III-V族材料(例如，砷化镓、砷化铟镓)。
本文提供的技术和结构的使用可以是使用工具可检测的，仅举几个合适的示例分析工具，所述工具例如电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)；构图映射；x射线晶体学或衍射(XRD)；能量色散x射线光谱学(EDX)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或断层成像；局部电极原子探针(LEAP)技术；3D断层成像；或高分辨率物理或化学分析。例如，在一些示例实施例中，这种工具可以指示在源极或漏极区下方的电介质区的存在，该电介质区不同于任何周围的背侧电介质层(例如，STI)。与背侧电介质层相比，该电介质区可以包括不同的电介质材料，或者在电介质区和背侧电介质层之间可以有可见的接缝。在一些示例中，在源极或漏极区下方的电介质区内可以观察到气隙。
应该容易理解的是，本公开中的“上方”和“上”的含义应该以最广泛的方式解释，使得“上方”和“上”不仅意味着“直接在”某物上，还包括在其间具有中间特征或层的某物上的含义。此外，为了便于描述，本文可以使用空间上相对的术语，例如“下方”、“下面”、“下部”、“上方”、“上部”、“顶部”、“底部”等，来描述一个元件或特征与图中所示的另一个元件或特征的关系。除了图中所描绘的取向之外，空间相对术语旨在涵盖使用或操作中器件的不同取向。装置可以以其他方式取向(旋转90度或其他取向)，并且本文使用的空间相对描述符同样可以被相应地解释。
如本文所用，术语“层”是指包括具有厚度的区的材料部分。单层是由给定材料的单层原子组成的层。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是均匀或非均匀连续结构的区，该层具有的厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。层可以与给定的表面(无论是平坦的还是曲线的)共形，跨整个层具有相对均匀的厚度。
本文所用的“组成不同”或“组成独特”的材料是指具有不同化学组成的两种材料。这种组成差异可以是例如由于元素在一种材料中而不在另一种材料中(例如，SiGe在组成上不同于硅)，或者由于一种材料具有与第二种材料相同的所有元素，但是那些元素中的至少一种在一种材料中相对于另一种材料有意地以不同的浓度提供(例如，具有70原子百分比锗的SiGe在组成上不同于具有25原子百分比锗的SiGe)。除了这种化学组成的多样性之外，材料还可以具有独特的掺杂剂(例如，镓和镁)或者相同的掺杂剂但浓度不同。在再其他实施例中，组成独特的材料还可以指具有不同晶体取向的两种材料。例如，(110)硅在组成上独特于或不同于(100)硅。产生不同取向的堆叠可以通过例如毯式晶片层转移来实现。如果两种材料在元素上不同，那么其中一种材料具有另一种材料中所没有的元素。
架构
图1A是根据本公开的实施例的沿“鳍”方向穿过各种半导体器件截取的截面视图，其示出了在每个半导体器件的源极或漏极区之间延伸的半导体主体。图1B示出了平行于来自图1A的截面并进入页面(或离开页面，视情况而定)的截面视图，使得它远离晶体管的半导体主体，但仍然横跨在半导体主体上延伸的栅极结构。图1C是跨图1A和图1B中描绘的虚线1C-1C截取的相邻半导体器件的俯视截面视图。图1A示出了跨图1C中描绘的虚线1A-1A截取的截面，并且图1B示出了沿图1C中描绘的虚线1B-1B截取的截面。
每个半导体器件可以是例如非平面金属氧化物半导体(MOS)晶体管，例如三栅(例如finFET)或全围栅(GAA)晶体管，尽管其他晶体管拓扑和类型也可以受益于本文提供的技术。本文的示例示出了具有GAA结构的半导体器件(例如，具有在源极和漏极区之间延伸的纳米带、纳米线或纳米片)。其他示例可以具有叉片结构，该叉片结构具有由电介质脊或结构分离的p型器件和n型器件。
每个半导体器件中使用的半导体材料可以由半导体衬底形成。器件的一个或多个半导体区可以包括鳍，该鳍例如可以是衬底固有的(由衬底本身形成)，例如从体硅衬底蚀刻的硅鳍。可替代地，鳍可以由沉积到衬底上的材料形成。在一个这样的示例情况下，SiGe的毯式层可以沉积到硅衬底上，并且然后被图案化和蚀刻以形成从该衬底延伸的多个SiGe鳍。在再其他实施例中，鳍包括交替的材料层(例如，硅和SiGe的交替层)，其促进在栅极形成过程期间形成纳米线和纳米带以及纳米片，其中一种类型的交替层被选择性地蚀刻掉，以便释放沟道区内的另一种类型的交替层，使得然后可以执行全围栅过程或叉片栅极过程。同样，在一些示例中，交替层可以被毯式沉积，并且然后被蚀刻成鳍或沉积成鳍形沟槽。
在一些实施例中，衬底被去除并用由电介质基层102表示的一个或多个背侧电介质层代替。因此，电介质基层102可以表示STI区和任意数量的背侧互连层。根据一些实施例，电介质基层102的电介质层包括任何合适的电介质材料，例如二氧化硅。
每个半导体器件包括一个或多个半导体区(也称为沟道区)，例如在第一方向上在外延源极或漏极区106之间延伸的一个或多个纳米带104。术语纳米带也可以涵盖其他类似的形状，例如纳米线或纳米片。栅极结构108在第二方向(例如，进入和离开页面)上在给定半导体器件的一个或多个半导体区(例如，纳米带104)上延伸，以形成晶体管栅极。
取决于应用和掺杂剂分布，任何源极或漏极区106可以充当源极区或漏极区。任何适于源极和漏极区的半导体材料(例如，IV族和III-V族半导体材料)可以用于任何所示的源极或漏极区106。在任何这种情况下，取决于晶体管的极性，源极或漏极区106的组成和掺杂可以相同或不同。例如，作为p沟道晶体管的任何半导体器件在相关联的源极或漏极区106中具有高浓度的p型掺杂剂，并且作为n沟道晶体管的任何半导体器件在相关联的源极或漏极区106中具有高浓度的n型掺杂剂。示例p型掺杂剂包括硼，并且示例n型掺杂剂包括磷。可以使用任意数量的源极和漏极配置和材料。在一些示例中，n型源极或漏极区包括掺杂有磷的硅，并且p型源极或漏极区包括掺杂有硼的硅锗。
栅极结构108包括栅极电介质和栅电极。栅极电介质表示存在于纳米带104和栅电极之间的任意数量的电介质层。栅极电介质也可以存在于栅极沟槽内的其他结构的表面上，例如电介质基层102的表面上。栅极电介质可以包括任何合适的栅极电介质材料。在一些实施例中，栅极电介质包括在构成器件的沟道区的纳米带或其他半导体区上的固有氧化物材料层(例如，二氧化硅)，以及在固有氧化物上的高k电介质材料层(例如，氧化铪)。
栅电极可以表示栅极电介质上的任意数量的导电层，例如任何金属、金属合金或掺杂多晶硅层。在一些实施例中，栅电极包括纳米带104周围的一种或多种功函数金属。在一些实施例中，半导体器件之一是包括在其纳米带周围具有钛的功函数金属的p沟道器件，并且另一个半导体器件是包括在其纳米带周围具有钨的功函数金属的n沟道器件。栅电极还可以包括功函数金属周围的填充金属或其他导电材料，以提供整个栅电极结构。
根据一些实施例，间隔物结构110和内部间隔物112沿着栅极结构108的侧壁存在。间隔物结构110和内部间隔物112可以是任何合适的电介质材料，例如氮化硅，并且在给定的栅极结构108和相邻的源极或漏极区106之间提供分离。内部间隔物112可以沿着第三方向(例如，垂直方向)将相邻的纳米带104彼此分离。
根据一些实施例，电介质盖层114可以存在于半导体器件的栅极沟槽内的栅电极上。电介质盖层114的顶表面可以与间隔物结构110的顶表面基本共面。在一些示例中，电介质盖层114可以包括与间隔物结构110相同的电介质材料。
根据一些实施例，在源极或漏极区106上提供导电接触部116。导电接触部116可以包括任何合适的导电材料，例如钨、钼、钌、钴或其他金属。导电接触部116可以一起形成，使得它们都包括相同的导电材料。在一些示例中，导电接触部116包括直接在源极或漏极区106的顶表面上的硅化物层(例如，具有钛和硅的层)。
根据一些实施例，电介质区118提供在包括一种或多种电介质材料的源极或漏极区106下方。在一些示例中，电介质区118的底部部分包括底部电介质层120。根据一些实施例，底部电介质层120可以在形成内部间隔物112的相同过程期间形成，并因此底部电介质层120可以是与内部间隔物112相同的电介质材料。根据一些实施例，电介质区118的剩余体积填充或基本填充有电介质填充物122。电介质填充物122可以是对底部电介质层120和内部间隔物112的电介质材料具有高蚀刻选择性的任何合适的电介质材料。在一个示例中，电介质填充物122包括二氧化硅，而底部电介质层120和内部间隔物112包括氮化硅。根据一些实施例，电介质区118的顶表面(例如，电介质填充物122的顶表面)在基础电介质层102的顶表面上方，并且在最底部的纳米带104的底表面下面。因此，源极或漏极106的生长被限制在电介质区118上方的区，并且被防止从任何预先存在的子鳍部分生长。
根据一些实施例，电介质区118的形成可以具有掩蔽栅极脚区124的额外益处，栅极脚区124可以部分延伸到与源极或漏极区106相邻的源极/漏极沟槽中。图1B示出了电介质填充物122如何覆盖可以在间隔物结构110的底部下面延伸的栅极脚区124。这可以保护源极或漏极区106在栅极形成过程期间免受损坏，这将在本文中更详细地讨论。根据一些实施例，图1B中还示出了填充不同源极或漏极区之间的源极/漏极沟槽部分的电介质插塞126。电介质插塞126可以是任何合适的电介质材料，例如二氧化硅。如图1C所示，图1B的截面平行于图1A的截面截取，并且在第二方向上与图1A的源极或漏极区106紧密相邻。
制造方法
图2A-12A和2B-12B包括共同示出了根据本公开的实施例的用于形成集成电路的第一示例过程的截面视图，该集成电路配置有在源极或漏极区下方的空腔中的电介质材料。图13A-17A和13B-17B包括共同示出了根据本公开的实施例的用于形成集成电路的第二示例过程的截面视图，该集成电路配置有在源极或漏极区下方的空腔中的电介质材料。图2A-17A表示与图1A相似的跨一系列半导体器件的截面视图，而图2B-17B表示与图1B相似的平行于图2A-17A中的视图并邻近半导体器件的截面视图。共享相同字母的每组图示出了由直到该时间点的过程流程产生的示例结构，因此所描绘的结构随着过程流程的继续而发展，最终形成图12A-12B中所示的第一示例结构(其类似于图1A和1B中所示的结构)，以及图17A和17B中的第二示例结构。这种示例结构可以是整个集成电路(例如，诸如处理器或存储器芯片)的部分，该集成电路包括例如数字逻辑单元和/或存储器单元以及模拟混合信号电路。因此，所示的集成电路结构可以是包括未描绘的其他集成电路的更大集成电路的部分。给出了示例材料和过程参数，但是根据本公开将会理解，也可以使用其他材料和过程参数。
图2A和2B各自示出了根据本公开实施例穿过衬底201截取的截面视图，该衬底201具有形成在衬底上的一系列材料层。交替的材料层可以沉积在衬底201上，包括与半导体层204交替的牺牲层202。交替层用于形成GAA晶体管结构。可以在衬底201上沉积任意数量的交替牺牲层202和半导体层204。
衬底201可以是例如包括IV族半导体材料(例如硅、锗或SiGe)、III-V族半导体材料(例如砷化镓、砷化铟镓或磷化铟)和/或其上可以形成晶体管的任何其他合适材料的块状衬底。可替代地，衬底201可以是绝缘体上半导体衬底，其在掩埋绝缘体层上具有期望的半导体层(例如，二氧化硅上的硅)。可替代地，衬底201可以是适于形成纳米线或纳米带的多层衬底或超晶格(例如，硅和SiGe的交替层，或者砷化铟镓和磷化铟的交替层)。可以使用任意数量的衬底。
根据一些实施例，半导体层204具有与牺牲层202不同的材料组成。在一些实施例中，半导体层204包括适合用作纳米带的半导体材料，例如硅(Si)、SiGe、锗或III-V材料(如磷化铟(InP)或砷化镓(GaAs))。牺牲层202包括可以相对于半导体层204选择性去除的材料。例如，在一些示例中，半导体层204是硅，并且牺牲层202是SiGe，反之亦然。在半导体层204和牺牲层202中的每一个中使用SiGe的一些其他示例中，半导体层204和牺牲层202之间的锗浓度不同，以便允许蚀刻选择性。例如，与牺牲层202相比，半导体层204可以包括更高的锗含量。
虽然尺寸可以从一个示例实施例到下一个示例实施例变化，但是在一些示例中，每个半导体层204的厚度可以在大约5nm和大约20nm之间。在一些实施例中，每个半导体层204的厚度基本相同(例如，在1-2nm内)。每个牺牲层202的厚度可以与每个半导体层204的厚度大约相同(例如，大约5-20nm)。在一些实施例中，最底部的牺牲层202(例如，直接形成在衬底201上)比其他牺牲层202厚。例如，与剩余牺牲层202的厚度相比，底部牺牲层202可以厚25％、50％、75％或100％。半导体层204和牺牲层202中的每一个可以使用任何材料沉积技术来沉积，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或原子层沉积(ALD)或外延生长。
图3A和3B分别描绘了根据实施例，在形成盖层302以及随后在盖层302下方形成鳍之后，图2A和2B中所示结构的截面视图。盖层302可以是任何合适的硬掩模材料，例如碳硬掩模(CHM)或氮化硅。盖层302被图案化成行，以从牺牲层202和半导体层204的交替层堆叠形成对应的鳍行。如图3A中所见，盖层302在第一方向上沿着每个鳍的顶部延伸。
根据一些实施例，穿过层堆叠的各向异性蚀刻过程继续到衬底201的至少一部分中。盖层302和鳍下方的衬底201的部分没有被蚀刻，并产生子鳍区304，如图3A中所示。不在鳍下面的衬底201的蚀刻部分可以用电介质填充物306填充，该电介质填充物306充当相邻鳍之间的STI，如图3B中所示。电介质填充物306可以是任何合适电介质材料，例如二氧化硅。根据一些实施例，子鳍区304表示衬底201的两侧是电介质填充物306的剩余部分。
图4A和4B描绘了根据一些实施例，在形成牺牲栅极402和间隔物结构404之后，图3A和3B中所示的结构的截面视图。可以首先将栅极掩模层图案化成跨每个鳍正交(例如，在第二方向)延伸的条带，以便在栅极掩模层下方的条带中形成对应的牺牲栅极402。之后，栅极掩模层可以被去除或者可以保留为每个牺牲栅极402上方的盖层。根据一些实施例，在没有被栅极掩模层保护的所有区域中，牺牲栅极材料被去除。如图4B中所见，由于半导体鳍的接近，牺牲栅极402的底部可以向外张开。这种制造效应产生了向相邻栅极沟槽之间的源极/漏极沟槽的中间延伸的栅极脚区406。牺牲栅极402可以是可被选择性去除而不损坏鳍的半导体材料的任何合适的材料。在一些示例中，牺牲栅极402包括多晶硅。
根据一些实施例，沿着牺牲栅极402的侧壁形成间隔物结构404。可以共形沉积(例如，CVD或ALD)间隔物结构404，并且然后从水平表面回蚀或以其他方式去除(例如，通过各向异性或定向蚀刻)间隔物结构404，使得间隔物结构404大部分仅保留在任何暴露结构的侧壁上。间隔物结构404的宽度(沿第一方向)可以从一个示例到下一个示例变化，但是在一些情况下在3nm到20nm的范围内。根据一些实施例，间隔物结构404可以是任何合适的电介质材料，例如氮化硅、碳氮化硅或碳氮氧化硅。在一个这样的实施例中，间隔物结构404包括氮化物，并且电介质填充物306包括氧化物，以便在最终栅极处理期间提供一定程度的蚀刻选择性。其他蚀刻选择性电介质方案(例如，氧化物/碳化物、碳化物/氮化物)也可以用于间隔物结构404和电介质填充物306。在其他实施例中，间隔物结构404和电介质填充物306在组成上相同或以其他方式相似，其中不采用蚀刻选择性。
根据一些实施例，间隔物结构404在第三方向上(例如，垂直方向)延伸到栅极脚区406的顶表面上，但是不覆盖整个栅极脚区406。在回蚀过程期间，可以从栅极脚区406的更水平的部分去除间隔物结构404的电介质材料。因此，牺牲栅极402的部分可以暴露在源极/漏极沟槽的底部。
图5A和5B描绘了根据一些实施例，在去除未被牺牲栅极402和间隔物结构404保护的鳍的暴露部分之后，图4A和4B中所示的结构的截面视图。可以使用任何各向异性蚀刻过程(例如反应离子蚀刻(RIE))或其他定向蚀刻过程，去除暴露的鳍部分。根据一些实施例，从沿第一方向与栅极沟槽(目前填充有牺牲栅极402)交替的源极/漏极沟槽内去除暴露的鳍部分。在一些实施例中，子鳍区304的至少一部分在蚀刻过程期间也被去除，从而形成子鳍凹槽。由于沟槽的高纵横比，子鳍凹槽可以具有锥形轮廓。在用于去除半导体鳍的部分的蚀刻过程期间，也可以去除栅极脚区406的一些暴露部分。
图6A和6B描绘了根据本公开的实施例，在去除牺牲层202的部分之后，图5A和5B中所示的结构的截面视图。可以使用各向同性蚀刻过程来选择性地使每个牺牲层202的暴露端部凹陷(例如，同时蚀刻相对较少的半导体层204)。
图7A和7B描绘了根据本公开的实施例，在形成内部间隔物702之后，图6A和6B中所示的结构的截面视图。内部间隔物702可以具有与间隔物结构404相似或完全相同的材料组成。因此，内部间隔物702可以是对诸如硅和/或硅锗的半导体材料展现高蚀刻选择性的任何合适的电介质材料。内部间隔物702可以例如使用如CVD或ALD的共形沉积过程共形沉积在鳍结构的侧面上，并且然后使用各向同性蚀刻过程回蚀以暴露半导体层204的端部。根据一些实施例，在回蚀过程之后，子鳍凹槽底部处的电介质材料的一部分保留下来，并形成底部电介质层704。因此，底部电介质层704可以是与内部间隔物702相同的电介质材料。根据一些实施例，内部间隔物702具有与间隔物结构404相似的宽度(例如，沿着第一方向)。注意，根据一些实施例，内部间隔物702可以形成在半导体层204的端部周围，并且不是沿着远离半导体层204的栅极沟槽的其他边缘形成(如图7B中所示)。
图8A和8B分别描绘了根据一些实施例，在子鳍凹槽的至少剩余体积内形成电介质填充物802之后，图7A和7B中所示的结构的截面视图。电介质填充物802可以形成在源极/漏极沟槽内，并且随后凹陷到最终高度，该最终高度将电介质填充物802的顶表面至少置于相邻子鳍区304的顶表面上方。根据一些实施例，电介质填充物802的顶表面低于鳍中最底部半导体层204的底表面。如图8B中所示，电介质填充物802也形成在源极/漏极沟槽的底部内，并因此可以覆盖栅极脚区406。电介质填充物802可以是任何适当的电介质材料，其展示出对间隔物结构404和内部间隔物702的良好选择性蚀刻。在一些示例中，电介质填充物802包括二氧化硅，并且间隔物结构404和内部间隔物702包括氮化硅。
图9A和9B分别描绘了根据一些实施例，在源极/漏极沟槽内形成源极或漏极区902之后，图8A和8B中所示结构的截面视图。源极或漏极区902可以形成在先前已被间隔物结构404之间暴露的鳍占据的区域中。根据一些实施例，源极或漏极区902从半导体层204端部的暴露的半导体材料外延生长。在一些示例实施例中，源极或漏极区902是n沟道源极或漏极区(例如，具有n型掺杂剂的外延硅)或p沟道源极或漏极区(例如，具有p型掺杂剂的外延SiGe)。接触部904可以形成在源极或漏极区902的顶表面上。接触部904可以包括任何合适的导电材料，例如钨、钴、钼或钌，用于产生与下面的源极或漏极区902的电接触。在一些实施例中，源极或漏极区902上方的区填充有电介质，在用栅极结构替换牺牲栅极402之后，用接触部904替换该电介质。根据一些实施例，由于电介质填充物802的存在，源极或漏极区902的任何部分都不会从子鳍区304生长。
根据一些实施例，沿着在第二方向上行进的给定源极/漏极沟槽，在相邻的源极或漏极区902之间提供电介质填充物906。在一些示例中，电介质填充物906占据源极/漏极沟槽内的剩余体积，该剩余体积在源极或漏极区902的部分周围并且可能在该部分上。电介质填充物906可以是任何合适电介质材料，例如二氧化硅。在一些示例中，电介质填充物906向上延伸到间隔物结构404的顶表面并与其共面(例如，在抛光过程之后)。
图10A和10B分别描绘了根据一些实施例，在去除牺牲栅极402和牺牲层202之后，图9A和9B中所示结构的截面视图。在栅极掩模层仍然存在的示例中，它们可以在此时被去除。一旦牺牲栅极402被去除，在间隔物结构404之间延伸的鳍被暴露。
在鳍包括交替的牺牲层202和半导体层204的示例中，牺牲层202被选择性地去除以留下在对应的源极或漏极区902之间延伸的纳米带1002。每组垂直的纳米带1002表示不同半导体器件的半导体区(也称为沟道区)。应当理解，纳米带1002也可以是纳米线或纳米片。可以使用相同的各向同性蚀刻过程或不同的各向同性蚀刻过程来去除牺牲栅极402和牺牲层202。
图11A和11B分别描绘了根据一些实施例，在栅极沟槽内纳米带1002周围形成栅极结构1102之后，图10A和10B中所示结构的截面视图。如上所述，栅极结构1102包括栅极电介质和栅极电介质上的栅电极。可以使用任何合适的沉积过程，例如原子层沉积(ALD)，在纳米带1002周围共形地沉积栅极电介质。栅极电介质可以包括任何合适的电介质(例如二氧化硅和/或高k电介质材料)。举例来说，高k电介质材料的示例例如包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。根据一些实施例，栅极电介质是厚度在大约1nm和大约5nm之间的氧化铪。在一些实施例中，栅极电介质包括一种或多种硅酸盐(例如，硅酸钛、硅酸钨、硅酸铌和其他过渡金属的硅酸盐)。在一些示例中，栅极电介质可以是多层结构。例如，栅极电介质可以包括纳米带1002上的第一层和第一层上的第二层。第一层可以是例如半导体层的氧化物(例如二氧化硅)，并且第二层可以是高k电介质材料(例如氧化铪)。在一些实施例中，当使用高k电介质材料时，可以在栅极电介质上执行退火过程以提高其质量。在一些实施例中，高k材料可以被氮化以提高其抗老化性。
栅电极可以沉积在栅极电介质上，并且可以是任何导电结构。在一些实施例中，栅电极包括掺杂多晶硅、金属或金属合金。合适的金属或金属合金的示例包括铝、钨、钴、钼、钌、钛、钽、铜及其碳化物和氮化物。栅电极可以包括例如一个或多个功函数层、电阻降低层和/或阻挡层。功函数层可以包括例如用于PMOS栅极的p型功函数材料(例如氮化钛)，或者用于NMOS栅极的n型功函数材料(例如碳化钛铝)。
根据一些实施例，可以通过首先使栅电极凹陷并用电介质材料填充凹槽来形成栅极帽1104。然后可以抛光电介质材料，使得其顶表面基本上与源极/漏极沟槽内的任何相邻间隔物结构或材料共面。栅极帽1104可以是任何合适的电介质材料，例如氮化硅。
图12A和12B分别描绘了根据一些实施例，在从背侧去除半导体材料并用电介质材料替换之后，图11A和11B中所示的结构的截面视图。一旦已经跨集成电路执行了所有的正侧过程，就可以通过研磨、抛光和/或化学蚀刻过程的任何布置来去除衬底201。根据一些实施例，从背侧去除所有材料，直到至少暴露电介质填充物306的底表面，这也可以暴露相邻子鳍区304的底表面。根据一些实施例，子鳍区304也被从背侧去除，并且被电介质材料1202替换，电介质材料1202可以包括任意数量的电介质层。在一些示例中，电介质材料1202还涵盖电介质填充物306，并且可以是与电介质填充物306相同或相似的电介质材料。在一些示例中，电介质填充物306也被从背侧去除，并且电介质材料1202表示集成电路背侧上新沉积的电介质材料。根据一些实施例，在任何情况下，由底部电介质层704和电介质填充物802构成的电介质区延伸到电介质材料1202中。
图13A和13B分别描绘了根据一些实施例，在沿着源极/漏极沟槽内的所有暴露表面形成电介质衬垫1302之后，图7A和7B中所示结构的截面视图。电介质衬垫1302可以具有在大约3nm和大约7nm之间的厚度，并且可以是对间隔物结构404和内部间隔物702的材料展现出高蚀刻选择性的任何合适的电介质材料。在一个示例中，电介质衬垫1302包括氧化铝。电介质衬垫1302也可以形成在子鳍凹槽内的底部电介质层704的顶表面上。如图14B中所见，电介质衬垫1302覆盖栅极脚区406。
图14A和14B分别描绘了根据一些实施例，在源极/漏极沟槽内形成牺牲材料1402并随后修整电介质衬垫1302之后，图13A和13B中所示结构的截面视图。在一些示例中，牺牲材料1402包括碳硬掩模(CHM)，其可以在源极/漏极沟槽内沉积并凹陷到最终高度。根据一些实施例，子鳍凹槽上方的牺牲材料1402的顶表面至少在相邻子鳍区304的顶表面上方。根据一些实施例，牺牲材料1402的顶表面低于鳍中最底部半导体层204的底表面。如图14B中所示，牺牲材料1402也沿着源极/漏极沟槽的其他部分的底部保留。
根据一些实施例，电介质衬垫1302的未被牺牲材料1402保护的所有部分被去除。在一些示例中，可以使用各向同性的基于氨的蚀刻来去除电介质衬垫1302。根据一些实施例，电介质衬垫1302至少保留在子鳍凹槽内的子鳍区304的所有表面上。
图15A和15B分别描绘了根据一些实施例，在去除牺牲材料1402并在源极/漏极沟槽内形成源极或漏极区1502之后，图14A和14B中所示结构的截面视图。可使用灰化过程或任何其他合适的各向同性蚀刻过程来去除牺牲材料1402。源极或漏极区1502可以形成在先前已被间隔物结构404之间的暴露鳍占据的区域中。根据一些实施例，源极或漏极区1502从半导体层204端部的暴露的半导体材料外延生长。在一些示例实施例中，源极或漏极区1502是n沟道源极或漏极区(例如，具有n型掺杂剂的外延硅)或p沟道源极或漏极区(例如，具有p型掺杂剂的外延SiGe)。根据一些实施例，由于电介质衬垫1302的存在，源极或漏极区1502的任何部分都不会从子鳍区304生长。在一些示例中，空腔1504形成在源极或漏极区1502下方，在先前为子鳍凹槽的区域中。空腔1504可以在顶部封闭(由于源极或漏极区1502的生长)，或者可以沿着第二方向在顶部的任一侧具有开口。
图16A和16B分别描绘了根据一些实施例，在源极/漏极沟槽内形成额外的电介质材料之后，图15A和15B中所示的结构的截面视图。在源极/漏极沟槽内形成一种或多种其他电介质材料，以保护源极或漏极区1502免受某些过程操作的影响，并填充源极/漏极沟槽内的源极或漏极区1502之间的任何死区。因此，一个或多个电介质层1602可以沉积在源极或漏极区1502的表面上，并且也可以沉积在空腔1504内的表面上。在一些示例中，一个或多个电介质层1602包括至少一层氮化硅。沿着在第二方向上行进的给定源极/漏极沟槽，在相邻的源极或漏极区1502之间提供电介质填充物1604。在一些示例中，电介质填充物1604占据源极或漏极区1502的部分周围和上的源极/漏极沟槽内的剩余体积。电介质填充物1604可以是任何合适电介质材料，例如二氧化硅。在一些示例中，电介质填充物1604延伸直到间隔物结构404的顶表面并与其共面(例如，在抛光过程之后)。电介质填充物1604可以提供在源极/漏极沟槽内的一个或多个电介质层1602上。
根据一些实施例，一个或多个电介质层1602和/或电介质填充物1604的形成封闭了空腔1504顶部的任何间隙或开口，在空腔1504的中心部分内留下气隙1606。气隙1606可以填充有惰性气体(例如氩气)，或者在真空压力下可以基本上没有明显的气体。
图17A和17B分别描绘了在完成附加的晶体管结构(例如源极/漏极接触部1702、栅极结构1704、栅极帽1706和背侧电介质材料1708)之后图16A和16B中所示的结构的截面视图。这些结构都是以与上面参照图9A-12A和9b-12B讨论的相同方式形成的。根据一些实施例，至少包括底部电介质层704和电介质衬垫1302的电介质区延伸到电介质材料1708中。
图18示出了根据本公开实施例的芯片封装1800的示例实施例。可以看出，芯片封装1800包括一个或多个管芯1802。一个或多个管芯1802可以包括至少一个具有半导体器件的集成电路，例如本文公开的任何半导体器件。在一些示例配置中，一个或多个管芯1802可以包括用于与管芯上形成的其他器件或连接到芯片封装1800的其他器件对接的任何其他电路。
还可以看出，芯片封装1800包括结合到封装衬底1806的外壳1804。外壳1804可以是任何标准或专有外壳，并且可以为芯片封装1800的组件提供例如电磁屏蔽和环境保护。一个或多个管芯1802可以使用连接1808导电地耦合到封装衬底1806，连接1808可以用任意数量的标准或专有连接机制来实现，例如焊料凸块、球栅阵列(BGA)、引脚或引线结合，这仅是几个示例。封装衬底1806可以是任何标准或专有的封装衬底，但是在一些情况下包括具有导电路径(例如，包括导电通孔和线)的电介质材料，该导电路径在封装衬底1806的面之间或者在每个面上的不同位置之间延伸穿过电介质材料。在一些实施例中，封装衬底1806可以具有小于1毫米的厚度(例如，在0.1毫米和0.5毫米之间)，尽管可以使用任意数量的封装几何形状。额外的导电接触部1812可以设置在封装衬底1806的相对面，用于导电地接触例如印刷电路板(PCB)。一个或多个通孔1810延伸穿过封装衬底1806的厚度，以在一个或多个连接1808和一个或多个接触部1812之间提供导电路径。为了便于说明，通孔1810被示为穿过封装衬底1806的单个直柱，尽管可以使用其他配置(例如，镶嵌、双镶嵌、穿硅通孔或蜿蜒穿过衬底1806的厚度以接触其中的一个或多个中间位置的互连结构)。在再其他实施例中，通孔1810由多个较小的堆叠通孔制成，或者在跨封装衬底1806的不同位置交错。在示出的实施例中，接触部1812是焊球(例如，用于基于凸块的连接或球栅阵列布置)，但是可以使用任何合适的封装结合机制(例如，引脚栅阵列布置中的引脚或接点栅阵列布置中的接点)。在一些实施例中，阻焊剂设置在接触部1812之间，以抑制短路。
在一些实施例中，模制材料1814可以设置在包括在外壳1804内的一个或多个管芯1802周围(例如，在管芯1802和封装衬底1806之间作为底部填充材料，以及在管芯1802和外壳1804之间作为过度填充材料)。尽管模制材料1814的尺寸和质量可以从一个实施例到下一个实施例变化，但是在一些实施例中，模制材料1814的厚度小于1毫米。视情况而定，可用于模制材料1814的示例材料包括环氧树脂模制材料。在一些情况下，模制材料1814除了电绝缘之外，还是导热的。
方法
图19是根据一个实施例的用于形成集成电路的至少一部分的方法1900的流程图。方法1900的各种操作可以在图2A-17A和2B-17B中示出。然而，方法1900的各种操作与前述附图中示出的特定组件的相关性并不旨在暗示任何结构和/或使用限制。相反，前述附图提供了方法1900的示例实施例。可以在方法1900的任何操作之前、期间或之后执行其他操作。例如，方法1900没有明确描述通常被执行来形成晶体管结构的各种标准过程。方法1900的一些操作可以以不同于所示顺序的顺序执行。
根据一些实施例，方法1900开始于操作1902，其中形成多个平行的半导体鳍。鳍中的半导体材料可以由衬底形成，使得鳍是衬底的整体部分(例如，从体硅衬底蚀刻)。可替代地，鳍可以由沉积到下面的衬底上的材料形成。在一个这样的示例情况下，SiGe的毯式层可以沉积到硅衬底上，并且然后被图案化和蚀刻以形成从该衬底延伸的多个SiGe鳍。在另一个这样的示例中，非固有鳍可以在所谓的基于纵横比俘获的过程中形成，其中固有鳍被蚀刻掉以便留下鳍形沟槽，该鳍形沟槽然后可以用可替代半导体材料(例如，IV族或III-V族材料)填充。在再其他实施例中，鳍包括交替的材料层(例如，硅和SiGe的交替层)，其促进在栅极形成过程期间形成纳米线和纳米带，其中一种类型的交替层被选择性地蚀刻掉，以便释放沟道区内的另一种类型的交替层，使得然后可以执行全围栅(GAA)过程。同样，根据一些示例，交替层可以被毯式沉积，并且然后被蚀刻成鳍，或者被沉积成鳍形沟槽。鳍还可以包括在每个鳍上的帽结构，该帽结构用于在例如RIE过程期间限定鳍的位置。帽结构可以是电介质材料，例如氮化硅。
根据一些实施例，在一个或多个鳍的子鳍周围形成电介质填充物。在一些实施例中，电介质填充物在每对相邻的平行鳍之间延伸，并且在与鳍相同的方向上纵向行进。在一些实施例中，形成鳍的各向异性蚀刻过程也蚀刻到衬底的一部分中，并且电介质填充物可以形成在衬底的凹陷部分内。因此，电介质填充物充当相邻鳍之间的浅沟槽隔离(STI)。电介质填充物可以是任何合适电介质材料，例如二氧化硅。邻近电介质填充物的鳍的下部可被识别为子鳍。
方法1900继续进行操作1904，其中在鳍上形成牺牲栅极。牺牲栅极可使用栅极掩模层在鳍上正交行进且彼此平行的条带中图案化(例如，形成交叉阴影图案)。栅极掩模层可以是任何合适的硬掩模材料，例如CHM或氮化硅。牺牲栅极本身可以由任何合适的材料形成，这些材料可以在以后被选择性地去除，而不会损坏鳍的半导体材料。在一个示例中，牺牲栅极包括多晶硅。
根据一些实施例，间隔物结构也形成在至少牺牲栅极的侧壁上。间隔物结构可以沉积并然后被回蚀，使得间隔物结构大部分仅保留在任何暴露结构的侧壁上。在一些情况下，也可以沿着在牺牲栅极的条带之间正交行进的暴露鳍的侧壁形成间隔物结构。根据一些实施例，间隔物结构可以是任何合适的电介质材料，例如氮化硅或氮氧化硅。
方法1900继续进行操作1906，其中去除鳍的暴露部分以形成源极/漏极沟槽。可以使用任何各向异性蚀刻过程，例如反应离子蚀刻(RIE)，去除鳍的没有被牺牲栅极或间隔物结构覆盖的任何暴露部分。根据一些实施例，蚀刻过程继续经过鳍并去除电介质填充物之间的部分子鳍。被去除的子鳍部分创建在源极/漏极沟槽内的相邻电介质填充物的顶表面下面延伸的子鳍凹槽。根据一些实施例，如上所述，鳍的牺牲层可以凹陷(例如，通过各向同性蚀刻过程)，随后沉积内部间隔物(例如，氮化硅)。
方法1900继续进行操作1908，其中在子鳍凹槽内形成电介质材料。根据一些实施例，如上所讨论在形成内部间隔物期间沉积的电介质材料也沉积在子鳍凹槽的底部，并且在形成内部间隔物之后保留。因此，底部电介质层可以具有与内部间隔物相同的电介质材料。
在一个示例中，在底部电介质层上的子鳍凹槽的剩余体积内形成电介质填充物。电介质填充物可以形成在源极/漏极沟槽内，并且随后凹陷到最终高度，该最终高度将电介质填充物的顶表面至少置于相邻子鳍的顶表面或相邻STI的顶表面上方。根据一些实施例，电介质填充物的顶表面低于鳍中最底部半导体层的底表面。电介质填充物可以是任何适当的电介质材料，其展示出对间隔物结构和内部间隔物的良好的选择性蚀刻。在一些示例中，电介质填充物包括二氧化硅，并且间隔物结构和内部间隔物包括氮化硅。
在另一个示例中，沿着源极/漏极沟槽的表面并在子鳍凹槽内的底部电介质层上形成电介质衬垫。因此，电介质衬垫可以至少形成在子鳍凹槽内的所有暴露的半导体表面上。电介质衬垫可以具有大约3nm和大约7nm之间的厚度，并且可以是对间隔物结构和内部间隔物的材料展现出高蚀刻选择性的任何合适的电介质材料。在一个示例中，电介质衬垫包括氧化铝。
根据一些实施例，牺牲材料形成在源极/漏极沟槽的下部上，以保护电介质衬垫的下部，而去除电介质衬垫的暴露的顶部。可使用任何合适的各向同性蚀刻过程(例如基于氨的蚀刻过程)来去除电介质衬垫。在去除牺牲材料之后，电介质衬垫沿着源极/漏极沟槽的下表面并且至少沿着子鳍凹槽内的所有表面保留。
方法1900继续进行操作1910，其中在源极/漏极沟槽内的鳍的相对端部形成源极或漏极区。源极或漏极区可以形成在先前已被间隔物结构之间的暴露的鳍占据的区域中。根据一些实施例，源极或漏极区从鳍的暴露的半导体材料(或纳米带、纳米线或纳米片，视情况而定)沿着间隔物结构的外壁外延生长。在一些示例实施例中，源极或漏极区是NMOS源极或漏极区(例如，具有n型掺杂剂的外延硅)或PMOS源极或漏极区(例如，具有p型掺杂剂的外延SiGe)。可以沿着给定的源极/漏极沟槽在源极或漏极区之间和上形成电介质填充物。电介质填充物可以是任何合适电介质材料，例如二氧化硅。在一些示例中，电介质填充物在源极或漏极区上延伸，直到间隔物结构的顶表面并与其共面。电介质填充物还充当相邻源极或漏极区之间的电绝缘体，尽管一些相邻的源极或漏极区在其生长期间可能已经合并在一起。根据一些实施例，由于子鳍凹槽内的电介质填充物或子鳍凹槽内的电介质衬垫的存在，源极或漏极区任何部分都不会从子鳍生长。
方法1900继续进行操作1912，其中用栅极结构替换牺牲栅极。根据一些实施例，牺牲栅极可以与间隔物结构之间的暴露鳍内的任何牺牲层一起被去除(在GAA结构的情况下)。然后可以形成栅极结构来代替牺牲栅极。栅极结构可以包括栅极电介质和栅电极二者。根据一些实施例，首先在间隔物结构之间的暴露的半导体区上形成栅极电介质，随后在间隔物结构之间的栅极沟槽的剩余部分内形成栅极电极。栅极电介质可以包括使用CVD过程(例如ALD)沉积的任意数量的电介质层。栅电极可以包括任何导电材料，例如金属、金属合金或多晶硅。仅举几个示例，可以使用电镀、化学镀、CVD、ALD、PECVD或PVD来沉积栅电极。
根据一些实施例，接触部也形成在源极或漏极区上。接触部可以包括任何合适的导电材料，例如钨、钼、钌或钴。在凹陷区域内形成接触部之前，源极或漏极区上的电介质填充物可以凹陷以暴露源极或漏极区。接触部可以包括任意数量的不同导电材料，并且可以在源极/漏极沟槽内的任意数量的源极或漏极区的顶表面上延伸。
方法1900继续进行操作1914，其中衬底和子鳍从背侧被一个或多个电介质层替换。一旦已经跨集成电路执行了所有正侧过程，就可以通过研磨、抛光和/或化学蚀刻过程的任何布置来去除衬底。根据一些实施例，从背侧去除所有材料，直到子鳍之间的电介质填充物的至少底表面被暴露。根据一些实施例，暴露的子鳍也被从背侧去除，并且被电介质材料替换，电介质材料可以包括任意数量的电介质层。最终，各种电介质材料形成在集成电路的背侧，围绕在子鳍凹槽内形成的电介质区。
示例系统
图20是根据本公开的一些实施例，用本文公开的一个或多个集成电路结构实现的示例计算系统。可以看出，计算系统2000容纳了母板2002。母板2002可以包括多个组件，包括但不限于处理器2004和至少一个通信芯片2006，它们中的每一个可以物理地和电气地耦合到母板2002，或者以其他方式集成在其中。如将理解的，母板2002可以是例如任何印刷电路板(PCB)，无论是主板、安装在主板上的子板还是系统2000的唯一板等。
取决于其应用，计算系统2000可以包括一个或多个其他组件，这些组件可以物理地或电气地耦合到或不耦合到母板2002。这些其他组件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。计算系统2000中包括的任何组件可以包括根据示例实施例配置的一个或多个集成电路结构或器件(例如，包括衬底上的集成电路器件的模块，该衬底具有一个或多个半导体器件，该一个或多个半导体器件包括在源极或漏极区下方的空腔中的电介质材料，如本文中不同地提供的)。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，作为举例，注意通信芯片2006可以是处理器2004的一部分或者以其他方式集成到处理器2004中)。
通信芯片2006使得能够进行无线通信，用于向和从计算系统2000传输数据。术语“无线”及其派生词可用于描述电路、设备、系统、方法、技术、通信信道等，它们可以通过使用调制电磁辐射经由非固体介质来传送数据。该术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可能不包含任何线路。通信芯片2006可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物，以及被指定为3G、4G、5G以及更高级别的任何其他无线协议。计算系统2000可以包括多个通信芯片2006。例如，第一通信芯片2006可以专用于诸如Wi-Fi和蓝牙的短程无线通信，并且第二通信芯片2006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的远程无线通信。
计算系统2000的处理器2004包括封装在处理器2004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括用如本文不同地描述的一个或多个半导体器件实现的板载电路。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片2006还可以包括封装在通信芯片2006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括如本文中不同地描述的一个或多个半导体器件。如根据本公开将理解的，注意，多标准无线能力可以直接集成到处理器2004中(例如，其中任何芯片2006的功能都集成到处理器2004中，而不是具有分离的通信芯片)。进一步注意，处理器2004可以是具有这种无线能力的芯片组。简言之，可以使用任意数量的处理器2004和/或通信芯片2006。同样，任何一个芯片或芯片组都可以具有集成在其中的多种功能。
在各种实现中，计算系统2000可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字录像机或任何其他电子设备，这些电子设备处理数据或采用使用所公开的技术(如本文中不同地描述的)形成的一个或多个集成电路结构或设备。
将理解，在一些实施例中，计算系统2000的各种组件可以被组合或集成在片上系统(SoC)架构中。在一些实施例中，组件可以是硬件组件、固件组件、软件组件或硬件、固件或软件的任何合适的组合。
进一步的示例实施例
下面的示例涉及进一步的实施例，由此许多排列和配置将是显而易见的。
示例1是一种集成电路，其包括：半导体器件，具有在第一方向上从源极或漏极区延伸的一个或多个半导体主体和在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构；在栅极结构下方的电介质层；以及在源极或漏极区下方的电介质填充物。电介质填充物的顶表面在电介质层的顶表面上方。
示例2包括示例1的集成电路，其中一个或多个半导体主体是包括锗、硅或其任意组合的纳米带、纳米片或纳米线。
示例3包括示例2的集成电路，其中电介质填充物的顶表面低于最底部的纳米带、纳米片或纳米线的底表面。
示例4包括示例1-3中任一个的集成电路，其中电介质层是第一电介质层，并且集成电路还包括电介质填充物下方的第二电介质层，使得第二电介质层在电介质填充物和第一电介质层之间。
示例5包括示例4的集成电路，其中电介质填充物包括硅和氧，并且第二电介质层包括硅和氮。
示例6包括示例1-5中任一个的集成电路，还包括在源极或漏极区的顶表面上的包括硅和钛的硅化物层。
示例7包括示例1-6中任一个的集成电路，其中电介质填充物在第三方向上延伸穿过电介质层的总厚度的至少一部分。
示例8包括示例1-7中任一个的集成电路，其中电介质填充物接触栅极结构的下部。
示例9包括示例1-8中任一个的集成电路，其中第一方向与第二方向正交。
示例10包括示例1-9中任一个的集成电路，其中栅极结构包括栅极电介质和栅极电介质上的栅电极。
示例11包括示例1-10中任一个的集成电路，其中电介质填充物的顶表面接触源极或漏极区的底表面。
示例12是包括示例1-11中任一个的集成电路的印刷电路板，
示例13是一种电子器件，其包括芯片封装，该芯片封装包括一个或多个管芯。一个或多个管芯中的至少一个包括：半导体器件，具有在第一方向上从源极或漏极区延伸的一个或多个半导体主体和在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构；在栅极结构下方的电介质层；以及在源极或漏极区下方的电介质填充物。电介质填充物的顶表面接触源极或漏极区的底表面，并且电介质填充物的顶表面在电介质层的顶表面上方。
示例14包括示例13的电子器件，其中一个或多个半导体主体是包括锗、硅或其任意组合的纳米带、纳米片或纳米线。
示例15包括示例14的电子器件，其中电介质填充物的顶表面低于最底部的纳米带、纳米片或纳米线的底表面。
示例16包括示例13-15中任一个的电子器件，其中电介质层是第一电介质层，并且一个或多个管芯中的至少一个还包括电介质填充物下方的第二电介质层，使得第二电介质层在电介质填充物和第一电介质层之间。
示例17包括示例16的电子器件，其中电介质填充物包括硅和氧，并且第二电介质层包括硅和氮。
示例18包括示例13-17中任一个的电子器件，还包括在源极或漏极区的顶表面上的包括硅和钛的硅化物层。
示例19包括示例13-18中任一个的电子器件，其中电介质填充物在第三方向上延伸穿过电介质层的总厚度的至少一部分。
示例20包括示例13-19中任一个的电子器件，其中电介质填充物接触栅极结构的下部。
示例21包括示例13-20中任一个的电子器件，其中第一方向与第二方向正交。
示例22包括示例13-21中任一个的电子器件，其中栅极结构包括栅极电介质和栅极电介质上的栅电极，其中栅极电介质在电介质层上。
示例23包括示例13-22中任一个的电子器件，还包括印刷电路板，其中芯片封装附着到印刷电路板。
示例24是形成集成电路的方法。该方法包括：在衬底上形成在第一方向上延伸的多层鳍，衬底具有与第二材料层交替的第一材料层和在交替的材料层下方的子鳍；形成与子鳍相邻的第一电介质层；形成牺牲栅极和在牺牲栅极的侧壁上的间隔物，牺牲栅极在多层鳍上在第二方向延伸，第二方向不同于第一方向；去除与牺牲栅极相邻的多层鳍的暴露部分和多层鳍的暴露部分下面的子鳍的至少一部分，使得在子鳍中形成凹槽；在凹槽内形成电介质材料，使得电介质材料的顶表面在子鳍的顶表面上方；在电介质材料上形成源极或漏极区，并且源极或漏极区耦合到第二材料层的端部；去除牺牲栅极并在第一材料层上形成栅极结构；从集成电路的背侧去除子鳍；以及形成第二电介质层来代替子鳍。
示例25包括示例24的方法，其中第一材料层包括硅和锗，并且第二材料层包括硅。
示例26包括示例24或25的方法，其中形成电介质材料包括用电介质材料填充凹槽。
示例27包括示例24-26中任一个的方法，其中形成电介质材料包括沿着凹槽的侧壁形成电介质衬垫。
示例28包括示例27的方法，其中形成源极或漏极区包括在电介质衬垫上方外延生长源极或漏极区，使得在源极或漏极区和凹槽内的电介质衬垫之间存在气隙。
示例29包括示例28的方法，其中电介质衬垫是第一电介质衬垫，并且该方法还包括在凹槽内形成第二电介质衬垫，第二电介质衬垫形成在第一电介质衬垫上和源极或漏极区的下表面上。
示例30是一种集成电路，其包括：在第一方向上从源极或漏极区延伸的一个或多个半导体主体；在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构；栅极结构下方的电介质层；以及源极或漏极区下方的电介质衬垫。电介质衬垫在电介质层中的空腔内，使得在源极或漏极区的底表面和空腔内的电介质衬垫之间存在气隙。
示例31包括示例30的集成电路，其中一个或多个半导体主体是包括锗、硅或其任意组合的纳米带、纳米片或纳米线。
示例32包括示例31的集成电路，其中整个电介质衬垫低于最底部的纳米带、纳米片或纳米线的底表面。
示例33包括示例30-32中任一个的集成电路，其中电介质层是第一电介质层，并且集成电路还包括电介质衬垫下方的第二电介质层，使得第二电介质层在电介质衬垫和第一电介质层之间。
示例34包括示例30-33中任一个的集成电路，其中电介质衬垫包括铝和氧，并且电介质层包括硅和氧。
示例35包括示例30-34中任一个的集成电路，其中电介质衬垫延伸到至少高于电介质层的顶表面的高度。
示例36包括示例30-35中任一个的集成电路，其中电介质衬垫是第一电介质衬垫，并且集成电路还包括在第一电介质衬垫上和在空腔内的源极或漏极区的底表面上的第二电介质衬垫。
示例37包括示例36的集成电路，其中第二电介质衬垫包括硅和氮。
示例38包括示例30-37中任一个的集成电路，其中第一方向与第二方向正交。
示例39包括示例30-38中任一个的集成电路，其中栅极结构包括栅极电介质和在栅极电介质上的栅电极，其中栅极电介质在电介质层上。
示例40是包括示例30-39中任一个的集成电路的印刷电路板。
出于说明和描述的目的，已经呈现了本公开的实施例的前述描述。并不旨在穷举或将本公开限制于所公开的精确形式。根据本公开，许多修改和变型是可能的。旨在本公开的范围不受该详细描述的限制，而是受所附权利要求的限制。

Claims (25)

1.一种集成电路，包括：
半导体器件，具有在第一方向上从源极或漏极区延伸的一个或多个半导体主体，和在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构；
在栅极结构下方的电介质层；以及
在源极或漏极区下方的电介质填充物，使得电介质填充物的顶表面在电介质层的顶表面上方。
2.根据权利要求1所述的集成电路，其中一个或多个半导体主体是包括锗、硅或其任意组合的纳米带、纳米片或纳米线。
3.根据权利要求2所述的集成电路，其中电介质填充物的顶表面低于最底部的纳米带、纳米片或纳米线的底表面。
4.根据权利要求1所述的集成电路，其中电介质层是第一电介质层，并且集成电路还包括电介质填充物下方的第二电介质层，使得第二电介质层在电介质填充物和第一电介质层之间。
5.根据权利要求4所述的集成电路，其中电介质填充物包括硅和氧，并且第二电介质层包括硅和氮。
6.根据权利要求1所述的集成电路，还包括在源极或漏极区的顶表面上的包括硅和钛的硅化物层。
7.根据权利要求1至6中任一项所述的集成电路，其中电介质填充物在第三方向上延伸穿过电介质层的总厚度的至少一部分。
8.根据权利要求1至6中任一项所述的集成电路，其中电介质填充物接触栅极结构的下部。
9.根据权利要求1至6中任一项所述的集成电路，其中第一方向与第二方向正交。
10.根据权利要求1至6中任一项所述的集成电路，其中栅极结构包括栅极电介质和栅极电介质上的栅电极。
11.根据权利要求1至6中任一项所述的集成电路，其中电介质填充物的顶表面接触源极或漏极区的底表面。
12.一种印刷电路板，包括根据权利要求1至6中任一项所述的集成电路。
13.一种电子器件，包括：
芯片封装，包括一个或多个管芯，一个或多个管芯中的至少一个包括：
半导体器件，具有在第一方向上从源极或漏极区延伸的一个或多个半导体主体，和在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构；
在栅极结构下方的电介质层；以及
在源极或漏极区下方的电介质填充物，使得电介质填充物的顶表面接触源极或漏极区的底表面，并且电介质填充物的顶表面在电介质层的顶表面上方。
14.根据权利要求13所述的电子器件，其中一个或多个半导体主体是包括锗、硅或其任意组合的纳米带、纳米片或纳米线。
15.根据权利要求14所述的电子器件，其中电介质填充物的顶表面低于最底部的纳米带、纳米片或纳米线的底表面。
16.根据权利要求13至15中任一项所述的电子器件，其中电介质层是第一电介质层，并且一个或多个管芯中的至少一个还包括电介质填充物下方的第二电介质层，使得第二电介质层在电介质填充物和第一电介质层之间。
17.根据权利要求16所述的电子器件，其中电介质填充物包括硅和氧，并且第二电介质层包括硅和氮。
18.根据权利要求13至15中任一项所述的电子器件，其中电介质填充物接触栅极结构的下部。
19.一种集成电路，包括：
在第一方向上从源极或漏极区延伸的一个或多个半导体主体；
在不同于第一方向的第二方向上在一个或多个半导体主体上延伸的栅极结构；
栅极结构下方的电介质层；以及
源极或漏极区下方的电介质衬垫，电介质衬垫在电介质层中的空腔内，使得在源极或漏极区的底表面和空腔内的电介质衬垫之间存在气隙。
20.根据权利要求19所述的集成电路，其中一个或多个半导体主体是包括锗、硅或其任意组合的纳米带、纳米片或纳米线。
21.根据权利要求20所述的集成电路，其中整个电介质衬垫低于最底部的纳米带、纳米片或纳米线的底表面。
22.根据权利要求19至21中任一项所述的集成电路，其中电介质层是第一电介质层，并且集成电路还包括电介质衬垫下方的第二电介质层，使得第二电介质层在电介质衬垫和第一电介质层之间。
23.根据权利要求19至21中任一项所述的集成电路，其中电介质衬垫延伸到至少高于电介质层的顶表面的高度。
24.根据权利要求19至21中任一项所述的集成电路，其中电介质衬垫是第一电介质衬垫，并且集成电路还包括在第一电介质衬垫上和在空腔内的源极或漏极区的底表面上的第二电介质衬垫。
25.根据权利要求19至21中任一项所述的集成电路，其中栅极结构包括栅极电介质和在栅极电介质上的栅电极，其中栅极电介质在电介质层上。
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