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CN117579108A - 一种低复杂度宽带接收数字波束形成器 - Google Patents

一种低复杂度宽带接收数字波束形成器 Download PDF

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CN117579108A CN202311245998.7A CN202311245998A CN117579108A CN 117579108 A CN117579108 A CN 117579108A CN 202311245998 A CN202311245998 A CN 202311245998A CN 117579108 A CN117579108 A CN 117579108A
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邹林
李林洋
唐墨
刘世澳
钱璐
周云
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Abstract

本发明公开了一种低复杂度宽带接收数字波束形成器，属于雷达领域。本发明包括：并行DDS模块、N个接收通道、累加模块以及2个抗混淆滤波和抽取模块。其中，所述接收通道包括：多路数模转换模块、数字时延模块、混频模块和幅相加权模块。本发明使用数字时延，能够有效消除宽带数字波束形成时，孔径效应和渡越时间带来的影响；在抽取之前进行数字时延，提高了时延的精度；将数字时延模块置于混频模块之前，并使所有接收通道共用2个抗混淆滤波和抽取模块，有效简化了系统结构并利于硬件实现；采用并行处理，可以适应宽带数字信号高数据率的特点。

Description

一种低复杂度宽带接收数字波束形成器
技术领域
本发明属于信号处理领域，具体为一种宽带接收数字波束形成器的新型低复杂度实现结构。
背景技术
宽带相控阵雷达系统既拥有相控阵雷达的远距离探测、快速波束扫描和形成以及密集目标的检测跟踪能力，又拥有宽带雷达的高分辨率探测和成像、低截获率以及抗杂波和干扰能力。得益于近年来数字技术的发展，基于数字波束形成技术(DigitalBeamforming，DBF)来形成接收和发射波束的数字阵列雷达(Digital Array Radar，DAR)得到了极大的发展。DAR从波束形成到数据处理均以数字方式实现，其不但性能优秀，而且系统构成简单，具有很高的可重构性。宽带数字阵列雷达(Wideband Digital Array Radar，WB-DAR)结合了宽带相控阵雷达和DAR的优点，是相控阵雷达的一个重要发展方向。
接收DBF技术是DAR接收机数字化信号处理的重要一步，也是所有后续信号处理的基础，考虑到在宽带信号的情况下，在不同时机(相较于下变频处理)进行时延和相移的实现方法和资源消耗不同，因此在设计低复杂度宽带数字波束形成器时，有必要将数字下变频(Digital Down Conversion，DDC)处理的设计也纳入其中。
传统的宽带接收数字波束形成常在数字基带进行，其实现结构如图1所示，首先对模数转换之后的数字信号进行DDC处理，包括混频、对I、Q两路信号分别进行抗混淆滤波和抽取，再对DDC后的两路数字基带信号分别进行幅相加权和数字时延。上述结构中，数字时延在DDC后进行，I、Q两路需要各有一个数字时延模块，这增加了结构的复杂度；并且，在分数时延滤波器的系数和阶数已确定的情况下，分数时延的精度与信号的采样率有关，采样率越高，时延精度越高，而信号经DDC之后为低速率的数字基带信号，此时进行数字时延精度较低；同时，由于DDC需要在幅相加权和数字时延之前进行，因此各通道各有2个相应的抗混淆滤波器(I、Q路各一个)，这也使得系统的复杂度较大。
上述分析可以看出，传统的宽带接收数字波束形成结构在结构复杂度以及分数时延精度上还有进一步优化的空间，同时，为了适用于宽带信号的高数据率的特点，在对宽带DBF结构进行设计时，还需要考虑使用并行化结构以降低处理过程中的时钟频率。
发明内容
本发明所要解决的技术问题是，为宽带数字阵列雷达提供一种低复杂度、高时延精度的宽带接收数字波束形成器。
本发明为解决上述技术问题所采用的技术方案是，一种低复杂度宽带接收数字波束形成器，该波速形成器包括：并行DDS、N个接收通道、累加模块、抗混淆滤波和抽取模块、输出模块，每个通道中包括：输入模块、模数转换模块、数字时延模块、混频模块、幅相加权模块；
所述模数转换模块，对输入的模拟信号进行采样，并将得到的数字信号按时间顺序依次分为多路，并输出多路并行数字信号；
所述数字时延模块，对输入的采样后多路并行数字信号进行数字时延，并输出数字时延之后的多路并行数字信号，其中，所述数字时延分为整数时延和分数时延两部分，使用寄存器延时锁存进行整数时延，使用分数时延滤波器进行分数时延时，其中分数滤波器采用并行化处理结构；
所述混频模块，将输入的数字时延后的多路并行数字信号与并行正交数字振荡信号混频，输出混频之后的多路并行数字信号，其中，所述并行正交数字振荡信号由并行DDS模块产生，所述混频之后的多路并行数字信号包括多路并行的I路信号和多路并行的Q路信号；
所述幅相加权模块，对输入的混频之后的多路并行数字信号进行幅度和相位加权并输出幅相加权后的多路并行数字信号，其中，所述相位加权值需要根据射频接收信号在各通道之间的空间相位差以及进行数字时延时引入的额外相位差来确定；
并行DDS模块，输出并行正交数字振荡信号给各接收通道中的混频模块，其中，所述并行正交数字振荡信号包含多路并行I路信号和多路并行Q路信号；
所述N个接收通道中，每个接收通道处理数字阵列雷达一个阵元的回波信号；各接收通道中输入模块输入模拟信号，采用模数转换模块对输入模拟信号进行采样获得多路并行数字信号，并对采样后多路并行数字信号依次经过数字时延模块、混频模块、幅相加权模块进行数字时延、混频和幅相加权，最后将多路并行数字信号输出给累加模块进行各接收通道信号的累加；
累加模块，使用多输入加法器树，对输入的N个通道移相后的多路并行数字信号累加，并输出累加后的多路并行I、Q路信号；
抗混淆滤波和抽取模块，首先采用并行抗混淆滤波器对输入的累加后的多路并行I、Q路信号进行抗混淆滤波，之后使用均匀抽取的方式降低信号的数据率并输出；
所述数字时延模块中的分数时延滤波器为：
其中，M表示分数时延滤波器总的子滤波器的个数减1，N表示每个子滤波器的抽头个数减1；h(n,m)表示各子滤波器的系数h(n,m)，Dm表示修正量，通过改变D的值来改变分数时延滤波器的分数时延值；时延时延值的计算方法为：
Di,frac＝τi-Di,int i＝0,1,…
τ0＝0
其中，τi表示阵元i的接收通道中数字时延模块需要的时延值，d表示阵元间距，θ表示期望波束指向与阵列法线夹角，c为光速，floor(·)表示向下取整，ts为中频采样周期，其值为中频采样率fs,IF的倒数，Di,int为阵元i的整数时延值，即寄存器延时锁存的时钟周期数，Di,frac为阵元i的分数时延值；
所述幅相加权模块中各元接收通道的相位加权值为
其中，i为不同阵元接收通道的标号，标号0的接收通道为参考通道，为通道i对应的相位加权值，f0为射频信号的载波频率，fIF表示中频频率。
本发明的有益效果是：可以在宽带信号的条件下，有效地消除相控阵孔径效应和渡越时间带来的影响；使用数字时延，精度高，阵列方向图指向准确；使用低复杂度设计和并行化设计，降低了实现和运行的成本，并适用于高数据率的系统。
附图说明
图1为传统宽带接收数字波束形成实现结构；
图2为均匀直线阵示意图；
图3为低复杂度宽带数字波束形成结构；
图4为4并行的时延结构可变分数时延滤波器；
图5为可变时延滤波器在不同分数时延下的群时延响应曲线；
图6为可变时延滤波器在不同分数时延下的幅频响应曲线；
图7为8输入加法器树示意图；
图8为抗混淆滤波器的幅频响应图像；
图9为本实施例形成的接收波束方向图与理想方向图的对比；
图10为各阵元数字时延与理想时延间的误差。
具体实施方式
在本申请的实施例中，系统整体并行度L＝4，DAR采用均匀线阵，阵元数量N＝8，射频载波频率f0＝4GHz，中频频率fIF＝300MHz，中频低通采样率fs,IF＝800MHz，雷达信号为线性调频信号，信号带宽B＝150MHz，脉宽T＝5μs，抽取之后的基带采样率为fs,base＝200MHz，期望波束指向与阵列法线夹角θ＝30°，阵元间距d为射频载波波长的一半。均匀直线阵示意图如图2所示，令左边第一个阵元为参考阵元，记为阵元0，其余阵元从左往右依次为阵元1到7。
实施例的总体结构如图3所示，即总体结构由1个并行DDS、8个接收通道、1个累加模块和2个抗混淆滤波和抽取模块组成，各接收通道又由1个模数转换模块、1个数字时延模块、1个混频模块和1个幅相加权模块组成；8个接收通道中每个接收通道对应均匀直线雷达阵列中的一个阵元，各阵元雷达回波的模拟中频信号先经过模数转换模块转换为数字中频信号，再经数字时延模块输入到混频模块中，混频模块将上述输入信号与4路并行DDS输出的并行正交数字振荡信号相乘以完成混频，并输出4并行的I路和Q路信号给幅相加权模块完成幅相加权，之后，所有接收通道将幅相加权后信号输出给累加模块进行累加，最后，I路和Q路信号分别经过1个抗混淆滤波和抽取模块，得到低速率基带信号并输出；
各阵元接收通道的模拟中频信号经模数转换模块的低通采样，转换为4路并行的数字中频信号之后，需首先进行数字时延；数字时延的整数部分通过寄存器延时锁存即可完成，分数部分结构可变分数时延滤波器的系统函数可表示如下：
这里选择使用4个子滤波器的结构可变分数时延滤波器，即上式中M＝3，每个子滤波器的抽头数为40，即上式中N＝39，使用样条插值结合多项式拟合的方法计算出各子滤波器的系数h(n,m)，可通过改变D的值来改变分数时延滤波器的分数时延值；上述结构可变分数时延滤波器在不同分数时延下的群时延响应曲线和幅频响应曲线如图5和图6所示。各子滤波器均基于改进的Winograd算法进行4并行处理，4并行结构可变分数时延滤波器如图4所示，考虑到子滤波器有系数对称的性质，一个上述可变分数时延滤波器需要252个乘法器。在此基础之上，计算阵元i(i＝0,1,2,…,7)的接收通道中数字时延模块需要的时延值τi。
τ0＝0 (2)
Di,frac＝τi-Di,int i＝0,1,…,7 (5)
其中，c为光速，floor(·)表示向下取整，ts为中频采样周期，其值为中频采样率fs,IF的倒数，Di,int为阵元i的整数时延值，即寄存器延时锁存的时钟周期数，Di,frac为阵元i的分数时延值，即输入分数时延滤波器中参数D的值。
经过数字时延后的信号输入混频模块中，混频模块将上述输入信号与并行DDS产生的并行正交混频信号进行混频。混频模块需要8个乘法器。DDS产生的4路并行正交数字振荡信号包括4路并行的I路信号cos(2πfNCOn+Φk)，和4路并行的Q路信号-sin(2πfNCOn+Φk)，其中，Φk为4路并行的I、Q路信号中第k路信号的初始相位。上述各路信号的频率fNCO相同，等于中频频率fIF，采样率为中频采样率fs,IF的1/4，各支路的初始相位为
混频模块输出的信号为4路并行的I、Q路信号，上述信号输入幅相加权模块中分别进行相位加权和幅度加权。本实施例中，基于CORDIC算法进行相位加权，各阵元接收通道的相位加权值为
其中，i为不同阵元接收通道的标号，标号0的接收通道为参考通道，为通道i对应的相位加权值，f0为射频信号的载波频率。本实施例中，使用乘法器进行幅度加权，加权方式为道尔夫-切比雪夫加权。幅相加权模块需要8个乘法器。
综上，单个接收通道需要268个乘法器。
各阵元接收通道幅相加权模块的输出信号全部输出到累加模块中进行累加，且各通道输出的4并行I路信号和4并行Q路信号将分别进行累加，因此需要8个加法器树来完成累加，由于阵元和接收通道数量为8，因此单个加法器树有8个输入和1个输出，其示意图如图7所示。
累加模块输出的4路并行的I、Q路信号分别经由2个混淆滤波和抽取模块后，转换为低速率基带信号输出。其中，进行抗混淆滤波时，需要滤除除了基带信号以外其他的频率分量，因此相应的抗混淆滤波器为低通滤波器，本实施例中，使用等波纹设计法，设计一个48抽头，归一化截止频率为0.5π的低通FIR滤波器作为原型滤波器，再基于改进的Winograd算法对其进行4并行处理，2个抗混淆滤波器需要使用144个乘法器，上述抗混淆滤波器的幅频响应如图8所示。对抗混淆滤波之后的信号再进行4倍抽取，即可输出采样率200MHz的低速率基带信号。如图9所示是使用本实施例形成的接收波束方向图和理想方向图的对比。
与图1所示的传统结构相比，本申请将数字时延提前到抽取之前，获得了更高的时延精度。在本实施例中，抽取的倍数为4，令硬件实现时图4中的D位宽为8位，则在本实施例所述结构以及传统结构下，各阵元数字时延与理想时延间的误差如图10所示，本实施例中数字时延的实际值与理想值的误差更小。
同时，本申请所述结构相较于传统结构，硬件资源消耗特别是乘法器消耗更少。设传统结构中，进行抗混淆滤波和分数时延滤波时，使用与本实施例中子滤波器数和抽头数相同的滤波器，且均考虑系数对称性质以减少乘法器消耗。在传统结构的整个处理过程中，抽取之前采用与本实施例中相同的4并行处理方法，抽取之后不进行并行处理。对于单个接收通道而言，混频模块需要8个乘法器，2个抗混淆滤波和抽取模块共需要144个乘法器，2个幅相加权模块共需要4个乘法器，2个数字时延模块共需要166个乘法器，即单个通道共需要322个乘法器。对于一个8阵元的DAR，在传统结构下，共需要322×8＝2576个乘法器，相比之下，本实施例所述结构需要268×8+144＝2288个乘法器。值得注意的是，当阵元数进一步增加时，本申请所述结构节约乘法器的优点将进一步凸显。

Claims (6)

1.一种低复杂度宽带接收数字波束形成器，该波束形成器包括：并行DDS、N个接收通道、累加模块、抗混淆滤波和抽取模块、输出模块，每个通道中包括：输入模块、模数转换模块、数字时延模块、混频模块、幅相加权模块；
所述模数转换模块，对输入的模拟信号进行采样，并将得到的数字信号按时间顺序依次分为多路，并输出多路并行数字信号；
所述数字时延模块，对输入的采样后多路并行数字信号进行数字时延，并输出数字时延之后的多路并行数字信号，其中，所述数字时延分为整数时延和分数时延两部分，使用寄存器延时锁存进行整数时延，使用分数时延滤波器进行分数时延时，其中分数滤波器采用并行化处理结构；
所述混频模块，将输入的数字时延后的多路并行数字信号与并行正交数字振荡信号混频，输出混频之后的多路并行数字信号，其中，所述并行正交数字振荡信号由并行DDS模块产生，所述混频之后的多路并行数字信号包括多路并行的I路信号和多路并行的Q路信号；
所述幅相加权模块，对输入的混频之后的多路并行数字信号进行幅度和相位加权并输出幅相加权后的多路并行数字信号，其中，所述相位加权值需要根据射接收频信号在各通道之间的空间相位差以及进行数字时延时引入的额外相位差来确定；
并行DDS模块，输出并行正交数字振荡信号给各接收通道中的混频模块，其中，所述并行正交数字振荡信号包含多路并行I路信号和多路并行Q路信号；
所述N个接收通道中，每个接收通道处理数字阵列雷达一个阵元的回波信号；各接收通道中输入模块输入模拟信号，采用模数转换模块对输入模拟信号进行采样获得多路并行数字信号，并对采样后多路并行数字信号依次经过数字时延模块、混频模块、幅相加权模块进行数字时延、混频和幅相加权，最后将多路并行数字信号输出给累加模块进行各接收通道信号的累加；
累加模块，使用多输入加法器树，对输入的N个通道移相后的多路并行数字信号累加，并输出累加后的多路并行I、Q路信号；
抗混淆滤波和抽取模块，首先采用并行抗混淆滤波器对输入的累加后的多路并行I、Q路信号进行抗混淆滤波，之后使用均匀抽取的方式降低信号的数据率并输出；
所述数字时延模块中的分数时延滤波器为：
其中，M表示分数时延滤波器总的子滤波器的个数减1，N表示每个子滤波器的抽头个数减1；h(n,m)表示各子滤波器的系数h(n,m)，Dm表示修正量，通过改变D的值来改变分数时延滤波器的分数时延值；时延值的计算方法为：
Di,frac＝τi-Di,int i＝0,1,…
τ0＝0
其中，τi表示阵元i的接收通道中数字时延模块需要的时延值，d表示阵元间距，θ表示期望波束指向与阵列法线夹角，c为光速，floor(·)表示向下取整，ts为中频采样周期，其值为中频采样率fs,IF的倒数，Di,int为阵元i的整数时延值，即寄存器延时锁存的时钟周期数，Di,frac为阵元i的分数时延值；
所述幅相加权模块中各元接收通道的相位加权值为
其中，i为不同阵元接收通道的标号，标号0的接收通道为参考通道，为通道i对应的相位加权值，f0为射频信号的载波频率，fIF表示中频频率。
2.根据权利要求1所述的一种低复杂度宽带接收数字波束形成器，其特征在于，并行DDS模块产生的并行正交数字振荡信号包括多路并行I路信号cos(2πfNCOn+Φk)和多路并行Q路信号-sin(2πfNCOn+Φk)，其中，Φk为多路并行I、Q路信号中第k路信号的初始相位。上述各路信号的频率相同，为fNCO，采样率为模数转换模块采样率fs的1/L，其中L为并行DDS模块的并行通道数，各支路的初始相位为
3.根据权利要求2所述的一种低复杂度宽带接收数字波束形成器，其特征在于，模数转换模块将采样后的每个数字信号按时间顺序依次分为L路，每一路信号的数据率为采样率fs的1/L。
4.根据权利要求2所述的一种低复杂度宽带接收数字波束形成器，其特征在于，幅相加权模块由多个数字移相器和乘法器组成，每个移相器分别输入一路I路信号或一路Q路信号，对其进行相位加权并输出相位加权后的I、Q路信号，再用多个乘法器分别为上述各路相位加权后的I、Q路信号进行幅度加权；一个阵元接收通道中所有移相器的移相值相等，为
其中，i为不同接收通道的标号，标号0的接收通道为参考通道，为接收通道i对应的相位加权值，f0为射频信号的载波频率，ti为射频信号被第i个接收通道和参考通道分别接收到时的时间差，ti大于0代表通道i比参考通道更早接收到射频信号，反之则更晚接收到射频信号。
5.根据权利要求2所述的一种低复杂度宽带接收数字波束形成器，其特征在于，累加模块使用多个N输入加法器树，分别将N个接收通道输出的多路并行I、Q路信号进行累加。
6.根据权利要求2所述的一种低复杂度宽带接收数字波束形成器，其特征在于，抗混淆滤波和抽取模块首先采用并行抗混淆滤波器对输入的累加后的多路并行I、Q路信号进行抗混淆滤波，之后使用均匀抽取的方式降低信号的数据率并输出。
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