CN116632035A - 半导体装置及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 8
- 239000002184 metal Substances 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims description 355
- 239000011229 interlayer Substances 0.000 claims description 25
- 238000002347 injection Methods 0.000 claims description 12
- 239000007924 injection Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 230000001376 precipitating effect Effects 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract 2
- 238000007254 oxidation reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
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Abstract
本发明公开了一种半导体装置及其制作方法，包括：半导体基体，具有第一主面及与第一主面相反的第二主面；发射极金属层和栅极金属层，间隔设置于第一主面之上；漂移层，设置于第一主面与第二主面之间；场环层，设置于栅极金属层区域且与漂移层相比设置于第一主面侧，场环层的上表面构成为第一主面的部分，场环层与发射极金属层电连接；第一沟槽，在半导体基体的厚度方向上从场环层的上表面向下延伸；第一栅极电极层，隔着第一氧化绝缘层与场环层的上表面相对设置，且隔着第一氧化绝缘层设置于第一沟槽内而与场环层相对设置，第一栅极电极层与栅极金属层电连接。本发明的半导体装置降低了瞬间电流和电压，提高了抗干扰能力，抑制了噪声。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体装置及其制作方法。
背景技术
相关技术中的半导体装置，如图1所示，栅极焊盘1作为栅极引出端，栅极焊盘1占用了半导体装置的较多面积，但是由于栅极焊盘1仅仅起到电极引出和封装打线的作用，因此无法有效利用半导体装置的面积。另外，相关技术中的半导体装置的栅极电极2和场环层4之间通过绝缘膜3进行绝缘，栅极电极2和场环层3之间的相对面为平面，因此栅极-发射极的电容Cge较小，Cge/Cgc减小，半导体装置的通断时间较短，半导体装置通断时的瞬间电流和电压高，而导致抗干扰能力差且噪声大。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的一个目的在于提出一种半导体装置，该半导体装置通过在场环层上设置第一沟槽，有效地利用了场环层的面积，降低了瞬间电流和电压，提高了抗干扰能力，抑制了噪声。
本发明还提出一种上述半导体装置的制作方法。
为了实现上述目的，根据本发明的第一方面实施例提出一种半导体装置，包括：半导体基体，具有第一主面及与所述第一主面相反的第二主面；发射极金属层和栅极金属层，所述发射极金属层和所述栅极金属层间隔设置于所述第一主面之上，在俯视观察时，所述发射极金属层覆盖所述半导体基体的区域设定为发射极金属层区域，所述栅极金属层覆盖所述半导体基体的区域设定为栅极金属层区域；第一导电型的漂移层，设置于所述第一主面与所述第二主面之间；第二导电型的场环层，设置于所述栅极金属层区域且与所述漂移层相比设置于所述第一主面侧，所述场环层的上表面构成为所述第一主面的部分，所述场环层与所述发射极金属层电连接；第一沟槽，在所述半导体基体的厚度方向上从所述场环层的上表面向下延伸且不贯穿所述场环层；第一栅极电极层，隔着第一氧化绝缘层与所述场环层的上表面相对设置，且隔着所述第一氧化绝缘层设置于所述第一沟槽内而与所述场环层相对设置，所述第一栅极电极层与所述栅极金属层电连接。
根据本发明实施例的半导体装置通过在场环层上设置第一沟槽，有效地利用了场环层的面积，降低了瞬间电流和电压，提高了抗干扰能力，抑制了噪声。
根据本发明的一些实施例，所述的半导体装置还包括：第二导电型的第一阱层，所述第一阱层设置于所述发射极金属层区域且与所述漂移层相比设置于所述第一主面侧，所述第一阱层与所述发射极金属层电连接；第一导电型的发射极层，所述发射极层设置于所述发射极金属层区域且选择性地设置于所述第一阱层的所述第一主面侧，所述发射极层与所述发射极金属层电连接；第二沟槽，所述第二沟槽设置于所述发射极金属层区域且在所述半导体基体的厚度方向上从所述第一主面将所述发射极层及所述第一阱层贯穿而到达所述漂移层内，所述第二沟槽的深度与所述第一沟槽的深度相同；第二栅极电极层，所述第二栅极电极层隔着第二氧化绝缘层设置于所述第二沟槽内而与所述场环层相对设置，所述第二栅极电极层与所述第一栅极电极层电连接。
根据本发明的一些实施例，所述第一氧化绝缘层和所述第二氧化绝缘层一次成型。
根据本发明的一些实施例，所述半导体装置还包括：层间介质层，所述层间介质层设于所述第一主面上，所述发射极金属层和所述栅极金属层设于所述层间介质层的上表面，所述发射极金属层经由所述层间介质层的开口与所述第一阱层、所述发射极层接触，所述栅极金属层经由所述层间介质层的开口与所述第一栅极电极层接触。
根据本发明的一些实施例，所述半导体装置还包括：第二导电型的注入层，所述注入层设置于所述栅极金属层区域且设置于所述第一栅极电极层的上表面，所述注入层与所述第一栅极电极层接触，所述栅极金属层经由所述层间介质层的开口与所述注入层接触。
根据本发明的一些实施例，所述第一沟槽为多个，多个所述第一沟槽仅沿所述第一沟槽的宽度方向间隔排布。
根据本发明的一些实施例，所述第一沟槽为多个，多个所述第一沟槽排布成多行多列。
根据本发明的一些实施例，所述第一沟槽的垂直于其深度方向的横截面构造为菱形、圆形、矩形、六边形和环形中的至少一种。
根据本发明的一些实施例，通过调整所述第一沟槽的数量和形状，调整栅极-发射极电容Cge的变化量。
根据本发明的一些实施例，所述第一沟槽的下端构造为向下凸出的圆弧形。
根据本发明的第二方面实施例提出了一种半导体装置的制作方法，包括：提供构造成第一导电型的漂移层的半导体基体；在所述半导体基体上通过注入第二导电型离子形成第二导电型的场环层；在所述场环层的上表面上刻蚀出第一沟槽，所述第一沟槽在所述半导体基体的厚度方向上从所述场环层的上表面向下延伸且不贯穿所述场环层；在所述场环层的上表面和所述第一沟槽内生长出氧化层，以形成第一氧化绝缘层；在所述第一氧化绝缘层的上表面沉淀多晶材料；对所述多晶材料进行刻蚀以形成第一栅极电极层，所述第一栅极电极层隔着所述第一氧化绝缘层与所述场环层的上表面相对设置，且隔着所述第一氧化绝缘层设置于所述第一沟槽内而与所述场环层相对设置。
根据本发明实施例的半导体装置的制作方法，通过在场环层上设置第一沟槽，有效地利用了场环层的面积，降低了瞬间电流和电压，提高了抗干扰能力，抑制了噪声。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是现有技术中半导体装置的剖视图。
图2是根据本发明实施例的半导体装置的制作过程的状态的剖视图。
图3是根据本发明实施例的半导体装置的制作过程的状态的剖视图。
图4是根据本发明实施例的半导体装置的制作过程的状态的剖视图。
图5是根据本发明实施例的半导体装置的制作过程的状态的剖视图。
图6是根据本发明实施例的半导体装置的制作过程的状态的剖视图。
图7是根据本发明实施例的半导体装置的制作过程的状态的剖视图。
图8是根据本发明实施例的半导体装置的第一沟槽的结构示意图。
图9是根据本发明实施例的半导体装置的第一沟槽的结构示意图。
图10是根据本发明实施例的半导体装置的第一沟槽的结构示意图。
图11是根据本发明实施例的半导体装置的第一沟槽的结构示意图。
图12是根据本发明实施例的半导体装置的第一沟槽的结构示意图。
图13是根据本发明实施例的半导体装置的结构示意图。
附图标记：
半导体装置1、
半导体基体100、第一主面101、第二主面102、
漂移层200、第二沟槽201、第一阱层210、发射极层220、第二栅极电极层230、第二氧化绝缘层240、
场环层300、第一沟槽310、第一氧化绝缘层320、注入层330、第一栅极电极层340、
发射极金属层500、发射极金属层区域510、栅极金属层600、栅极金属层区域610、层间介质层700、开口710、截止层800、集电极层900、集电极金属层910。
具体实施方式
下面详细描述本发明的实施例，参考附图描述的实施例是示例性的，下面详细描述本发明的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，“多个”的含义是两个或两个以上。
下面参考附图描述根据本发明实施例的半导体装置1。该半导体装置1例如是IGBT(绝缘栅型双极晶体管Insulated Gate Bipolar Transistor)。在以下的说明中，n及p表示半导体的导电型，在本发明中，将第1导电型设为N型、第2导电型设为P型而进行说明。能够使导电型逆转。
下面参考附图描述根据本发明实施例的半导体装置1。
如图2-图13所示，根据本发明实施例的半导体装置1包括半导体基体100、第一导电型的漂移层200、第二导电型的场环层300、第一栅极电极层340、发射极金属层500和栅极金属层600。
半导体基体100具有第一主面101及与第一主面101相反的第二主面102，发射极金属层500和栅极金属层600间隔设置于第一主面101之上，在俯视观察时，发射极金属层500覆盖半导体基体100的区域设定为发射极金属层区域510，栅极金属层600覆盖半导体基体100的区域设定为栅极金属层区域610。第一导电型的漂移层200设置于第一主面101与第二主面102之间，第二导电型的场环层300设置于栅极金属层区域610且与漂移层200相比设置于第一主面101侧，场环层300的上表面构成为第一主面101的部分，场环层300与发射极金属层500电连接，第一沟槽310在半导体基体100的厚度方向上从场环层300的上表面向下延伸且不贯穿场环层300，第一栅极电极层340隔着第一氧化绝缘层320与场环层300的上表面相对设置，且隔着第一氧化绝缘层320设置于第一沟槽310内而与场环层300相对设置，第一栅极电极层340与栅极金属层600电连接。
根据本发明实施例的半导体装置1，通过在场环层300的上表面设置第一沟槽310，第一沟槽310在半导体基体100的厚度方向上从场环层300的上表面向下延伸且不贯穿场环层300，这样能够保证栅极金属层600的下方，第一栅极电极层340的下方都存在场环层300。
通过第一沟槽310的设置，第一栅极电极层340与场环层300之间的相对面由平面变成曲面，由于电容与面积成正相关，因此栅极-发射极的电容Cge也会相应地增加，也就是说Cge与Cgc的比例会增大，进而延长半导体装置1的通断时间，降低瞬间电流和电压，提高抗干扰能力，抑制噪声，并且有效地利用了场环层300的面积，提高了栅极金属层600下侧空间的利用率。
另外，通过调整第一沟槽310的数量和形状，在不影响半导体装置1其他参数的情况下，能够更为精准地控制第一栅极电极层340与场环层300之间的相对面积，进而精准控制Cge的变化量。
如此，根据本发明实施例的半导体装置1通过在场环层300上设置第一沟槽310，有效地利用了场环层300的面积，降低了瞬间电流和电压，提高了抗干扰能力，抑制了噪声。
根据本发明的一些具体实施例，如图5-图7所示，半导体装置1还包括第二导电型的第一阱层210、第一导电型的发射极层220和第二栅极电极层230。
第一阱层210设置于发射极金属层区域510且与漂移层200相比设置于第一主面101侧，第一阱层210与发射极金属层500电连接，发射极层220设置于发射极金属层区域510且选择性地设置于第一阱层210的第一主面101侧，发射极层220与发射极金属层500电连接，第二沟槽201设置于发射极金属层区域510且在半导体基体100的厚度方向上从第一主面101将发射极层220及第一阱层210贯穿而到达漂移层200内，第二沟槽201的深度与第一沟槽310的深度相同，第二栅极电极层230隔着第二氧化绝缘层设于第二沟槽201内而与场环层300相对设置，第二栅极电极层230与第一栅极电极层340电连接。
由于第二沟槽201的深度与第一沟槽310的深度相同，因此第一沟槽310和第二沟槽201可以同步加工，并且加工过程相同或者几乎相同，能够降低加工复杂度，提高生产效率。
根据本发明的一些具体实施例，如图2所示，第一氧化绝缘层320和第二氧化绝缘层240一次成型。这样，第一氧化绝缘层320和第二氧化绝缘层240在同一步骤成型，加工工艺更为简单，有利于提高生产效率。
根据本发明的一些具体实施例，如图6和图7所示，半导体装置1还包括层间介质层700，层间介质层700设于第一主面101上，发射极金属层500和栅极金属层600设于层间介质层700的上表面，发射极金属层500经由层间介质层的开口710与第一阱层210、发射极层220接触，栅极金属层600经由层间介质层700的开口710与第一栅极电极层340接触。通过设置层间介质层700，能够对半导体基体100进行保护，降低半导体装置1的损坏风险。
根据本发明的一些具体实施例，如图6和图7所示，半导体装置1还包括第二导电型的注入层330，注入层330设置于栅极金属层区域610且设置于第一栅极电极层340的上表面，注入层330与第一栅极电极层340接触，栅极金属层600经由层间介质层700的开口710与注入层330接触。这样，第一栅极电极层340和栅极金属层600之间的导电效率更高，优化电路性能。
根据本发明的一些具体实施例，如图8、图9和图13所示，第一沟槽310为多个，多个第一沟槽310仅沿第一沟槽310的宽度方向间隔排布。其中，第一沟槽310可以为条形槽，第一沟槽310的延伸方向可以和第二沟槽201的延伸方向平行或者垂直。并且，第一沟槽310和第二沟槽201平行时，第一沟槽310和第二沟槽201之间并不连通。这样，第一沟槽310的构造更为简单，有利于提高生产效率。
根据本发明的一些具体实施例，如图10-图12所示，第一沟槽310为多个，多个第一沟槽310排布成多行多列。这样，能够更容易地调整第一沟槽310的数量，以更为精确地调整第一栅极电极层340和场环层300的相对面积，进而更为精确地控制栅极-发射极电容即Cge的变量。
根据本发明的一些具体实施例，如图8-图12所示，第一沟槽310的垂直于其深度方向的横截面构造为菱形、圆形、矩形中的至少一种。这样，能够更容易地调整第一沟槽310的形状，以更为精确地调整第一栅极电极层340和场环层300的相对面积，进而更为精确地控制栅极-发射极电容即Cge的变量。
根据本发明的一些具体实施例，如图2-图7所示，第一沟槽310的下端构造为向下凸出的圆弧形。这样，能够增加第一沟槽310的内表面的面积，能够增加第一栅极电极层340和场环层300的相对面积，进而能够增加栅极-发射极电容即Cge，进一步地增加了Cge与Cgc的比例，进一步地延长半导体装置1的通断时间，降低半导体装置1通断时的瞬间电流和电压，提高半导体装置1的抗干扰能力，抑制噪声。
下面参考附图描述根据本发明实施例的半导体装置1的制作方法，半导体装置1的制作方法包括：
提供构造成第一导电型的漂移层200的半导体基体100；
在半导体基体100上通过注入第二导电型离子形成第二导电型的场环层300；
在场环层300的上表面上刻蚀出第一沟槽310，第一沟槽310在半导体基体100的厚度方向上从场环层300的上表面向下延伸且不贯穿场环层300；
在场环层300的上表面和第一沟槽310内生长出氧化层，以形成第一氧化绝缘层320；
在第一氧化绝缘层320的上表面沉淀多晶材料；
对多晶材料进行刻蚀以形成第一栅极电极层340，第一栅极电极层340的下表面隔着第一氧化绝缘层320延伸到第一沟槽310内。
根据本发明实施例的半导体装置1的制作方法，通过在场环层300的上表面设置第一沟槽310，第一沟槽310在半导体基体100的厚度方向上从场环层300的上表面向下延伸且不贯穿场环层300，这样能够保证栅极金属层600的下方，第一栅极电极层340和漂移层200之间每个区域都存在场环层300。
通过第一沟槽310的设置，第一栅极电极层340与场环层300之间的相对面由平面变成曲面，由于电容与面积成正相关，因此栅极-发射极的电容Cge也会相应地增加，也就是说Cge与Cgc的比例会增大，进而延长半导体装置的通断时间，降低瞬间电流和电压，提高抗干扰能力，抑制噪声，并且有效地利用了场环层300的面积，提高了栅极金属层600下侧空间的利用率。
另外，通过调整第一沟槽310的数量和形状，在不影响半导体装置1其他参数的情况下，能够更为精准地控制第一栅极电极层340与场环层300之间的相对面积，进而精准控制Cge的变化量。
如此，根据本发明实施例的半导体装置1通过在场环层300上设置第一沟槽310，有效地利用了场环层300的面积，降低了瞬间电流和电压，提高了抗干扰能力，抑制了噪声。
下面结合附图举例描述半导体装置1的制作方法：
提供构造成N型的漂移层200的半导体基体100；
如图2所示，在半导体基体100的第一主面注入P型离子，形成场环层300；
如图2所示，在半导体基体100的第一主面刻蚀出向下延伸的第二沟槽201，以及在场环层300的上侧面刻蚀出向下延伸的第一沟槽310，第一沟槽310的深度和第二沟槽201的深度可以相同，且第一沟槽310沿第一沟槽310的厚度方向不贯穿场环层；
如图2所示，在半导体基体100的第一主面、第一沟槽310的内壁和第二沟槽201的内壁生长氧化层，以形成第一氧化绝缘层320和第二氧化绝缘层240；
如图3所示，在半导体基体100的第一主面、第一沟槽201的内壁和第二沟槽310的内壁沉积多晶硅，再对多晶硅进行刻蚀，以形成第一栅极电极层340和第二栅极电极层230，第一栅极电极层340位于第一主面上且伸入第一沟槽201，第二栅极电极层230位于第二沟槽201内；
如图4所示，在半导体基体100的第一主面和第一栅极电极层340上注入P型离子，以形成第一阱层210和注入层330，在半导体基体100的第一主面上注入N型离子，以形成第二栅极电极层230；
如图5所示，在半导体基体100的第一主面和第一栅极电极层340上沉淀层间介质，形成层间介质层700，并在层间介质层700上进行刻蚀，以形成开口710；
如图6所示，在层间介质层700上进行金属溅射刻蚀，以形成发射极金属层500和栅极金属层600，发射极金属层500通过开口710与第一阱层210、第二栅极电极层230接触以形成电连接，栅极金属层600通过开口710与第一栅极电极层340接触以形成电连接；
如图7所示，在半导体基体100的第二主面注入N型离子和P型离子，以形成截止层800和集电极层900，并且在半导体基体100的第二主面上形成集电极金属层910。
根据本发明实施例的半导体装置1的其他构成以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (11)
1.一种半导体装置，其特征在于，包括：
半导体基体，具有第一主面及与所述第一主面相反的第二主面；
发射极金属层和栅极金属层，所述发射极金属层和所述栅极金属层间隔设置于所述第一主面之上，在俯视观察时，所述发射极金属层覆盖所述半导体基体的区域设定为发射极金属层区域，所述栅极金属层覆盖所述半导体基体的区域设定为栅极金属层区域；
第一导电型的漂移层，设置于所述第一主面与所述第二主面之间；
第二导电型的场环层，设置于所述栅极金属层区域且与所述漂移层相比设置于所述第一主面侧，所述场环层的上表面构成为所述第一主面的部分，所述场环层与所述发射极金属层电连接；
第一沟槽，在所述半导体基体的厚度方向上从所述场环层的上表面向下延伸且不贯穿所述场环层；
第一栅极电极层，隔着第一氧化绝缘层与所述场环层的上表面相对设置，且隔着所述第一氧化绝缘层设置于所述第一沟槽内而与所述场环层相对设置，所述第一栅极电极层与所述栅极金属层电连接。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
第二导电型的第一阱层，所述第一阱层设置于所述发射极金属层区域且与所述漂移层相比设置于所述第一主面侧，所述第一阱层与所述发射极金属层电连接；
第一导电型的发射极层，所述发射极层设置于所述发射极金属层区域且选择性地设置于所述第一阱层的所述第一主面侧，所述发射极层与所述发射极金属层电连接；
第二沟槽，所述第二沟槽设置于所述发射极金属层区域且在所述半导体基体的厚度方向上从所述第一主面将所述发射极层及所述第一阱层贯穿而到达所述漂移层内，所述第二沟槽的深度与所述第一沟槽的深度相同；
第二栅极电极层，所述第二栅极电极层隔着第二氧化绝缘层设置于所述第二沟槽内而与所述场环层相对设置，所述第二栅极电极层与所述第一栅极电极层电连接。
3.根据权利要求2所述的半导体装置，其特征在于，所述第一氧化绝缘层和所述第二氧化绝缘层一次成型。
4.根据权利要求2所述的半导体装置，其特征在于，还包括：
层间介质层，所述层间介质层设于所述第一主面上，所述发射极金属层和所述栅极金属层设于所述层间介质层的上表面，所述发射极金属层经由所述层间介质层的开口与所述第一阱层、所述发射极层接触，所述栅极金属层经由所述层间介质层的开口与所述第一栅极电极层接触。
5.根据权利要求4所述的半导体装置，其特征在于，还包括：
第二导电型的注入层，所述注入层设置于所述栅极金属层区域且设置于所述第一栅极电极层的上表面，所述栅极金属层经由所述层间介质层的开口与所述注入层接触。
6.根据权利要求1所述的半导体装置，其特征在于，所述第一沟槽为多个，多个所述第一沟槽仅沿所述第一沟槽的宽度方向间隔排布。
7.根据权利要求1所述的半导体装置，其特征在于，所述第一沟槽为多个，多个所述第一沟槽排布成多行多列。
8.根据权利要求7所述的半导体装置，其特征在于，所述第一沟槽的垂直于其深度方向的横截面构造为菱形、圆形、矩形、六边形和环形中的至少一种。
9.根据权利要求1-8中任一项所述的半导体装置，其特征在于，通过调整所述第一沟槽的数量和形状，调整栅极-发射极电容Cge的变化量。
10.根据权利要求1-8中任一项所述的半导体装置，其特征在于，所述第一沟槽的下端构造为向下凸出的圆弧形。
11.一种半导体装置的制作方法，其特征在于，包括：
提供构造成第一导电型的漂移层的半导体基体；
在所述半导体基体上通过注入第二导电型离子形成第二导电型的场环层；
在所述场环层的上表面上刻蚀出第一沟槽，所述第一沟槽在所述半导体基体的厚度方向上从所述场环层的上表面向下延伸且不贯穿所述场环层；
在所述场环层的上表面和所述第一沟槽内生长出氧化层，以形成第一氧化绝缘层；
在所述第一氧化绝缘层的上表面沉淀多晶材料；
对所述多晶材料进行刻蚀以形成第一栅极电极层，所述第一栅极电极层隔着所述第一氧化绝缘层与所述场环层的上表面相对设置，且隔着所述第一氧化绝缘层设置于所述第一沟槽内而与所述场环层相对设置。
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|---|---|---|---|---|
| CN117637831A (zh) * | 2023-11-20 | 2024-03-01 | 海信家电集团股份有限公司 | 半导体装置和半导体装置的制造方法 |
| CN117650161A (zh) * | 2023-10-31 | 2024-03-05 | 海信家电集团股份有限公司 | 半导体装置和半导体装置的制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104247028A (zh) * | 2012-04-27 | 2014-12-24 | 罗姆股份有限公司 | 半导体装置以及半导体装置的制造方法 |
| US20150255587A1 (en) * | 2014-03-04 | 2015-09-10 | Toyota Jidosha Kabushiki Kaisha | A semiconductor device comprising a main region, a current sense region, and a well region |
| CN105103298A (zh) * | 2013-03-31 | 2015-11-25 | 新电元工业株式会社 | 半导体装置 |
| CN107431094A (zh) * | 2015-03-27 | 2017-12-01 | 罗姆股份有限公司 | 半导体装置 |
| CN113921605A (zh) * | 2020-07-10 | 2022-01-11 | 三菱电机株式会社 | 半导体装置 |
| CN115528025A (zh) * | 2021-06-25 | 2022-12-27 | 三菱电机株式会社 | 半导体装置 |
-
2023
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104247028A (zh) * | 2012-04-27 | 2014-12-24 | 罗姆股份有限公司 | 半导体装置以及半导体装置的制造方法 |
| CN105103298A (zh) * | 2013-03-31 | 2015-11-25 | 新电元工业株式会社 | 半导体装置 |
| US20150255587A1 (en) * | 2014-03-04 | 2015-09-10 | Toyota Jidosha Kabushiki Kaisha | A semiconductor device comprising a main region, a current sense region, and a well region |
| CN107431094A (zh) * | 2015-03-27 | 2017-12-01 | 罗姆股份有限公司 | 半导体装置 |
| CN113921605A (zh) * | 2020-07-10 | 2022-01-11 | 三菱电机株式会社 | 半导体装置 |
| CN115528025A (zh) * | 2021-06-25 | 2022-12-27 | 三菱电机株式会社 | 半导体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117650161A (zh) * | 2023-10-31 | 2024-03-05 | 海信家电集团股份有限公司 | 半导体装置和半导体装置的制造方法 |
| CN117637831A (zh) * | 2023-11-20 | 2024-03-01 | 海信家电集团股份有限公司 | 半导体装置和半导体装置的制造方法 |
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