CN116521126A - 集成电路器件及在其中的存储器中进行乘法的方法 - Google Patents

Abstract

本发明的实施例提供了一种集成电路器件，包括第一存储单元、第二存储单元、第一逻辑元件、第二逻辑元件和第三逻辑元件。第一存储单元被配置为在第一节点存储第一位，并且第二存储单元被配置为在第二节点存储第二位。第一逻辑元件包括连接至第一节点的第一节点输入端，第二逻辑元件包括连接至第二节点的第二节点输入端，并且第三逻辑元件包括连接至第一逻辑元件的第一输出端的第一输入端和连接至第二逻辑元件的第二输出端的第二输入端。本发明的实施例还提供了一种在集成电路存储器中进行乘法的方法。

Description

集成电路器件及在其中的存储器中进行乘法的方法

技术领域

本发明的实施例总体涉及电子电路领域，更具体地，涉及集成电路器件及在其中的存储器中进行乘法的方法。

背景技术

本公开一般涉及存内计算(in-memory computing)系统，称为存内计算(CIM)系统，并且还涉及在数据处理中，诸如在乘法累加(MAC)操作中，使用的内存单元和内存阵列。CIM系统将信息存储在计算机的内存中，诸如在计算机的随机存取存储器(RAM)中，并且在内存单元级别执行计算，而不是在计算机的内存与处理器之间移动大量数据以用于每个计算步骤。由于数据是从计算机的内存中访问且在同一内存中处理，因此操作速度更快，从而在业务和机器学习(ML)应用程序中实现更快的报告和决策制定。正在努力提高CIM系统的性能。

发明内容

本发明的一个方面提供了一种集成电路器件，包括：第一存储单元，被配置为在第一节点存储第一位；第二存储单元，被配置为在第二节点存储第二位；第一逻辑元件，包括连接至所述第一节点的第一节点输入端；第二逻辑元件，包括连接至所述第二节点的第二节点输入端；以及第三逻辑元件，包括连接至所述第一逻辑元件的第一输出端的第一输入端和连接至所述第二逻辑元件的第二输出端的第二输入端。

本发明的另一个方面提供了一种集成电路器件，包括：选择电路，被配置为接收读取选择信号和输入信号并且基于所述读取选择信号和所述输入信号提供读取字线输出信号；存储电路，包括：第一存储单元，被配置为在第一节点存储第一位；和第二存储单元，被配置为在第二节点存储第二位；以及乘法电路，被配置为接收所述读取字线输出信号、所述第一位和所述第二位并且提供乘法结果。

本发明的又一个方面提供了一种在集成电路存储器中进行乘法的方法，包括：在第一存储单元的第一节点存储第一位；在第二存储单元的第二节点存储第二位；在选择电路处接收读取选择信号和输入信号；由所述选择电路基于所述读取选择信号和所述输入信号来输出读取字线输出信号；在乘法电路处接收所述读取字线输出信号、所述第一位和所述第二位；以及通过所述乘法电路输出乘法结果。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。此外，附图是作为本公开的实施例的实例的说明性的，而不是限制性的。

图1是根据一些实施例示出CIM器件的示意图。

图2是根据一些实施例示出被配置为将输入数据XIN与来自存储单元的数据相乘的行选择和乘法电路的示意图。

图3是根据一些实施例示出的SRAM单元的示意图。

图4是根据一些实施例示出的包括字线驱动器、两个6T SRAM存储单元和乘法电路的行选择和乘法电路的示意图。

图5是根据一些实施例示出的图4的行选择和乘法电路的真值表的示意图。

图6是根据一些实施例示出的提供图4中所示的乘法电路的功能的MOSFET乘法电路的示意图。

图7是根据一些实施例示出的图4中所示的存储单元和图6的乘法电路的晶体管布局的示意图。

图8是根据一些实施例示出的通过将输入信号XIN和数据信号D相乘以提供反相输出信号OUTB来改变信号极性的行选择和乘法电路的示意图。

图9是根据一些实施例示出的提供图8中所示的乘法电路的功能的MOSFET乘法电路的示意图。

图10是根据一些实施例示出的图8中所示的存储单元和图9的乘法电路的晶体管布局的示意图。

图11是根据一些实施例示出的三行乘法电路的示意图。

图12是根据一些实施例示出的提供图11的乘法电路的功能的MOSFET乘法电路的示意图。

图13是根据一些实施例示出的四行乘法电路的示意图。

图14是根据一些实施例示出了在传统读取端口(Conv)和本公开的新乘法电路(New)中的读取字线(RWL)的数量和晶体管(Tr)的数量的表格的示意图。

图15是根据一些实施例示出的锁存SRAM单元的示意图。

图16是根据一些实施例示出的包括字线驱动器(未示出)、两个8TSRAM单元和乘法电路的行选择和乘法电路的示意图。

图17是根据一些实施例示出的图16中所示的存储单元和图16中所示的乘法电路的晶体管布局的示意图。

图18是根据一些实施例示出的包括字线驱动器(未示出)、两个1T1C存储单元和乘法电路的行选择和乘法电路的示意图。

图19是根据一些实施例示出的集成电路存储器中的乘法方法的示意图。

具体实施方式

本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

人工智能(AI)使用深度学习技术，其中，计算机系统可以组织为具有多个互连处理节点的神经网络，这些节点能够分析数据。神经网络包括多层计算节点，其中，更深层基于由更高层执行的计算结果来执行计算。此外，在某些神经网络中，会计算权重并且将其用于对输入数据执行计算。

人工智能系统包括ML系统，其中，计算机算法通过经验和数据自动改进。ML算法基于样本数据(称为训练数据)构建模型，以进行预测或决策，而无需显式编程来这样做。在这些系统中，输入数据与训练数据进行比较，即，对已知数据(如训练数据)的属性进行计算分析。实例系统可以在对象识别领域找到，其中，系统分析许多已知图像的属性，诸如一千个或更多个图像，以确定可用于执行统计分析来识别输入图像/对象的模式。在一些实施例中，AI系统被称为卷积神经网络(CNN)。

ML的计算量非常大，其中，ML神经网络计算权重以对输入数据执行计算。ML包括计算点积和向量的绝对差，可以使用对诸如输入数据和权重的数据执行的MAC运算来计算它们。大型和深度神经网络的计算涉及许多数据元素，因此将数据存储在由于内存大小和高速缓存成本而过于昂贵的处理器高速缓存中是不切实际的。此外，在其他内存资源(例如RAM)和处理器之间传输数据非常耗时，并且成为ML系统的瓶颈。此外，随着数据集大小的增加，移动数据所消耗的时间和能量/功率最终是处理器执行计算所用时间和能量/功率的数倍。

因此，CIM电路已被开发用于执行神经网络计算。CIM电路在内存中本地执行操作，而无需将数据发送到主机处理器。这减少了内存和主机处理器之间传输的数据量，从而实现更高的处理量和性能。此外，传输数据的减少降低了系统消耗的能量/功率。

在一些CIM系统中，存储阵列包括存储权重数据的存储单元，并且输入驱动器提供输入数据。存储单元可以按行和列排列，并且权重数据可以存储在任何合适类型的存储单元中，诸如数据锁存器、触发器和/或其他存储单元，诸如闪存、磁随机存取存储器(MRAM)、电阻式随机存取存储器(RRAM)、静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)，诸如一晶体管一电容器(1T1C)存储单元。

在一些CIM神经网络应用中，MAC运算计算两个数字的乘积且将这些乘积相加。存储权重数据的存储单元连接至逻辑电路(诸如乘法电路)，逻辑电路基于权重数据和输入数据提供输出数据。使用加法器电路对逻辑电路的输出进行累加或相加以获得输出值。在这些系统中，如果CIM存储器读取操作所涉及的存储单元的行数小于或等于四行，则用于存储单元和常规静态读取端口的芯片上的空间大于所必需的。

所公开的实施例包括CIM器件，CIM器件包括电连接至提供逐位乘法计算的乘法逻辑电路的存储单元，其中，来自存储单元的数据与输入数据相乘。在一些实施例中，乘法逻辑电路为两行存储单元提供逐位乘法。在一些实施例中，乘法逻辑电路为三行存储单元提供逐位乘法。在一些实施例中，乘法逻辑电路为四行存储单元提供逐位乘法。在一些实施例中，来自存储单元的数据是在诸如CNN的神经网络中使用的权重。在其他实施例中，乘法逻辑电路可被配置为为多于四行的存储单元提供逐位乘法，使得多于四行的存储单元的逐位乘法在本发明的范围内。

公开的实施例包括连接至选择逻辑和乘法逻辑电路的六晶体管和八晶体管SRAM单元。在一些实施例中，选择逻辑电路包括NAND门。在一些实施例中，选择逻辑电路包括AND门。在一些实施例中，乘法逻辑电路包括OR门和NAND门。在一些实施例中，乘法逻辑电路包括AND门和NOR门。在其他实施例中，存储器包括不同的存储单元，诸如其他数据锁存器、触发器，和/或包括闪存、MRAM、RRAM、SRAM和DRAM单元的存储单元。在一些实施例中，存储器包括1T1C存储单元。

在所公开的实施例中，与先前的读取端口配置相比，在乘法逻辑电路中使用的晶体管和读取字线的数目减少。在一些实施例中，与其他读取端口配置中的十二个晶体管和五根读取字线相比，在乘法逻辑电路中使用的晶体管和读取字线被减少至八个晶体管和两根读取字线。

所公开的实施例的优点提供了减少芯片上占用的空间量的CIM存储单元和逻辑电路布置，提供了提高诸如速度性能的性能的存储器内乘法运算，并且降低了能量/功率要求。因此，提高了功率、性能和面积(PPA)。

图1是根据一些实施例示出的CIM器件20的示意图。CIM器件20包括包含存储单元块24和乘法电路26的CIM存储阵列22。存储单元块24中的每一个均包括存储单元28，存储单元28被配置为存储数据位并且布置成两个存储单元行30和行32。行30和行32电连接至乘法电路26中的对应一个，以将存储的数据位提供给乘法电路26。在一些实施例中，存储单元28被配置为存储权重数据，诸如用于CNN的权重。在其他实施例中，存储单元28被布置成多于两行30和行32，诸如三行或四行，并且这些行中的存储单元28电连接至乘法电路26中的对应一个。另外，在其他实施例中，存储单元28可以布置成多于四行的存储单元，并且来自多于四行的存储单元28电连接至乘法电路26中的对应的一个或多个。

在一些实施例中，存储单元28包括SRAM单元。在SRAM单元中，数据通过一根或多根位线(诸如位线(BL)和称为反相位线(BLB)的互补位线)写入SRAM单元和从其读取。在SRAM单元中的一个或多个存取晶体管被字线(WL)信号激活后，数据被写入SRAM单元并从其读取。在其他实施例中，存储单元28包括不同的存储单元，诸如数据锁存器、触发器，和/或包括闪存、MRAM、RRAM、SRAM和DRAM单元的其他存储单元。在一些实施例中，存储单元28包括1T1C存储单元。

CIM器件20还包括输入驱动器34和WL驱动器36。输入驱动器34被配置为接收输入信号XIN且将其驱动至字线驱动器36。WL驱动器36被配置为接收来自输入驱动器34的输入信号XIN以及读取选择信号RSEL，并且将读取字线信号提供给乘法电路26以激活存储阵列22的行30和行32。

存储控制器38接收用于控制CIM器件20的操作的控制信号CNTRL。例如，存储控制器38向电连接至存储阵列22的位线的读/写电路40提供控制信号以选择存储阵列22的位线，即，列。读/写电路40接收和提供输入/输出(I/O)数据。在一些实施例中，存储的数据位包括4位权重，使得四列存储单元28和乘法电路26用于存储4位权重值。此外，在一些实施例中，具有w位的权重值使用w列存储单元28和相应的乘法电路26。

来自乘法电路26的输出信号OUT被提供给加法器电路42，加法器电路42将各个乘法电路26的输出信号OUT相加。累加器电路44电连接至加法器电路42并且被配置为提供MAC输出MACOUT。

图2是根据一些实施例示出的被配置为将输入数据XIN与来自存储单元52和54的数据相乘的行选择和乘法电路50的示意图。行选择和乘法电路50包括存储单元52和54、字线驱动器56和乘法电路58。在一些实施例中，字线驱动器56类似于字线驱动器36(如图1所示)。在一些实施例中，乘法电路58类似于乘法电路26(图1所示)。在一些实施例中，存储单元52和54类似于存储单元28(图1所示)，并且存储单元52和54中的每一个来自存储单元块24的行30和行32中的不同行。在其他实施例中，行选择和乘法电路50被配置为将输入数据XIN与来自多于两行的存储单元(诸如来自三行或四行存储单元)的数据相乘。

字线驱动器56包括电连接至乘法电路58的NAND门60和NAND门62。NAND门60和NAND门62中的每一个均被配置为接收输入信号XIN以及读取选择信号RSEL和RSEL中的一个。此外，NAND门60和NAND门62中的每一个均被配置为将读取字线信号RWLB和RWLB中的一个提供给乘法电路58以激活存储单元52和54的选定行。NAND门60接收输入信号XIN和读取选择信号RSEL且将读取字线信号RWLB提供给乘法电路58。NAND门62接收输入信号XIN和读取选择信号RSEL且将读取字线信号RWLB提供给乘法电路58。

存储单元52和54电连接至乘法电路58，以数据信号DB和DB的形式将存储的数据位提供给乘法电路58。在一些实施例中，存储单元52和54是SRAM单元。在其他实施例中，存储单元52和54是数据锁存器、触发器，和/或其他存储单元，例如闪存、MRAM、RRAM、SRAM和DRAM单元。在一些实施例中，存储单元52和54是1T1C存储单元。在一些实施例中，存储单元52和54被配置为存储权重数据，诸如用于CNN的权重。

乘法电路58包括用于将从字线驱动器56接收的输入数据信号XIN与来自存储单元52和54的数据位相乘的逻辑门。在该实例中，乘法电路58包括第一OR门64、第二OR门66和NAND门68。在其他实施例中，乘法电路58包括不同的逻辑门。

第一OR门64被配置为接收来自字线驱动器56的读取字线信号RWLB和来自存储单元52的数据信号DB。第二OR门66被配置为接收来自字线驱动器56的读取字线信号RWLB和来自存储单元54的数据信号DB。NAND门68接收来自第一OR门64和第二OR门66中的每一个的输出并且在输出端OUT提供乘法结果。

在操作中，为了选择存储单元52和54中的一个，字线驱动器56中的NAND门60和NAND门62中的一个接收逻辑高(1)读取选择信号RESL或RSEL，并且NAND门60和NAND门62中的另一个接收逻辑低(0)读取选择信号RESL或RSEL。接收逻辑低(0)读取选择信号RESL或RSEL的NAND门60或62未被选择，并且向OR门64或66中的一个提供逻辑高(1)，OR门64或66又将逻辑高(1)读取选择信号RESL或RSEL传输至输出NAND门68的一个输入端。选择接收逻辑高(1)读取选择信号RESL或RSEL的NAND门60或62，以对输入信号XIN进行反转，并且将反转后的输入信号XINB传输给OR门64和66中的另一个。

接收反相输入信号XINB的OR门64或66还接收来自连接的存储单元52或54的数据信号DB和DB中的一个，并且将输出信号提供给输出NAND门68。这将反相的输入信号XINB与从连接的存储单元52或54接收的数据相乘。NAND门68在输出端OUT处提供相乘结果。

具有字线驱动器56和存储器内乘法电路58的优点包括减少芯片上占用的空间、提高速度性能以及降低能量/功率要求。

图3是根据一些实施例示出的SRAM单元100的示意图。SRAM单元100是六晶体管(6T)SRAM单元。在一些实施例中，SRAM单元100类似于一个或多个存储单元28(如图1所示)。在一些实施例中，SRAM单元100类似于存储单元52和54(如图2所示)中的一个或多个。在一些实施例中，SRAM单元100用在图1的CIM器件20中。在一些实施例中，SRAM单元100用在图2的行选择和乘法电路50中。在其他实施例中，SRAM单元100可以包括多于或少于六个晶体管，例如四个、八个或十个晶体管。

SRAM单元100包括两个交叉连接的反相器102和104。第一反相器102包括第一PMOS/NMOS晶体管对106和108，第二反相器104包括第二PMOS/NMOS晶体管对110和112。SRAM单元100还包括左传输门(PGL)晶体管114和右传输门(PGR)晶体管116。

向反相器102和104中的每个供电，其中左上拉(PUL)晶体管106和右上拉(PUR)晶体管110中的每一个的第一端子电连接至电源VDD，并且左下拉(PDL)晶体管108和右下拉(PDR)晶体管112中的每一个的第一端子电连接至参考电压VSS，诸如地。数据位作为节点Q处的电压存储在SRAM单元100中，并且可以经由位线BL通过右传输门晶体管116读取，其中，对节点Q的访问由右传输门晶体管116控制。节点Q的反相节点(QB)存储节点Q处的值的补码，因此如果Q为高，则QB为低，反之亦然。节点QB可以经由位线BLB通过左传输门晶体管114读取，其中，对节点QB的访问由左传输门晶体管114控制。

左传输门晶体管114的栅极连接至字线WL。左传输门晶体管114的第一源极/漏极(S/D)端连接至反相位线BLB，左传输门晶体管114的第二S/D端在节点QB处连接至左上拉晶体管106和左下拉晶体管108的第二端，并且连接至右上拉晶体管110和右下拉晶体管112的栅极，以提供反相数据输出信号DB。

此外，右传输门晶体管116的栅极连接至字线WL。右传输门晶体管116的第一S/D端连接至位线BL，右传输门晶体管116的第二S/D端在节点Q处连接至右上拉晶体管110和右下拉晶体管112的第二端，并且连接至左上拉晶体管106和左下拉晶体管108的栅极。

图4是根据一些实施例示出的包括字线驱动器202、两个6T SRAM存储单元204和206以及乘法电路208的行选择和乘法电路200的示意图。行选择和乘法电路200被配置为将反相输入数据XINB和来自存储单元204和206的反相数据DB相乘。在其他实施例中，行选择和乘法电路200被配置为将输入数据和来自多于两行(诸如来自三行或四行存储单元)的存储单元的数据相乘。

字线驱动器202包括电连接至乘法电路208的NAND门210和NAND门212。NAND门210接收输入信号XIN和读取选择信号RSEL且通过第一读取字线214将读取字线信号RWLB提供至乘法电路208，并且NAND门212接收输入信号XIN和读取选择信号RSEL且通过第二读取字线216将读取字线信号RWLB提供至乘法电路208。在一些实施例中，字线驱动器202类似于字线驱动器36(如图1所示)。在一些实施例中，字线驱动器202类似于字线驱动器56(如图2所示)。

存储单元204和206电连接至乘法电路208，以数据信号DB和DB的形式将存储的数据位提供给乘法电路208。存储单元204被配置为通过数据线218向乘法电路208提供数据信号DB，并且存储单元206通过数据线220向乘法电路208提供数据信号DB。存储单元204和206是类似于图3的6T SRAM单元100的6T SRAM单元，因此这里将不再重复对6T SRAM单元的描述。此外，在一些实施例中，存储单元204和206中的每一个类似于存储单元28中的一个(如图1所示)，其中，存储单元204和206中分别来自存储单元块24的行30和行32中的不同一行。在一些实施例中，存储单元204和206被配置为存储权重数据，例如用于CNN的权重。

乘法电路208包括第一OR门222、第二OR门224和NAND门226。第一OR门222被配置为从字线驱动器202接收读取字线信号RWLB以及来自存储单元204的数据信号DB。第二OR门224被配置为接收来自字线驱动器202的读取字线信号RWLB和来自存储单元206的数据信号DB。NAND门226接收分别来自第一OR门222和第二OR门224的输出并且在输出端OUT处提供乘法结果。在一些实施例中，乘法电路208类似于乘法电路26(图1所示)。在一些实施例中，乘法电路208类似于乘法电路58(图2所示)。

在操作中，为了选择存储单元204和206中的一个，字线驱动器202中的NAND门210和NAND门212中的一个接收逻辑高(1)读取选择信号RESL或RSEL，并且NAND门210和NAND门212中的另一个接收逻辑低(0)读取选择信号RESL或RSEL。接收逻辑低(0)读取选择信号RESL或RSEL的NAND门210或NAND门212未被选择，并且向OR门222和OR门224中的一个OR门提供逻辑高(1)，OR门222和OR门224中的这个OR门又将逻辑高(1)传输至输出NAND门226的一个输入端。选择接收逻辑高(1)读取选择信号RESL或RSEL的NAND门210或NAND门212以使输入信号XIN反相并且将反相输入信号XINB传输到OR门222和224中的另一个。这个OR门222或OR门224接收反相输入信号XINB和数据信号DB和DB中的一个并且提供输出信号至NAND门226的另一个输入端。这将反相输入信号XINB与从数据信号DB和DB中的一个接收的数据相乘。NAND门226在输出端OUT提供乘法结果。

图5是根据一些实施例示出的用于图4的行选择和乘法电路200的真值表230的示意图。真值表230包括在列232的信号RSEL、在列234的RSEL、在列236的XIN、在列238的RWLB、在列240的RWLB、在列242的DB、在列244的DB，以及在列246的OUT。

在行248中，信号RSEL处于逻辑高(1)并且RSEL处于逻辑低(0)，这会选择NAND门212。XIN处于逻辑高(1)，使得RWLB为逻辑低(0)。此外，由于RSEL处于逻辑低(0)，RWLB处于逻辑高(1)并且OR门222的输出处于逻辑高(1)。如果DB处于逻辑低(0)，则OR门224的输出为逻辑低(0)并且NAND门226在输出端OUT处提供逻辑高(1)。如果DB处于逻辑高(1)，则OR门224的输出为逻辑高(1)并且NAND门226在输出端OUT处提供逻辑低(0)。

在行250中，信号RSEL处于逻辑高(1)并且RSEL处于逻辑低(0)，这选择了NAND门212。XIN处于逻辑低(0)，使得RWLB处于逻辑高(1)并且OR门224的输出处于逻辑高(1)。此外，由于RSEL处于逻辑低(0)，RWLB处于逻辑高(1)并且OR门222的输出处于逻辑高(1)。因此，NAND门226在输出端OUT处提供逻辑低(0)。

在行252，信号RSEL处于逻辑高(1)并且RSEL处于逻辑低(0)，这选择了NAND门210。XIN处于逻辑高(1)，使得RWLB为逻辑低(0)。此外，由于RSEL处于逻辑低(0)，RWLB处于逻辑高(1)并且OR门224的输出处于逻辑高(1)。如果DB为逻辑低(0)，则OR门222的输出为逻辑低(0)并且NAND门226在输出端OUT处提供逻辑高(1)。如果DB为逻辑高(1)，OR门222的输出为逻辑高(1)，并且NAND门226在输出端OUT处提供逻辑低(0)。

在行254中，信号RSEL处于逻辑高(1)并且RSEL处于逻辑低(0)，这选择了NAND门210。XIN处于逻辑低(0)，使得RWLB处于逻辑高(1)并且OR门222的输出处于逻辑高(1)。此外，由于RSEL处于逻辑低(0)，RWLB处于逻辑高(1)并且OR门224的输出处于逻辑高(1)。因此，NAND门226在输出端OUT处提供逻辑低(0)。

图6是根据一些实施例示出的提供乘法电路208(图4所示)的功能的MOSFET乘法电路260的示意图。乘法电路260包括八个晶体管，即，四个PMOS晶体管262、264、266和268以及四个NMOS晶体管270、272、274和276。

PMOS晶体管262的第一S/D电连接至电源VDD，PMOS晶体管262的第二S/D电连接至PMOS晶体管264的第一S/D。此外，PMOS晶体管266的第一S/D电连接至电源VDD并且PMOS晶体管266的第二S/D电连接至PMOS晶体管268的第一S/D。PMOS晶体管264的第二S/D电连接至PMOS晶体管268的第二S/D以及NMOS晶体管270和274中的每一个的第一S/D。NMOS晶体管270的第二S/D电连接至NMOS晶体管274的第二S/D以及NMOS晶体管272和276中的每一个的第一S/D。NMOS晶体管272和276中的每一个的第二S/D电连接至参考VSS，例如地。

PMOS晶体管262和NMOS晶体管270的栅极电连接在一起以接收数据信号DB，并且PMOS晶体管268和NMOS晶体管276的栅极电连接在一起以接收数据信号DB。此外，PMOS晶体管264和NMOS晶体管274的栅极电连接在一起以接收读取字线信号RWLB，并且PMOS晶体管266和NMOS晶体管272的栅极电连接在一起以接收读取字线信号RWLB。

在操作中，如果读取字线信号RWLB处于逻辑低(0)，则PMOS晶体管266被偏置导通并且NMOS晶体管272被偏置截止。此外，如果读取字线信号RWLB处于逻辑高(1)，则PMOS晶体管264被偏置截止而NMOS晶体管274被偏置导通。因此，如果数据信号DB处于逻辑低(0)，则PMOS晶体管268被偏置导通而NMOS晶体管276被偏置截止，使得输出端OUT处于逻辑高(1)，并且如果数据信号DB处于逻辑高电平(1)，PMOS晶体管268被偏置截止而NMOS晶体管276被偏置导通，使得输出端OUT处于逻辑低电平(0)。

此外，如果读取字线信号RWLB为逻辑低(0)，则PMOS晶体管264被偏置导通，NMOS晶体管274被偏置截止，并且如果读取字线信号RWLB为逻辑高(1)，PMOS晶体管266被偏置截止，NMOS晶体管272被偏置导通。因此，如果数据信号DB为逻辑低(0)，则PMOS晶体管262被偏置导通而NMOS晶体管270被偏置截止，使得输出端OUT处于逻辑高(1)，并且如果数据信号DB为逻辑高(1)，PMOS晶体管262被偏置截止，而NMOS晶体管270被偏置导通，使得输出端OUT为逻辑低(0)。

如果读取字线信号RWLB和读取字线信号RWLB中的每一个都处于逻辑高(1)，则PMOS晶体管264和266被偏置截止并且NMOS晶体管272和274被偏置导通，使得输出端OUT处于逻辑低电平(0)。

图7是根据一些实施例示出的存储单元204和206(图4所示)以及图6的乘法电路260的晶体管布局280的示意图。布局280包括二十个晶体管，其中存储单元204和206中的每一个是6T SRAM单元，使得两个存储单元204和206包括十二个晶体管，并且乘法电路260包括八个晶体管P0-P3和N0-N3。该布局包括六个有源区282a-有源区282f和六个栅极结构284a-栅极结构284f。位于布局280顶部和底部的栅极结构284a和284f都是伪栅极结构。

提供数据信号DB的存储单元206分别在第一有源区282a中以及栅极结构284c和284d处布置有右上拉晶体管PUR1和左上拉晶体管PUL1。右传输门晶体管PGR1和左传输门晶体管PGL1分别位于第二有源区282b及栅极结构284b和284e处，并且右下拉晶体管PDR1和左下拉晶体管PDL1分别位于第二有源区282b及栅极结构284c和284d处。

提供数据信号DB的存储单元204在第三有源区282c中及栅极结构284b和284e处分别布置有右传输门晶体管PGR0和左传输门晶体管PGL0，以及在第三有源区282c中及栅极结构284c和284d处分别布置有左下拉晶体管PDR0和右下拉晶体管PDL0。右上拉晶体管PUR0和左上拉晶体管PUL0分别位于第四有源区282d及栅极结构284c和284d处。

乘法电路在第五有源区282e布置有四个PMOS晶体管P0-P3，在第六有源区282f布置有四个NMOS晶体管N0-N3。晶体管P1和N1在栅极结构284b处，晶体管P0和N0在栅极结构284c处，晶体管P2和N2在栅极结构284d处，晶体管P3和N3在栅极结构284e处。

如上所述，布局280包括六个有源区282a-有源区282f和六个栅极结构284a-栅极结构284f。布局280还包括扩散区上金属(metal over diffusion，MD)层，例如MD层286，它们被配置为电连接至有源区282a-有源区282f。布局280还包括切割MD(CMD)层，诸如CMD层288，它们被配置为分离或切割MD层286。在一些实施例中，布局280还包括金属层，例如金属层290，它们是背面金属层或正面金属层。在一些实施例中，金属层290是布局280中的配电网络(PDN)的部分。

图8是根据一些实施例示出的通过将输入信号XIN和数据信号D相乘以提供反相输出信号OUTB来改变信号极性的行选择和乘法电路300的示意图。行选择和乘法电路300包括字线驱动器302、两个6T SRAM存储单元304和306以及乘法电路308。行选择和乘法电路300被配置为将输入数据XIN和来自存储单元304和306的数据D相乘。在其他实施例中，行选择和乘法电路300被配置为将输入数据和来自多于两行的存储单元(例如来自三行或四行的存储单元)的数据相乘。

字线驱动器302包括电连接至乘法电路308的AND门310和312。AND门310接收输入信号XIN和读取选择信号RSEL并且通过第一读取字线314向乘法电路308提供读取字线信号RWL，AND门312接收输入信号XIN和读取选择信号RSEL并且提供第二读取字线316将读取字线信号RWL提供至乘法电路308。在一些实施例中，字线驱动器302类似于字线驱动器36(如图1所示)。在一些实施例中，字线驱动器302类似于字线驱动器56(如图2所示)。

存储单元304和306电连接至乘法电路308，以数据信号D和D向乘法电路308提供存储的数据位。存储单元304被配置为通过数据线318向乘法电路308提供数据信号D，并且存储单元306通过数据线320向乘法电路308提供数据信号D。存储单元304和306是类似于图3的6T SRAM单元100的6T SRAM单元，除了输出Q和QB已经互换并且位线BL和BLB已经互换。此外，存储单元304和306是6T SRAM单元，类似于图3的6T SRAM单元100，因此这里不再重复对6T SRAM单元的描述。在一些实施例中，存储单元304和306中的每一个类似于存储单元28中的一个(如图1所示)，其中，存储单元304和306分别来自存储单元块24的行30和行32中的不同行。在一些实施例中，存储单元304和306被配置为存储权重数据，例如用于CNN的权重。

乘法电路308包括第一AND门322、第二AND门324和NOR门326。第一AND门322被配置为接收来自字线驱动器302的读取字线信号RWL以及来自存储单元304的读取数据信号D。第二AND门324被配置为接收来自字线驱动器302的读取字线信号RWL和来自存储单元306的数据信号D。NOR门326接收来自第一AND门322和第二AND门324的每一个的输出并且在输出端OUTB处提供乘法结果。在一些实施例中，乘法电路308类似于乘法电路26(图1所示)。在一些实施例中，乘法电路308类似于乘法电路58(图2所示)。

在操作中，为了选择存储单元304和306中的一个，字线驱动器302中的AND门310和AND门312中的一个接收逻辑高(1)读取选择信号RESL或RSEL，并且AND门310和AND门312中的另一个接收逻辑低(0)读取选择信号RESL或RSEL。接收逻辑低(0)读取选择信号RESL或RSEL的AND门310或AND门312未被选择，并且提供逻辑低(0)至AND门322和AND门324中的一个AND门，这个AND门又将逻辑低(0)传输至NOR门326的一个输入。

接收逻辑高(1)读取选择信号RESL或RSEL的AND门310或312被选择以将输入信号XIN传输至AND门322和324中的另一个。该AND门322或324接收输入信号XIN和数据信号D和D中的一个并且将输出信号提供给NOR门326的另一个输入。这将输入信号XIN和从数据信号D和D中的一个接收的数据相乘。NOR门326在反相输出端OUTB处提供乘法结果。

图9是根据一些实施例示出的提供乘法电路308(图8所示)的功能的MOSFET乘法电路340的示意图。乘法电路340包括八个晶体管，即，四个PMOS晶体管342、344、346和348以及四个NMOS晶体管350、352、354和356。

PMOS晶体管342的第一S/D电连接至电源VDD，并且PMOS晶体管342的第二S/D电连接至PMOS晶体管344的第一S/D。而且，PMOS晶体管346的第一S/D电连接至电源VDD，并且PMOS晶体管346的第二S/D电连接至PMOS晶体管348的第一S/D。此外，PMOS晶体管342的第二S/D电连接至PMOS晶体管346的第二S/D。在输出端OUTB处，PMOS晶体管344的第二S/D电连接至PMOS晶体管348的第二S/D，并且电连接至NMOS晶体管350和354中每个的第一S/D。NMOS晶体管350的第二S/D电连接至NMOS晶体管352的第一S/D，并且NMOS晶体管354的第二S/D电连接至NMOS晶体管356的第一S/D。NMOS晶体管352和356中的每个的第二S/D电连接至参考VSS，例如地。

PMOS晶体管344和NMOS晶体管352的栅极电连接在一起以接收数据信号D，并且PMOS晶体管346和NMOS晶体管354的栅极电连接在一起以接收数据信号D。此外，PMOS晶体管348和NMOS晶体管350的栅极电连接在一起以接收读取字线信号RWL，并且PMOS晶体管342和NMOS晶体管356的栅极电连接在一起以接收读取字线信号RWL。

在操作中，如果读取字线信号RWL处于逻辑低(0)，则PMOS晶体管342被偏置导通，而NMOS晶体管356被偏置截止。此外，如果读取字线信号RWL处于逻辑高(1)，则PMOS晶体管348被偏置截止并且NMOS晶体管350被偏置导通。因此，如果数据信号D处于逻辑低(0)，则PMOS晶体管344被偏置导通，而NMOS晶体管352被偏置截止，使得输出端OUTB处于逻辑高(1)，并且如果数据信号D处于逻辑高(1)，PMOS晶体管344被偏置截止而NMOS晶体管352被偏置导通，使得输出端OUTB处于逻辑低(0)。

此外，如果读取字线信号RWL为逻辑低(0)，则PMOS晶体管348被偏置导通，而NMOS晶体管350被偏置截止，并且如果读取字线信号RWL为逻辑高(1)，PMOS晶体管342被偏置截止，而NMOS晶体管356被偏置导通。因此，如果数据信号D处于逻辑低(0)，则PMOS晶体管346被偏置导通，而NMOS晶体管354被偏置截止，使得输出端OUTB处于逻辑高(1)，并且如果数据信号D处于逻辑高(1)，PMOS晶体管346被偏置截止而NMOS晶体管354被偏置导通，使得输出端OUTB处于逻辑低(0)。

如果读取字线信号RWL和读取字线信号RWL中的每一个都处于逻辑低(0)，则PMOS晶体管342和348被偏置导通，并且NMOS晶体管350和356被偏置截止，使得输出端OUTB处于逻辑高电平(1)。

图10是根据一些实施例示出的存储单元304和306(在图8中示出)以及图9的乘法电路340的晶体管布局360的示意图。布局360包括二十个晶体管，其中，存储单元304和306中的每一个是6T SRAM单元，使得两个存储单元304和306包括十二个晶体管，并且乘法电路340包括八个晶体管P0-P3和N0-N3。该布局包括六个有源区362a-362f和六个栅极结构364a-364f。位于布局360顶部和底部的栅极结构364a和364f都是伪栅极结构。

提供数据信号D的存储单元306在第一有源区362a及栅极结构364b和364e处分别布置有右传输门晶体管PGR1和左传输门晶体管PGL1，在第一有源区域362a及栅极结构364c和364d处分别布置有右下拉晶体管PDR1和左下拉晶体管PDL1。右上拉晶体管PUR1和左上拉晶体管PUL1分别位于第二有源区362b及栅极结构364c和364d处。

提供数据信号D的存储单元304在第三有源区362c及栅极结构364c和364d处分别布置有右上拉晶体管PUR0和左上拉晶体管PUL0。右传输门晶体管PGR0和左传输门晶体管PGL0分别在第四有源区362d及栅极结构364b和364e处，以及右下拉晶体管PDR0和左下拉晶体管PDL0分别位于第四有源区362d及栅极结构364c和364d处。

乘法电路340在第五有源区362e中布置有四个NMOS晶体管N0-N3，在第六有源区362f中布置有四个PMOS晶体管P0-P3。晶体管P1和N1位于栅极结构364b处，晶体管P0和N0位于栅极结构364c处，晶体管P2和N2位于栅极结构364d处，晶体管P3和N3位于栅极结构364e处。

如上所述，布局360包括六个有源区362a-362f和六个栅极结构364a-364f。布局360还包括MD层，例如MD层366，MD层被配置为电连接至有源区362a-362f。布局360还包括CMD层，例如CMD层368，CMD层被配置为分离或切割MD层366。在一些实施例中，布局360还包括金属层，例如金属层370，金属层是背面金属层或正面金属层。在一些实施例中，金属层370是布局360中的配电网络(PDN)的部分。

图11是根据一些实施例示出的三行乘法电路400的示意图。三行乘法电路400被配置为将反相输入XINB与来自三个存储单元(未示出)的每一个的数据相乘并且提供乘法结果。三行乘法电路400包括第一OR门402、第二OR门404、第三OR门406和NAND门408。第一OR门402、第二OR门404和第三OR门406的输出的每一个电连接至NAND门408的输入。在一些实施例中，三行乘法电路400类似于乘法电路26(如图所示1)。在一些实施例中，三行乘法电路400类似于乘法电路58(如图2所示)。在一些实施例中，三行乘法电路400基本上类似于乘法电路208(如图4所示)。

第一OR门402、第二OR门404和第三OR门406被配置为接收来自字线驱动器(未示出)的读取字线信号。在一些实施例中，字线驱动器类似于字线驱动器36(如图1所示)。在一些实施例中，字线驱动器类似于字线驱动器56(如图2所示)。在一些实施例中，字线驱动器类似于字线驱动器202(如图4所示)。

在一些实施例中，第一OR门402被配置为接收来自字线驱动器的读取字线信号RWLB和来自第一存储单元的数据信号DB，第二OR门404被配置为接收来自字线驱动器的读字线信号RWLB和来自第二存储单元的数据信号DB，第三OR门406被配置为接收来自所述字线驱动器的读字线信号RWLB和来自第三存储单元的数据信号DB。NAND门408接收来自第一OR门402、第二OR门404和第三OR门406的每个输出并且在NAND门408的输出端OUT处提供乘法结果。

图12是根据一些实施例示出的提供图11的乘法电路400的功能的MOSFET乘法电路420的示意图。乘法电路420包括十二个晶体管，即，六个PMOS晶体管422、424、426、428、430和432以及六个NMOS晶体管434、436、438、440、442和444。

PMOS晶体管422的第一S/D电连接至电源VDD,PMOS晶体管422的第二S/D电连接至PMOS晶体管424的第一S/D。此外，PMOS晶体管424的第二S/D电连接至PMOS晶体管426的第一S/D。PMOS晶体管428的第一S/D电连接至电源VDD,PMOS晶体管428的第二S/D电连接至PMOS晶体管430的第一S/D。PMOS晶体管430的第二S/D电连接至PMOS晶体管432的第一S/D。在输出端OUT处，PMOS晶体管426的第二S/D与PMOS晶体管432的第二S/D以及NMOS晶体管434和440的每个的第一S/D电连接。NMOS晶体管434的第二S/D电连接至NMOS晶体管440的第二S/D和NMOS晶体管436和442的每个的第一S/D。NMOS晶体管436的第二S/D电连接至NMOS晶体管442的第二S/D和NMOS晶体管438和444的每个的第一S/D。NMOS晶体管438和444的每个的第二S/D与参考VSS(诸如地)电连接。

六个PMOS晶体管422、424、426、428、430和432以及六个NMOS晶体管434、436、438、440、442和444的栅极相互连接并且连接至读取字线信号RWLB和RWLB以及数据信号DB和DB以执行图11的乘法电路400的功能。

图13是根据一些实施例示出的四行乘法电路450的示意图。四行乘法电路450被配置为将反相输入XINB与来自四个存储单元(未示出)中的每个的数据相乘并且提供乘法结果。在一些实施例中，四行乘法电路450类似于乘法电路26(图1所示)。在一些实施例中，四行乘法电路450类似于乘法电路58(如图2所示)。在一些实施例中，四行乘法电路450基本上类似于乘法电路208(如图4所示)。

四行乘法电路450包括第一OR门452、第二OR门454、第三OR门456和第四OR门458。四行乘法电路450还包括第一NAND门460、第二NAND门462和NOR门464。第一OR门452、第二OR门454、第三OR门456和第四OR门458的每个输出电连接至NAND门的一个的输入端。第一OR门452和第二OR门454的输出电连接至第一NAND门460的输入，第三OR门456和第四OR门458的输出电连接至第二NAND门462的输入。第一NAND门460和第二NAND门462的输出电连接至NOR门464的输入。

第一OR门452、第二OR门454、第三OR门456和第四OR门458被配置为接收来自字线驱动器(未示出)的读取字线信号。在一些实施例中，字线驱动器类似于字线驱动器36(如图1所示)。在一些实施例中，字线驱动器类似于字线驱动器56(如图2所示)。在一些实施例中，字线驱动器类似于字线驱动器202(如图4所示)。

在一些实施例中，第一OR门452被配置为接收来自字线驱动器的读取字线信号RWLB和来自第一存储单元的数据信号DB，第二OR门454被配置为接收来自字线驱动器的读取字线信号RWLB和来自第二存储单元的数据信号DB，第三OR门456被配置为接收来自字线驱动器的读取字线信号RWLB和来自第三存储单元的数据信号DB，第四OR门458被配置为接收来自字线驱动器的读取字线信号RWLB和来自第三存储单元的数据信号DB。NAND门460和462接收来自第一OR门452、第二OR门454、第三OR门456和第四OR门458的输出的每个并且将输出提供给在输出端OUT处提供乘法结果的NOR门464。

图14是根据一些实施例示出了表470的示意图，该表示明了传统读取端口(Conv)和本公开的新乘法电路(New)中的读取字线(RWL)的数量和晶体管(Tr)的数量。行472表示读取字线(RWL)的数量，行474表示传统读取端口和新乘法电路中晶体管(Tr)的数量。

如列476中所示，对于两行存储单元，传统读取端口包括五根RWL和十二个晶体管，而在新的乘法电路中，诸如在由图6的MOSFET乘法电路260描绘的乘法电路208(在图4)，以及在由图9的MOSFET乘法电路340描绘的乘法电路308(图8所示)中，仅包括两根RWL和八个晶体管。这减少了三根RWL和四个晶体管的尺寸，从而减少了集成电路中使用的区域。

如列478所示，对于三行存储单元，传统读取端口包括七根RWL和十六个晶体管，而在新的乘法电路中，诸如在由图12的MOSFET乘法电路420描绘的图11的乘法电路400中，只有三根RWL和十二个晶体管。这减少了四根RWL和四个晶体管的尺寸，从而减小了集成电路中使用的面积。

如列480所示，对于四行存储单元，传统读取端口包括九根RWL和二十个晶体管，而在新的乘法电路中只有四根RWL和二十个晶体管。这减少了五根RWL的尺寸，从而减少了集成电路中使用的面积和/或布线。

如列482所示，对于五行存储单元，传统读取端口包括十一根RWL和二十四个晶体管，而在新的乘法电路中是五根RWL和三十个晶体管。这减少了5根RWL，但增加了6个晶体管，这并没有减少集成电路中使用的面积。

图15是根据一些实施例示出的锁存的SRAM单元500的示意图。SRAM单元500是八晶体管(8T)SRAM单元。在一些实施例中，SRAM单元500类似于一个或多个存储单元28(如图1所示)。在一些实施例中，SRAM单元500类似于存储单元52和54中的一个或多个(如图2所示)。在一些实施例中，SRAM单元500用于图1的CIM器件20中。在一些实施例中，SRAM单元500用于图2的行选择和乘法电路50中。在其他实施例中，SRAM单元500可以包括多于或少于八个晶体管。

SRAM单元500包括两个交叉连接的反相器502和504。第一反相器502包括第一PMOS/NMOS晶体管对506和508，第二反相器504包括第二PMOS/NMOS晶体管对510和512。SRAM单元500还包括锁存电路，该锁存电路包括PMOS锁存门(latch gate)晶体管514、NMOS锁存门晶体管516以及包括NMOS晶体管520和PMOS晶体管522的传输门(transmission gate)518。

PMOS锁存门晶体管514的第一S/D电连接至电源VDD，并且PMOS锁存门晶体管514的第二S/D电连接至左上拉晶体管的第一S/D。NMOS锁存门晶体管516的第一S/D电连接至参考电压VSS，诸如地，并且NMOS锁存门晶体管516的第二S/D电连接至左下拉晶体管508的第一S/D。此外，右上拉晶体管510的第一S/D电连接至电源VDD，并且右下拉晶体管512的第一S/D电连接至参考电压VSS。

左上拉晶体管506的第二S/D电连接至左下拉晶体管508的第二S/D以及右上拉晶体管510的栅极和右下拉晶体管512的栅极，并且电连接至NMOS晶体管520和PMOS晶体管522的每个的第一S/D。NMOS晶体管520和PMOS晶体管522的每个的第二S/D电连接至位线BL。此外，右上拉晶体管510的第二S/D电连接至右下拉晶体管512的第二S/D以及左上拉晶体管506的栅极和左下拉晶体管508的栅极。

数据位作为节点Q处的电压存储在SRAM单元500中，并且可以通过位线BL经过传输门518读取，其中对节点Q的访问由传输门518控制。节点Q的反相节点(QB)存储节点Q处的值的补码，这样如果Q为高，则QB为低，反之亦然。PMOS锁存门晶体管514和NMOS晶体管520的栅极由锁存信号L控制，NMOS锁存门晶体管516和PMOS晶体管522的栅极由互补锁存信号LB控制。

在操作中，为了写入SRAM单元500，锁存信号L被设置为高电压(1)，而互补锁存信号LB被设置为低电压(0)。这偏置导通了包括NMOS晶体管520和PMOS晶体管522的传输门518，并且这偏置截止了PMOS锁存门晶体管514和NMOS锁存门晶体管516。位线BL上的数据电压被传输至节点Q和右上拉晶体管510的栅极和右下拉晶体管512的栅极，这提供了在节点QB处以及至左上拉晶体管506的栅极和左下拉晶体管508的栅极的互补数据电压。接下来，锁存信号L切换为低电压(0)，而互补锁存信号LB切换为高电压(1)。这会锁存节点Q和节点QB处的电压。为了读取节点Q处的电压，将锁存信号L设置为高电压(1)并且将互补锁存信号LB设置为低电压(0)以偏置导通传输门518并且偏置截止PMOS锁存门晶体管514和NMOS锁存门晶体管516。

图16是根据一些实施例示出的包括字线驱动器(未示出)、两个8TSRAM单元534和536以及乘法电路538的行选择和乘法电路530的示意图。行选择和乘法电路530被配置为将反相输入数据XINB和来自存储单元534和536的反相数据DB相乘。在其他实施例中，行选择和乘法电路530被配置为将输入数据和来自多于两行的存储单元(诸如来自三行或四行存储单元)的数据相乘。

字线驱动器与字线驱动器202(如图4所示)类似，因此在此不再赘述。字线驱动器通过第一读取字线544向乘法电路538提供读取字线信号RWLB，并且通过第二读取字线546向乘法电路538提供读取字线信号RWLB。在一些实施例中，字线驱动器类似于字线驱动器36(如图1所示)。在一些实施例中，字线驱动器类似于字线驱动器56(如图2所示)。

存储单元534和536电连接至乘法电路538，从而以数据信号DB和DB的形式将存储的数据位提供给乘法电路538。存储单元534被配置为通过数据线548向乘法电路538提供数据信号DB，并且存储单元536通过数据线550向乘法电路538提供数据信号DB。存储单元534和536的每个均类似于图15的SRAM单元500，此处不再赘述。此外，在一些实施例中，存储单元534和536中的每个类似于存储单元28中的一个(图1中所示)，其中，存储单元534和536分别来自存储单元块24的行30和行32中的不同行。在一些实施例中，存储单元534和536被配置为存储权重数据，诸如用于CNN的权重。

乘法电路538包括第一OR门552、第二OR门554和NAND门556。第一OR门552被配置为接收来自字线驱动器的读取字线信号RWLB和来自存储单元534的数据信号DB。第二OR门554被配置为接收来自字线驱动器的读取字线信号RWLB和来自存储单元536的数据信号DB。NAND门556接收来自第一OR门552和第二OR门554中的每一个的输出并且在输出端OUT处提供乘法结果。在一些实施例中，乘法电路538类似于乘法电路26(如图1所示)。在一些实施例中，乘法电路538类似于乘法电路58(图2所示)。

在操作中，读字驱动器通过将逻辑高(1)传输至OR门552和OR门554中的一个(OR门552或554又将逻辑高(1)传输至NAND门的一个输入)来取消选择存储单元534和536中的一个。读字驱动器通过将反相输入信号XINB传输给OR门552和554中的另一个来选择存储单元534和536中的另一个。这个选定的OR门552或554接收反相输入信号XINB和来自存储单元534和536的数据信号DB和DB中的一个，并且将输出信号提供给NAND门556的另一个输入。NAND门556在输出端OUT提供乘法结果。

图17是根据一些实施例示出的存储单元534和536(图16中示出)和乘法电路538(图16中示出)的晶体管布局560的示意图。乘法电路538类似于乘法电路208(图4中示出)并且被布置为类似于图6的MOSFET乘法电路260，具有四个PMOS晶体管P0-P3和四个NMOS晶体管N0-N3。此外，每个存储单元536和538与图15的SRAM单元500相似，因此在晶体管布局560的描述中使用了图15中的数字符号。

布局560包括二十四个晶体管，其中存储单元534和536的每个是8TSRAM单元，使得两个存储单元534和536包括十六个晶体管，并且乘法电路538包括八个晶体管P0-P3和N0-N3。该布局包括六个有源区562a-562f和六个栅极结构564a-564f。位于布局560顶部和底部的栅极结构564a和564f都是伪栅极结构。

提供数据信号DB的存储单元536布置有分别位于第一有源区562a及栅极结构564b、564c、564d和564e处的NMOS晶体管520(N11)、左下拉晶体管508(N10)、NMOS锁存门晶体管516(N9)和右下拉晶体管512(N8)。存储单元536还布置有分别位于第二有源区562b及栅极结构564b、564c、564d和564e处的PMOS晶体管522(P11)、左上拉晶体管506(P10)、PMOS锁存门晶体管514(P9)和右上拉晶体管510(P8)。

提供数据信号DB的存储单元534布置有分别位于第三有源区562c和栅极结构564b、564c、564d和564e处的NMOS晶体管520(N7)、左下拉晶体管508(N6)、NMOS锁存门晶体管516(N5)和右下拉晶体管512(N4)。存储单元534还布置有分别位于第四有源区562d及栅极结构564b、564c、564d和564e处的PMOS晶体管522(P7)、左上拉晶体管506(P6)、PMOS锁存门晶体管514(P5)和右上拉晶体管510(P4)。

乘法电路538在第五有源区562e中布置有四个PMOS晶体管P0-P3，并且在第六有源区562f中布置有四个NMOS晶体管N0-N3。晶体管P1和N1在栅极结构284b处，晶体管P0和N0在栅极结构284c处，晶体管P2和N2在栅极结构284d，晶体管P3和N3在栅极结构284e。

如上所述，布局560包括六个有源区562a-562f和六个栅极结构564a-564f，类似于图7的布局280。布局560还包括MD层，诸如MD层566，MD层被配置为电连接至有源区562a-562f。布局560还包括CMD层，例如CMD层568，CMD层被配置为分离或切割MD层566。在一些实施例中，布局560还包括金属层，诸如金属层570，金属层是背面金属层或正面金属层。在一些实施例中，金属层570是布局560中的配电网络(PDN)的部分。

图18是根据一些实施例示出的包括字线驱动器(未示出)、两个1T1C存储单元602和604以及乘法电路606的行选择和乘法电路600的示意图。行选择和乘法电路600被配置为将反相输入数据XINB和来自存储单元602和604的反相数据DB信号相乘。在其他实施例中，行选择和乘法电路600被配置为将输入数据和来自多于两行的存储单元(诸如来自三行或四行的存储单元)的数据相乘。

字线驱动器(未示出)与字线驱动器202(图4所示)类似，因此在此不再赘述。字线驱动器通过第一读取字线608向乘法电路606提供读取字线信号RWLB，并且通过第二读取字线610向乘法电路606提供读取字线信号RWLB。在一些实施例中，字线驱动器类似于字线驱动器36(如图1所示)。在一些实施例中，字线驱动器类似于字线驱动器56(图2所示)。

存储单元602和604电连接至乘法电路606，以数据信号DB和DB的形式将存储的数据位提供给乘法电路606。存储单元602被配置为通过数据线612向乘法电路606提供数据信号DB，并且存储单元604被配置为通过数据线614向乘法电路606提供数据信号DB。此外，在一些实施例中，存储单元602和604中的每个类似于存储单元28中的一个(如图1所示)，其中存储单元602和604分别来自存储单元块24的行30和行32中的不同行。在一些实施例中，存储单元602和604被配置为存储权重数据，诸如用于CNN的权重。

存储单元602包括第一晶体管616和第一电容器618。第一晶体管616的一个S/D电连接至反相位线BLB，并且第一晶体管616的另一个S/D电连接至连接至第一电容器618的一侧。第一电容器618的另一侧电连接至参考VSS，诸如地。第一晶体管616的栅极电连接至字线WL，以用于从第一电容器618读取数据和将数据写入到第一电容器618。第一电容器618的该侧电连接以通过数据线612将数据信号DB提供至乘法电路606。

存储单元604包括第二晶体管620和第二电容器622。第二晶体管620的一个S/D电连接至反相位线BLB并且第二晶体管620的另一个S/D电连接至第二电容器622的一侧。第二电容器622的另一侧电连接至参考VSS，诸如地。第二晶体管620的栅极电连接至至字线WL，以从第二电容器622读取数据以及将数据写入到第二电容器622。第二电容器622的该侧电连接以通过数据线614将数据信号DB提供至乘法电路606。

乘法电路606包括第一OR门624、第二OR门626和NAND门628。第一OR门624被配置为接收来自字线驱动器的读取字线信号RWLB和来自存储单元602的数据信号DB。第二OR门626被配置为接收来自字线驱动器的读取字线信号RWLB和来自存储单元604的数据信号DB。NAND门628接收来自第一OR门624和第二OR门626中的每一个的输出并且在输出端OUT处提供乘法结果。在一些实施例中，乘法电路606类似于乘法电路26(图1所示)。在一些实施例中，乘法电路606类似于乘法电路58(图2所示)。

在操作中，读字驱动器通过将逻辑高(1)传输至OR门624和626中的一个(OR门624或626又将逻辑高(1)传输至NAND门628的一个输入)来取消选择存储单元602和604中的一个。读字驱动器通过将反相输入信号XINB传输给OR门624和626中的另一个来选择存储单元602和604中的另一个。这个选定的OR门624或626接收反相输入信号XINB和来自存储单元602和604的数据信号DB和DB中的一个，并且将输出信号提供给NAND门628的另一个输入。NAND门628在输出端OUT处提供乘法结果。

图19是根据一些实施例示出的在集成电路存储器中进行乘法的方法的示意图。在一些实施例中，该方法在CIM器件和CNN应用程序中执行。

在步骤700，该方法包括在第一存储单元的第一节点处存储第一位，并且在步骤702，该方法包括在第二存储单元的第二节点处存储第二位。在一些实施例中，第一存储单元是存储单元28、52、204、304、534和602中的一个。在一些实施例中，第二存储单元是存储单元28、54、206、306、536和604中的一个。在一些实施例中，第一和第二存储单元中的每个是存储单元28、52、54、204、206、304、306、534、536、602和604中的一个。

在步骤704，该方法包括在选择电路处接收读取选择信号和输入信号。在一些实施例中，选择电路类似于字线驱动器电路36、56、202和302中的一个。在一些实施例中，在选择电路处接收读取选择信号和输入信号包括在第一选择逻辑元件处接收读取选择信号和输入信号中的一个并且在第二选择逻辑元件处接收读取选择信号和输入信号中的另一个。在一些实施例中，第一和第二选择逻辑元件中的一个或多个是NAND门。在一些实施例中，第一和第二逻辑元件中的一个或多个是AND门。

在步骤706，该方法包括由选择电路基于读取选择信号和输入信号来输出读取字线输出信号。在一些实施例中，由选择电路基于读取选择信号和输入信号来输出读取字线输出信号包括由第一选择逻辑元件输出读取字线输出信号中的一个和由第二选择逻辑元件输出读取字线输出信号的另一个。

在步骤708，该方法包括在乘法电路处接收读取字线输出信号、第一位和第二位，并且在步骤710，由乘法电路输出乘法结果。在一些实施例中，乘法器电路，即乘法电路，类似于乘法电路26、58、208、308、538和606中的一个。

在一些实施例中，在乘法电路处接收读取字线输出信号、第一位和第二位包括在第一逻辑元件处接收读取字线输出信号和第一位中的一个以及在第二逻辑元件处接收读取字线输出信号和第二位中的另一个。在一些实施例中，该方法包括在第三逻辑元件处接收基于读取字线输出信号和来自第一逻辑元件的第一位中的一个的第一输出，以及在第三逻辑元件处接收基于所述读取字线输出信号和来自所述第二逻辑元件的第二位中的另一个的第二输出，并且输出基于来自所述第三逻辑元件的所述第一输出和第二输出的乘法结果。在一些实施例中，第一逻辑元件是OR门和AND门中的一个。在一些实施例中，第二逻辑元件是OR门和AND门中的一个。在一些实施例中，第三逻辑元件是NAND门和NOR门中的一个。

因此，所公开的实施例提供了包括电连接至乘法电路的读取字线驱动器电路和存储单元的CIM器件。读取字线驱动电路接收输入数据和读取选择信号，并将读取字线信号提供给乘法电路。读取字线信号选择存储单元中的一个，并且乘法电路将输入信号(例如反相输入信号XINB)与来自所选存储单元的数据信号(例如反相数据信号DB)相乘。这提供了乘法结果，其中来自存储单元的数据与输入数据相乘。在一些实施例中，乘法电路为两行存储单元提供乘法。在一些实施例中，乘法电路为三行存储单元提供乘法。在一些实施例中，乘法电路为四行存储单元提供乘法。在一些实施例中，来自存储单元的数据是在神经网络中使用的权重，例如CNN。

公开的实施例还包括连接至乘法电路中的逻辑门的读取字线驱动器电路和6T或8T SRAM单元。在一些实施例中，读取字线驱动电路中的逻辑门包括NAND门和/或AND门。在一些实施例中，乘法电路中的逻辑门包括OR门和NAND门和/或AND门和NOR门。在其他实施例中，存储单元可以是不同的存储单元，诸如其他数据锁存器、触发器和/或包括闪存、MRAM、RRAM、SRAM和DRAM单元的存储单元。在一些实施例中，存储单元包括1T1C存储单元。

此外，在所公开的实施例中，与以前的读取端口配置相比，乘法电路中使用的晶体管和读取字线的数量减少了。在一些实施例中，与前面读取端口配置中的12个晶体管和5根读取字线相比，乘法电路中使用的晶体管和读取字线的数量减少到8个晶体管和2根读取字线。

所公开实施例的优点包括减少芯片上占用的空间量的CIM单元和逻辑电路布置，提供改进诸如速度性能的性能的存内乘法运算，并且降低能量/功率要求。因此，提高了功率、性能和面积(PPA)。

根据一些实施例，一种器件包括第一存储单元、第二存储单元、第一逻辑元件、第二逻辑元件和第三逻辑元件。第一存储单元被配置为在第一节点存储第一位，并且第二存储单元被配置为在第二节点存储第二位。第一逻辑元件包括连接至第一节点的第一节点输入端，第二逻辑元件包括连接至第二节点的第二节点输入端，第三逻辑元件包括连接至第一逻辑元件的第一输出端的第一输入端和连接至第二逻辑元件的第二输出端的第二输入端。

在一些实施例中，所述第一存储单元包括锁存器。

在一些实施例中，所述第一存储单元包括电容器。

在一些实施例中，所述第一逻辑元件和所述第二逻辑元件中的每个均是OR门，并且所述第三逻辑元件是NAND门。

在一些实施例中，所述第一逻辑元件和所述第二逻辑元件中的每个均是AND门，并且所述第三逻辑元件是NOR门。

在一些实施例中，所述第一逻辑元件、所述第二逻辑元件和所述第三逻辑元件由八个金属-氧化物半导体场效应晶体管组成。

在一些实施例中，所述第一逻辑元件包括连接至第一读取字线的第一读取字线输入端，并且所述第二逻辑元件包括连接至第二读取字线的第二读取字线输入端。

在一些实施例中，该器件包括：第三存储单元，被配置为在第三节点存储第三位；以及第四逻辑元件，包括连接至所述第三节点的第三节点输入端，其中，所述第三逻辑元件包括连接至所述第四逻辑元件的第三输出端的第三输入端。

在一些实施例中，所述第一逻辑元件、所述第二逻辑元件、所述第三逻辑元件和所述第四逻辑元件由十二个金属-氧化物半导体场效应晶体管组成。

在一些实施例中，该器件包括：第三存储单元，被配置为在第三节点存储第三位；第四存储单元，被配置为在第四节点存储第四位；第四逻辑元件，包括连接至所述第三节点的第三节点输入端；第五逻辑元件，包括连接至所述第四节点的第四节点输入端；第六逻辑元件，包括连接至所述第四逻辑元件的第三输出端的第三输入端和连接至所述第五逻辑元件的第四输出端的第四输入端；以及第七逻辑元件，包括连接至所述第三逻辑元件的第一逻辑输出端的第一逻辑输入端和连接至所述第六逻辑元件的第二逻辑输出端的第二逻辑输入端。

根据进一步的实施例，一种器件包括选择电路、存储器电路和乘法电路。选择电路被配置为接收读取选择信号和输入信号并且基于读取选择信号和输入信号提供读取字线输出信号。存储器电路包括被配置为在第一节点处存储第一位的第一存储单元，以及被配置为在第二节点处存储第二位的第二存储单元。乘法电路被配置为接收读取字线输出信号、第一位和第二位并提供乘法结果。

在一些实施例中，所述选择电路包括：第一选择逻辑元件，被配置为接收所述读取选择信号中的一个和所述输入信号并且提供所述读取字线输出信号中的一个；以及第二选择逻辑元件，被配置为接收所述读取选择信号中的另一个和所述输入信号并且提供所述读取字线输出信号中的另一个。

在一些实施例中，所述乘法电路包括：第一逻辑元件，包括连接至所述第一节点的第一节点输入端；第二逻辑元件，包括连接至所述第二节点的第二节点输入端；以及第三逻辑元件，包括连接至所述第一逻辑元件的第一输出端的第一输入端和连接至所述第二逻辑元件的第二输出端的第二输入端。

在一些实施例中，所述第一逻辑元件、所述第二逻辑元件和所述第三逻辑元件由八个金属-氧化物半导体场效应晶体管组成。

在一些实施例中，所述第一存储单元包括锁存器，所述锁存器包括六个或更多个金属-氧化物半导体场效应晶体管。

根据进一步公开的方面，一种在集成电路存储器中进行乘法的方法包括：在第一存储单元中的第一节点处存储第一位；在第二存储单元中的第二节点存储第二位；在选择电路处接收读取选择信号和输入信号；选择电路根据读取选择信号和输入信号输出读取字线输出信号；在乘法电路处接收读取字线输出信号、第一位和第二位；乘法电路输出乘法结果。

在一些实施例中，在所述选择电路处接收所述读取选择信号和所述输入信号包括：在第一选择逻辑元件处接收所述读取选择信号中的一个和所述输入信号；以及在第二选择逻辑元件处接收所述读取选择信号中的另一个和所述输入信号。

在一些实施例中，由所述选择电路基于所述读取选择信号和所述输入信号来输出所述读取字线输出信号包括：通过所述第一选择逻辑元件输出所述读取字线输出信号中的一个；以及通过所述第二选择逻辑元件输出所述读取字线输出信号中的另一个。

在一些实施例中，在所述乘法电路处接收所述读取字线输出信号、所述第一位和所述第二位包括：在第一逻辑元件处接收所述读取字线输出信号中的一个和所述第一位；以及在第二逻辑元件处接收所述读取字线输出信号中的另一个和所述第二位。

在一些实施例中，该方法包括：在第三逻辑元件处接收基于来自所述第一逻辑元件的所述读取字线输出信号中的所述一个和所述第一位的第一输出；在所述第三逻辑元件处接收基于来自所述第二逻辑元件的所述读取字线输出信号中的所述另一个和所述第二位的第二输出；以及基于来自所述第三逻辑元件的所述第一输出和所述第二输出来输出所述乘法结果。

本公开概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以进行各种改变，替换和变更。

Claims (10)

1.一种集成电路器件，包括：

第一存储单元，被配置为在第一节点存储第一位；

第二存储单元，被配置为在第二节点存储第二位；

第一逻辑元件，包括连接至所述第一节点的第一节点输入端；

第二逻辑元件，包括连接至所述第二节点的第二节点输入端；以及

第三逻辑元件，包括连接至所述第一逻辑元件的第一输出端的第一输入端和连接至所述第二逻辑元件的第二输出端的第二输入端。

2.根据权利要求1所述的器件，其中，所述第一存储单元包括锁存器。

3.根据权利要求1所述的器件，其中，所述第一存储单元包括电容器。

4.根据权利要求1所述的器件，其中，所述第一逻辑元件和所述第二逻辑元件中的每个均是OR门，并且所述第三逻辑元件是NAND门。

5.根据权利要求1所述的器件，其中，所述第一逻辑元件和所述第二逻辑元件中的每个均是AND门，并且所述第三逻辑元件是NOR门。

6.一种集成电路器件，包括：

选择电路，被配置为接收读取选择信号和输入信号并且基于所述读取选择信号和所述输入信号提供读取字线输出信号；

存储电路，包括：

第一存储单元，被配置为在第一节点存储第一位；和

第二存储单元，被配置为在第二节点存储第二位；以及

乘法电路，被配置为接收所述读取字线输出信号、所述第一位和所述第二位并且提供乘法结果。

7.根据权利要求6所述的器件，其中，所述选择电路包括：

第一选择逻辑元件，被配置为接收所述读取选择信号中的一个和所述输入信号并且提供所述读取字线输出信号中的一个；以及

第二选择逻辑元件，被配置为接收所述读取选择信号中的另一个和所述输入信号并且提供所述读取字线输出信号中的另一个。

8.根据权利要求6所述的器件，其中，所述乘法电路包括：

第一逻辑元件，包括连接至所述第一节点的第一节点输入端；

第二逻辑元件，包括连接至所述第二节点的第二节点输入端；以及

第三逻辑元件，包括连接至所述第一逻辑元件的第一输出端的第一输入端和连接至所述第二逻辑元件的第二输出端的第二输入端。

9.一种在集成电路存储器中进行乘法的方法，包括：

在第一存储单元的第一节点存储第一位；

在第二存储单元的第二节点存储第二位；

在选择电路处接收读取选择信号和输入信号；

由所述选择电路基于所述读取选择信号和所述输入信号来输出读取字线输出信号；

在乘法电路处接收所述读取字线输出信号、所述第一位和所述第二位；以及

通过所述乘法电路输出乘法结果。

10.根据权利要求9所述的方法，其中，在所述选择电路处接收所述读取选择信号和所述输入信号包括：

在第一选择逻辑元件处接收所述读取选择信号中的一个和所述输入信号；以及

在第二选择逻辑元件处接收所述读取选择信号中的另一个和所述输入信号。