[go: up one dir, main page]

CN116324665A - 谐振芯电源供应 - Google Patents

谐振芯电源供应 Download PDF

Info

Publication number
CN116324665A
CN116324665A CN202180069393.XA CN202180069393A CN116324665A CN 116324665 A CN116324665 A CN 116324665A CN 202180069393 A CN202180069393 A CN 202180069393A CN 116324665 A CN116324665 A CN 116324665A
Authority
CN
China
Prior art keywords
resonant
core
res
flux
degrees
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180069393.XA
Other languages
English (en)
Inventor
P·卡登
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
P Kadeng
Original Assignee
P Kadeng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by P Kadeng filed Critical P Kadeng
Publication of CN116324665A publication Critical patent/CN116324665A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/40—Means for preventing magnetic saturation
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/175—Indicating the instants of passage of current or voltage through a given value, e.g. passage through zero
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/12—Regulating voltage or current  wherein the variable actually regulated by the final control device is AC
    • G05F1/32—Regulating voltage or current  wherein the variable actually regulated by the final control device is AC using magnetic devices having a controllable degree of saturation as final control devices
    • G05F1/325—Regulating voltage or current  wherein the variable actually regulated by the final control device is AC using magnetic devices having a controllable degree of saturation as final control devices with specific core structure, e.g. gap, aperture, slot, permanent magnet
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/01—Resonant DC/DC converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/01—Resonant DC/DC converters
    • H02M3/015—Resonant DC/DC converters with means for adaptation of resonance frequency, e.g. by modification of capacitance or inductance of resonance circuit
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
    • H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
    • H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
    • H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33561—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having more than one ouput with independent control
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
    • H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
    • H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
    • H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
    • H02M3/33576—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements having at least one active switching element at the secondary side of an isolation transformer
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0006—Arrangements for supplying an adequate voltage to the control circuit of converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
    • H02M1/4208—Arrangements for improving power factor of AC input
    • H02M1/4241—Arrangements for improving power factor of AC input using a resonant converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
    • H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
    • H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
    • H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/33569—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having several active switching elements
    • H02M3/33573—Full-bridge at primary side of an isolation transformer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dc-Dc Converters (AREA)
  • Ac-Ac Conversion (AREA)
  • Inverter Devices (AREA)
  • Rectifiers (AREA)

Abstract

谐振芯电源供应包括具有激励绕组、谐振绕组和负载绕组的芯，其中，谐振绕组耦合到槽电路且控制器操纵施加到激励绕组的激励信号的相位、振幅和波形。

Description

谐振芯电源供应
优先权声明
本申请是2020年8月8日提交的美国专利申请号16/988,621的延续，后者是2020年9月22日提交的美国专利申请号17/027,985的延续，两者的名称均为谐振芯电源供应。本申请通过引用并入美国专利号8,618,749、9,871,459、及6,594,160，包括谐振装置和槽电路的说明。
技术领域
本发明涉及到制造的电器电源供应装置的领域。更具体地说，本发明涉及一种用于供应电源的谐振芯电源供应。
背景技术
通常有利用各种技术的电源供应。例如，电源供应的变体包括线性电源供应和开关电源供应。与本发明一样，线性电源不使用开关半导体。与已知的线性电源不同，本发明的实施方案包括在磁芯周围产生通量的初级绕组，该通量穿过谐振绕组以在其中感应出电压，该谐振绕组在槽电路中产生围绕该芯的磁通流。
发明内容
谐振芯电源供应包括具有绕组的芯，用于产生通量流和用于感应绕组电压。在一个实施例中，该谐振芯电源供应包括以下一个或多个：具有磁性的芯；该芯上的激励绕组、谐振绕组和负载绕组；该激励绕组，用于接收激励信号并产生第一通量流；该谐振绕组连接包括谐振电容器的一个或多个电容器，以形成具有与该激励信号频率匹配的谐振频率FRES的槽电路；该第一通量流穿过该谐振绕组并在其中感应出电压；该谐振绕组产生第二通量流；以及用于为电力负载供电的第三通量流，该第三通量流穿过负载绕组并在其中感应电压；其中，从该槽电路导出的控制器反馈影响该激励信号的相位、振幅和波形，以维持该第一通量流的相位、振幅和波形。
在各种实施例中，该谐振芯电源供应向负载提供电力，该电力可以是稳定电力、调节电力、滤波电力和不间断电力中的任一者。
在一些实施例中，该谐振芯电源供应包括以下的一个或多个：具有磁特的芯和控制器；该芯上的激励绕组、谐振绕组和负载绕组；该激励绕组接收激励信号以引起激励通量流；该谐振绕组连接谐振电容器以形成具有等于激励信号频率的谐振频率fres的槽电路；该激励通量流穿过该谐振绕组以在其中感生电压；受激励的谐振绕组引起谐振通量流，该谐振通量流与该槽电路谐振；该谐振通量流穿过该负载绕组以在其中感应出电压，并且为电负载供电；以及传感器，包括以下各项的传感器：(1)通过该谐振绕组感测电流的传感器；以及(2)感测跨越该谐振电容器的电压的传感器，其中(1)传感器提供控制器反馈以影响该谐振通量流的相位、振幅和波形，(2)到该槽电路的浪涌电流由来自该控制器的参考电压限制，(3)该参考电压确定槽电路电流限制，并驱动伺服环路中的运算放大器以控制与H桥返回互连的MOSFET，(4)具有电流感测电阻器的激励电流汲取器，使得跨在该电流感测电阻器上的该电压趋向于匹配该参考电压，以及(5)该芯不饱和。
附图说明
本发明参考附图进行描述。这些附图并入本文中并形成说明书的一部分，示出了本发明的实施方式，并且与说明书一起进一步用于解释其本领域技术人员能够制造和使用本发明的原理。本发明可包括一些或全部所示的特征。
图1显示谐振芯电源供应的实施例。
图2A显示图1的谐振芯电源供应的槽电路反馈信号。
图2B显示图1的谐振芯电源供应的激励通量的滞后延迟。
图2C显示图1的谐振芯电源供应的通量组合。
图2D显示图1的谐振芯电源供应的制动周期(brake cycle)。
图3显示图1的谐振芯电源供应的电流反馈输入电路。
图4A-B显示图1的谐振芯电源供应的零交叉及定时电路。
图4C-D显示图1的谐振芯电源供应的磁通相位计数器及激励计数器。
图4E显示图1的谐振芯电源供应的激励时序。
图5A-C显示图1的谐振芯电源供应的占空比。
图5D显示图1的谐振芯电源供应的确定的及测量的剩余通量。
图5E显示形成图1的谐振芯电源供应的激励信号的正半部分。
图5F显示控制图1的谐振芯电源供应的支路A的底部MOSFET。
图5G显示图1的谐振芯电源供应的“H”桥的一半的示例。
图5H显示向图1的谐振芯电源供应的锁存器馈送的示例性数据总线。
图5I未使用。
图5J显示控制图1的谐振芯电源供应的支路B的底部MOSFET。
图6A显示控制图1的谐振芯电源供应的顶部MOSFET。
图6B显示图1的谐振芯电源供应的顶MOSFET栅级信号的波形。
图6C显示图1的谐振芯电源供应的EDC单元内部的电源供应和信号隔离。
图6D显示图1的谐振芯电源供应的EDC单元内部使用的“H”桥式电路。
图6E显示图1的谐振芯电源供应的EDC单元内部使用的激励电流汲取器。
图7A显示图1的谐振芯电源供应的FFC内部使用的电压反馈电路。
图7B显示图1的谐振芯电源供应的FFC内部使用的通量水平控制处理器。
图7C显示图1的谐振芯电源供应的谐振电容器的调整轴的绝对位置传感器。
具体实施方式
以下几页提供的揭露内容描述本发明的一些实施方案的例子。设计、图和说明是它们所揭露的实施方案的非限制性例子。例如，所揭露的装置及/或其他方法和用途的其他实施例可能包括也可能不包括本文所述的特征。此外，所揭露的优点和利益可能只适用于本发明的某些实施例，而不应被用来限制所揭露的本发明。
如本文所用，术语“耦合”包括直接和间接连接。此外，在第一和第二装置耦合的情况下，包括有源装置在内的中介装置可位于第一和第二装置之间。
1.RCPS装置的说明
图1显示包括在谐振芯电源供应(Resonant Core Power Supply,RCPS)中的组件100。
以下是可用于构成谐振芯电源供应(RCPS)的基本组件的逐项清单。参考符号对应于图1所示的符号。
谐振磁芯(RCPS core)102包括缠绕磁芯的绕组104、130、132、134、140、150。谐振磁通场可在此磁芯内产生并且包含于磁芯中。
谐振绕组(WRES)104可具有特定的自感值。此绕组并联连接于谐振电容器106以形成谐振LC槽电路104、106、108、110(或103)。跨越该LC槽电路103的谐振电压(VRES)170由跨越104、106、108、110的电压组成。此LC槽电路可决定磁芯102内的通量的谐振频率。
谐振电感器(CRES)106可并联连接跨越谐振绕组WRES 104以形成谐振LC槽电路103。由104、106、108、110(或103)所形成的LC槽电路可具有高Q值。该CRES电容器可能需要进行调整的手段，例如在离办厂后。调谐机构116是用于自动地(软件控制程序)机械调整CRES以避免手动调整的电动装置。
由104、106、108、110所形成的LC槽的固有谐振频率可调整为接近激励信号VEXC170的频率，而该激励信号VEXC 170从EDC单元120、122、124馈入WEXC绕组130、132、134。如果LC槽电路103的固有谐振频率与该激励信号VEXC频率不同或实质不同，则系统可能无法正常谐振。
分压器包括串联连接的电容器CSERIES 108和CSENSE 110。该分压器可降低跨越WRES104和CRES 106的电压VRES 170以向FFC 114提供安全电压水平反馈信号(VSENSE)。串联连接的两个电容器(CSERIES 108和CSENSE 110)的组合电容与CRES 106相比可能相对微不足道，因此它对CRES电容值的影响最小。
为了最大化RCPS的芯102内存储的能量，设计人员可以将VRES 170的标称操作电压设定为相对较高的电压(数千伏)。在不通过分压器(串联连接的108和110)降低VRES电压反馈信号的振幅的情况下，VRES 170电压水平可能超过用于低压电路的安全水平。VRES 170的振幅与芯102内的磁通场的振幅有关。由分压器(串联连接的108和110)所提供的电压反馈信号可具有实质降低的电压振幅，同时仍具有类似于VRES 170的波形，使得VRES 170的振幅和频率可由FFC单元114确定。
传感器112监测通过绕组WRES 104和谐振电容器CRES 106的LC槽103谐振电流IRES160。该传感器可为无源电流感应变压器、由放大器监测的无源电流感应电阻器、或如霍尔传感器的有源电流传感器。
使用电流感应变压器或霍尔组件传感器来提供电气隔离的输出信号。使用无源感应电阻器来提供对磁场影响的抗干扰力，在磁场影响的情况下，该芯内的磁通量可能强大到足以混淆电流变压器或霍尔传感器所依赖的内部磁场。这种选择可能取决于传感器实际所在的磁芯的接近程度。在一些实施例中，从电流传感器的输出允许FFC 114确定以下内容。
a.谐振电流水平IRES 160。
b.谐振磁通场的相位可允许FFC 114确定在下一个激励周期中馈入EDC单元107(或107)的激励信号的相位。
c.谐振磁通场PRES的存储谐振功率(VA)可通过将VRES 170的RMS值乘以IRES 160来确定。
d.检测由于不对称激励而引起的直流电偏置剩磁通量，以便通过改变激励信号的波形来执行补救程序。
磁通场控制器(Flux Field Controller,FFC)114可确定激励信号的时间(相位)和振幅。从分压器(串联连接的108和110)接收代表VRES 170的振幅和波形的反馈信号。来自电流传感器112的差分反馈信号IsenseA 162和IsenseB 164代表IRES LC槽103的电流。电压和电流反馈信号可由FFC 114接收以推断出以下内容。
a.储存能量(谐振功率)的大小可基于该电压反馈信号的振幅，Vsense 172的振幅(代表由分压器(串联连接的108和110串联)提供的VRES 170振幅)乘以来自电流传感器112的IRES该电流反馈IsenseA162和IsenseB 164。
b.芯102内的磁通量的相位可基于由电流传感器112接收的该差分电流反馈信号(IsenseA 162&IsenseB 164)的相位。
c.信号激励绕组130、132和134的最佳峰值电压振幅可由EDC单元120、122和124确定。这影响或决定该芯102内的谐振通量的操作振幅。
d.在监测VRES 170的频率时，可以确定谐振磁通场的频率是否与FRES的预定操作频率不同。请注意，如果频率漂移超过了一定的限度，FFC单元114可通过控制调谐机构116来执行CRES 106的自动重新调整。
e.是否通过控制调谐机构116的FCC单元执行CRES的自动初始校准。在初始启动期间，FFC单元114确定LC槽电路103是否被设置为正确的谐振频率。为了确定LC槽是否调谐正确，FFC单元114通过一个或多个EDC单元120、122和124以正确的谐振频率注入小的测试信号。FFC单元114监测由分压器(串联连接的108和110)提供的电压反馈信号Vsense 172的振幅，同时利用调谐机构116调整CRES 106。当LC槽电路与该测试信号谐振时，来自分压器(串联连接的108和110)的电压反馈172将急剧达到峰值。通过有意的过度调整，FFC单元114可发现何时达到最高的峰值振幅，并在此基础上回退调整以停止在最高振幅处。这建立并联连接的LC槽电路104、106和分压器(108与110串联)的正确谐振频率。
f.通过监测和检测存在的直流电偏置剩通量，从而可采取校正动作。例如，为了校正或补偿剩通量的存在，FFC 114通过改变激励信号的占空比来修改激励信号的波形。
RCPS可包括电动CRES调谐机构116。在跨越CRES上的电压VRES 170高到足以对人的生命造成安全威胁的情况下，可通过自动可变电容器来避免熟练的技术人员RCPS在操作期间手动调整CRES。自动可变电容器，例如电动可变电容器，可提供包括以下优点。
a.将高压区域，如RCPS芯102和CRES 106周围，定位在密封的机箱中，如果机箱打开，该区域将有安全锁定开关来关闭RCPS。这将防止任何人在RCPS运行时接触到高压区域。
b.由FFC 114内的软件控制的调谐机构116进行的自动调谐，避免了培训任何人进行调整的需要。
c.LC槽电路漂移校正。每当FFC 114确定LC槽电路104、106、108、110(或103)的谐振频率由于温度或组件老化而漂移时，可执行自动重新调整而不干扰RCPS单元操作。这将在后台发生，不需任何人采取行动。
d.不需对CRES 106的调整进行培训。由于无需提供进行手动调整的访问权限，因此可通过阻止所有访问来防止有人恶意篡改调整的威胁，除非RCPS被关闭和拆卸。
e.CRES的重新调整通知。启动时，FFC 114确定CRES 106是否需要重新调整，并且如果需要，则在允许RCPS进行全面操作之前，将CRES 106调整到正确的设置。
激励驱动电路(Excitation Drive Circuit,EDC)120放大由FFC 114产生的激励信号VEXC。然后它将该电压施加跨在连接到的激励绕组上，在此例中是激励绕组130。RCPS系统内可能有一个以上的EDC单元。图1显示安装了三个EDC单元107连同关联的WEXC绕组130、132、134。可以有更多的EDC单元与关联的激励绕组一起安装。所有的EDC单元都应以相同或完全相同的激励VEXC信号来驱动，以避免它们各自的磁通场在谐振芯102内相互抵消以下列出在选择应使用多少个EDC单元120时可能包括的一些考虑因素。
a.EDC 120内部的电路必须提供浪涌电流限制，以容忍它在LC槽电路103未完全充电时驱动的WEXC绕组130的低阻抗负载。通过具有一个以上的EDC单元120和关联的激励绕组(WEXC 130)，每个EDC单元可通过允许同胞EDC单元122和124分担负载而具有较低的浪涌电流限制设置。其目的是，所有安装的EDC单元，无论采用多少个，都将通过每个EDC的单独关联的WEXC绕组130、132和134，同时将具有相同相位的VEXC信号驱动到谐振芯102。通过让每个激励绕组130、132和134彼此分开，也提供了冗余性。
b.如果一个EDC单元120、122和124(或107)发生故障，电路状态监测电路可通知FFC 114关闭该故障单元，同时允许其余单元运行。通过关闭一个或多个故障的EDC单元而其余单元仍然运行，允许RCPS继续运行，尽管它可能会降低性能或输出功率容量。如果安装额外的EDC单元120、122或124连同关联的WEXC绕组130、132或134，则当一个EDC单元故障时，可提供额外的安全边际(margin)来减少EDC单元的压力。如果一个EDC单元(如120)故障，RCPS可正常运行。装置上的指示器可通知用户需要维修，同时RCPS在维修期间继续运行。
c.在实施高功率RCPS的情况下，如果多个EDC单元120、122、124分担组合负载，则WEXC绕组130、132和134的线尺寸/直径可以更小。优点可能包括线尺寸和线成本，同时由于较小直径的线具有较低的集肤效应(skin effect)损耗，从而提高了导体横截面积的利用率。
d.在高功率RCPS的情况下，EDC 120、122和124中使用的输出装置，如晶体管/MOSFET/IGBT，可使用价格较低的低额定电流装置，期通常开关速度较快，从而减少开关损耗。因为其他EDC单元共享组合电流因而每个输出装置的热较低，每个输出装置散发出的热在物理上远离其他EDC单元中的装置，此将产生的热分散在几个位置而不是集中在只有一个位置。
可包括冗余的(可选)EDC单元122。该单元在图1中显示为驱动WEXC绕组132。参照120。
可包括冗余的(可选)EDC单元124。该单元在图1中显示为驱动WEXC绕组134。参照120。
激励绕组(WEXC)130由EDC模块120馈入以在磁芯102内感应出磁通场。FFC 114产生激励信号(VEXC)，该激励信号被馈入到EDC 120并由EDC 120放大。来自EDC 120的放大的VEXC信号被施加到这个激励绕组上，在磁芯102中产生磁通量。
可包括冗余的(可选)WEXC绕组132。参照130。
可包括冗余的(可选)WEXC绕组134。参照130。
负载绕组1(WOUT1)140从磁芯102吸收一些通量并产生电力以馈入内部系统电路。跨越WOUT1 140感应出的交流电压为整流电路142供电，该整流电路将交流电压转换为全波脉动的直流电压。经整流的电压被提交到功率因素校正电路144，该电路产生过滤的直流电压。这个经过过滤的直流电压被送入电源供应146，该电源供应有一个或多个输出电压。然后，从146输出的电源被输送到各种内部电路。可由电源供应146馈电的电路包括：FFC 114、传感器112、调谐机构116、EDC单元120、122和124以及用于基本操作的任何其他内部电路。
桥式整流器电路142可以是无源二极管桥式整流器，也可以是有源晶体管或MOSFET桥式电路。与简单的二极管桥式电路相比，使用有源整流电路会增加成本和复杂度。然而，当输出电流变高时，串联二极管的正向压降可能会导致显着的功率效率损失和散热。可根据有源桥式电路与低成本无源二极管桥式电路的优点以及RCPS单元的特定应用来做出此决定。
功率因素校正(Power Factor Correction,PFC)电路144可由WOUT1140通过桥式整流器电路142供电。在此，功率因素校正电路将施加到RCPS芯的负载的电抗性质(reactivenature)移除。如果这里没有添加PFC，二极管桥的输出通常会被送入滤波电容以产生涟波较小的直流电压，导致WOUT1 140上的负载出现电容性。在此过程中，RCPS芯随后会看到与CRES 106并联的WOUT1滤波电容。CRES 106的电容值可能在纳法拉(nano Farads)的范围内，而过滤电容可能在许多微法拉(microfarads)的范围内。这导致CRES 106看起来好像大了很多倍，这有效地导致LC槽电路103的谐振频率下降到低于可能是预期设计频率的值。此处，由于滤波电容器，激励信号的频率与LC槽电路的预期自然谐振频率不匹配。
电源供应146可向RCPS单元内的各种电路提供经调节的直流电以维持操作。根据每个被馈电的电路的个别需要，该电源可能需要提供一个以上的输出电压。
负载绕组2(WOUT2)150可从磁芯102汲取谐振通量的主要部分以产生电力，馈送外部负载电路(未示出)，该外部负载电路是独立于RCPS单元的装置。在Wout2上感应的AC电压由整流器电路152整流，整流器电路152将电压转换成全波脉动DC电压。经整流的电压提交给功率因数校正电路154，该功率因数校正电路产生经滤波的DC电压。该DC电压馈送到电源供应156中，用于供应外部负载(未示出)，例如电池充电系统、AC功率逆变器及/或如机械的其他装置。
桥式整流器电路152可整流WOUT2绕组150上感应出的AC电压。该电路可以是无源二极管桥式整流器或有源晶体管或MOSFET桥接电路。对于选择上的指导见上文。
功率因数校正(PFC)电路154可由WOUT2 150通过桥式整流器电路152提供。功率因数校正电路去除施加到RCPS芯的负载的电抗性质。如果此处没有添加PFC，二极管桥输出通常会馈送到滤波电容器中以产生经滤波的DC电压，从而导致WOUT2 150上的负载出现电容性。在该过程中，RCPS芯然后看到与CRES 106并联的WOUT2电容。CRES 106的电容值可在数十个纳法拉的范围内，而滤波电容器可在许多微法拉的范围内。参见上文对CRES 106的影响。
电源供应156可提供经调节的DC电力以馈送到RCPS单元外部的负载电路。取决于预期负载应用的个别需要，此电源供应可能需要提供多于一个输出电压。该外部负载可以是任何电气装置，例如用于电动车辆的特定马达、AC功率逆变器或大型电池充电器。对于重的外部负载，可以采用多个重复的150、152、154和156来分担大的重负载。同样，如果预期的外部负载相对较小，例如为诸如闪光灯、手机、手持式电动工具等小型装置供电，则可取消电源156以及相关联的项目150、152和154，然后小的外部负载将由146馈送而不是156。
谐振电流IRES 160流过谐振绕组(WRES，104)。传感器112监测该电流并产生由IsenseA 162和IsenseB 164组成的差分反馈信号。该差分对电流反馈信号的正极性信号半(IsenseA)162由电流传感器112产生。该差分对电流反馈信号的负极性信号半(IsenseB)164由电流传感器112产生。
电压回馈信号(Vsense)172可由CSERIES 108与CSENSE 110串联连接形成的电容分压器产生。该信号相对于VRES 170具有减小的或大大减小的振幅，同时保持与VRES 170相同的波形。
2.操作说明
参考图1，激励信号电压施加在激励绕组WEXC 130上。产生的磁通场在芯102内感应出磁通量。由与专用谐振电容器CRES 106并联连接的谐振绕组WRES 104形成的LC槽电路103可以被校准以在特定频率(FRES)下谐振，该特定频率有意地匹配施加到WEXC绕组130的激励信号的频率。电容分压器(由与CSENSE 110串联连接的CSERIES 108形成)也与CRES 106并联，因此在确定CRES 106的电容时应予以考虑。LC槽电路的自然谐振频率(FRES)由下式确定
Figure BDA0004169506470000111
其中，
FRES＝LC槽电路103的自然谐振频率；(赫兹)
LRES＝谐振绕组的自感值WRES 104；(亨利)
CRES＝(CRES[106]//([108]与[110]串联)的电容值；法拉
通过芯102内的谐振通量，即芯通量，在WOUT1绕组140上感应出电压。WOUT1 140两端的电压被馈送到桥式整流器142，桥式整流器142将WOUT1绕组140两端的AC电压转换成脉动DC电压。该脉动DC电压被馈入功率因数校正电路(PFC)144。使PFC 144表现为跨绕组WOUT1140的非电抗(电阻)负载。这可能很重要，因为如果通过简单地在其两端添加滤波电容器来过滤脉动电压，则WOUT1绕组140看到的负载将表现为电容性。请注意，包括与CRES 106并联连接的WRES绕组104的电感LRES的LC槽电路103将作出反应，就好像除了WRES绕组104之外，滤波电容器还与CRES 106并联连接。在这里，LC槽电路的自然谐振频率FRES将发生变化，将LC槽电路的谐振频率降低到一个频率，该频率在被馈送到激励绕组WEXC 130的预期FRES频率激励时可能根本不允许谐振。
请注意，PFC 144电路产生了一种连接到WOUT1绕组140的负载是非电抗负载(电阻性)的错觉。这会抑制LC回路的Q，同时允许LC回路的谐振频率主要由WRES 104和CRES 106的LRES值确定。PFC 144产生略高于WOUT1 140上的峰值AC电压的DC电压。该DC电压可能具有一些AC纹波，该纹波由并入PFC 144中的滤波电容器部分过滤，该PFC 144与WOUT1 140由PFC144隔离。在正常操作下，除了施加到诸如WOUT2绕组150的其他绕组的任何负载之外，芯102内的通量水平将根据施加到WOUT1 140的负载而波动。由于芯通量水平在负载下波动，所以跨越每个次级绕组140和150的感应电压也波动。
如果为电子电路供电的电源保持相对稳定的电压水平，则电子电路通常运行得最好。通过将PFC 144的输出馈送到产生经调节的DC输出电压的电源，电路可以更可靠地运行。调节电源146可以具有多于一个经调节的DC输出，从而可以为需要不同电压电平的由调节电源146供电的电路提供服务。
用于通量场控制器(FFC)114和励磁驱动电路(EDC)107的电源由调节DC电源146提供。FFC 114创建激励信号波形和时序(相位)，激励信号波形和时序(相位)将被提供给EDC单元107，EDC单元107又驱动励磁绕组130、132和134。激励信号的波形、相位、频率和占空比影响芯102内通量的累积。
图1中所示的矩形框112是提供差分电流反馈信号(由IsenseA162和IsenseB 164组成)的电流传感器，该差分电流反馈信号与流经WRES绕组104的IRES电流160相关，并且具有与IRES 160相同的波形。FFC 114使用这个差分电流反馈信号(IsenseA 162和IsenseB 164)来确定流过芯102的通量的相位。一旦FFC 114知道芯102内累积的通量的相位，它就可以确定何时开始将由EDC单元120、122和124馈送的下一个激励信号。
以下段落描述了RCPS实施例，包括上述组件中的各种组件以及配置/使用这些组件的各种方式。
参见图2A。LC槽电路被示出包括与具有电感LRES的WRES 104并联的谐振电容器CRES106。还显示与CRES 106并联的是一对串联电容器，CSERIES 108和CSENSE 110。电容器CSERIES 108和CSENSE 110形成AC分压器以将Vsense反馈信号172降低到更安全的水平。如果VRES 170在高或非常高的电压下运行(例如几千伏，例如2K至10K伏)，则电缆绝缘、连接器额定电压和Vsense信号172中涉及的组件可能变得过压。
两个瞬态电压抑制器(TVS)二极管(202和204)形成双极性电压钳位，其可由单片双器件促进。这些二极管防止连接到Vsense 172的下游电路受到潜在损坏，以防CSENSE 110发生故障，例如由于机械损坏或电气故障而开路。这些钳位二极管还可以防止CSERIES 108短路造成的损坏，例如Vsense上升到危及人类生命的水平。
电压反馈信号Vsense 172的振幅大大低于LC槽电路103两端保持的谐振电压VRES170的振幅。反馈电压Vsense 172的振幅可能在几伏特左右，而LC槽电路两端的谐振电压VRES 170的振幅可能高得多，可能是数百或数千伏特。
由CSERIES 108和CSENSE 110形成的分压器减小了VRES 170的振幅，同时保持与VRES170的波形相似的波形。串联电阻器Rscale 206和RcalV 208并联连接到跨CSENSE 110的分压器输出。
通过调节RcalV 208微调电阻器(trim pot)，可以校准由CSERIES 108和CSENSE 110组成的分压器的振幅降低值，以产生Vsense 172除以VRES 170的期望电压比。当VRES 170处于VRES 170的最大安全工作水平时(加上一些安全余量)，可以设置诸如理想比率的比率以允许Vsense172的峰值振幅保持刚好低于由与204串联的202设置的钳位电压，其中，VRES 170的最大安全工作水平由WRES 104绕组的导线绝缘层的绝缘击穿电压和CRES 106、CSERIES 108和CSENSE 110的介电材料的介电击穿电压决定。
图1所示的“传感器”112可以是电流感应装置，例如图2A所示的电流感应变压器。电流感应变压器112监测通过其初级绕组(N1)(通常为单匝)的谐振电流IRES 160。次级绕组(N2)相对于初级绕组(N1)匝数较多。电流感应变压器112提供等于匝数比(N1/N2)的电流减少，理想情况下产生与馈入初级绕组IRES 160的输入信号相同的波形。
次级(N2)两端的负载阻抗决定什么电压与通过初级绕组IRES 160的电流水平相关。串联组合的分流电阻器RshuntA 210、RshuntB214和Rcalshunt 212与由电阻器组成的差分TEE焊盘网络216并联连接。因此，输入阻抗、TEE焊盘网络216的ZinTEE 220和串联分流电阻器210、212和214的并联组合将决定施加在TEE焊盘网络216输入端的电压/安培比。为了调整和/或校准输出电压以对应于通过电流感应变压器“传感器”112的初级的IRES 160电流的特定电压/安培比例因子，调整Rcalshunt微调电阻器212。
TEE焊盘网络216提供与分流电阻器210、212和214并联的电流变压器112的次级(N2)与将连接到FFC单元114的特定电流反馈电缆的阻抗之间的阻抗匹配。TEE焊盘网络被设计成具有输出阻抗，ZoutTEE 222等于屏蔽双绞线电缆的阻抗，该电缆将用于将由IsenseA 162和IsenseB 162组成的差分电流反馈信号传送到FFC 114。
TEE垫网络216还提供稳定的衰减。由任何阻抗不匹配引起的驻波电压(VSWR)电缆反射减少了TEE焊盘网络衰减值的两倍。电流反馈电缆将被连接以承载电流感应变压器112输出电流的一部分，并以FFC 114内部的终端电阻器端接。
申请人指出，磁滞现象(hysteresis)包括物理特性的值落后于引起它的影响的变化的现象。此外，在磁感应落后于磁化力的地方可以发现磁滞的证据。例如，在初级绕组通电一段时间后，芯就会完全磁化。
FFC 114内部的电路可以测量由磁芯102的磁滞引起的时间延迟和/或通过以等于包括磁芯102的材料特性的特定特性固有的磁滞时间延迟(相位延迟)的量提前启动激励信号来补偿该延迟。这种激励的早期启动类似于内燃机中的“点火提前”(“定时提前”)。在内燃机中，“点火提前”在活塞到达“上止点”位置之前开始点火，以便在活塞达到其运动的最大峰值时让火花有时间完全点燃燃料。每次发动机“调整”时，汽车机械师都会调整此定时。弹簧加载配重系统提供自动机械提前调整，以随着发动机转速的增加改变定时提前量，从而在运行期间实时优化提前。更多现代汽车在发动机运行时通过发动机控制计算机内实时运行的软件自动控制点火提前。
通过为激励信号提供“定时提前”，可以提供额外的时间来消除磁滞时间延迟。在磁芯102磁滞引起的时间延迟过去之后，刚好由施加到激励绕组130、132和134的激励信号产生的通量的相位与已经在芯102内累积的通量的相位一致。通过实时监控磁滞延迟，可以保持最佳相位补偿。
图2B展示了诸如芯102的芯的磁滞如何影响芯通量累积。实线迹线224表示施加到激励绕组WEXC 130的激励信号。请注意，此迹线224在原点(0弧度)处交叉零，表示零度相移。点划线迹线228表示已经在芯102内累积的正弦通量。由于芯102、DHST 226的磁滞延迟，该点划线迹线228已向右移位。出于演示目的，已选择DHST 226的任意值来表示由芯102引起的磁滞延迟。
因此，在图2B中所示的芯102内累积的通量(点划线迹线228)被磁滞延迟DHYST 226延迟，从最初产生通量的激励信号(图2B中所示的实线迹线224)向右偏移。为了将来自另一个激励信号的通量添加到现有通量，下一个激励信号必须早于已经在芯102中累积的通量出现，而不是与现有通量同相施加。
图2C示出了在磁滞延迟226之后由提前激励信号(实线迹线224)产生的通量如何与现有通量(点划线迹线228)结合以在芯内累积两倍的通量(虚线迹线230)。由于提前定时量已设置为等于磁滞延迟DHYST 226的量，由224产生的延迟激励通量和现有通量228的相位重合，允许两个通量场组合以产生两倍的通量水平，虚线迹线230。
当RCPS装置驱动重负载时，FFC 114伺服通量水平以维持存储在芯102内的最佳(标称)工作通量水平。如果负载相对稳定，当负载继续由WOUT2 150通过PFC 154和电源156供电时，工作通量水平将累积通量直到达到其标称水平。
然而，如果突然下降一重负载，例如关闭由RCPS驱动的大型机床的电源开关，则芯102内的累积通量水平可能会超过所需的通量水平。这种过高的通量水平可能会导致LC槽电路103两端的VRES 170电压水平过高。这导致VRES 170经历高于原始设计水平的电压水平。增加的电压实际上可能大幅上升。如果过高的水平增加到足以接近CRES 106或WRES 104导线绝缘层的介电击穿电压，则可能会发生永久性损坏。为了吸收谐振电压VRES 170的任何浪涌或尖峰，FFC 114可以应用制动程序(Braking procedure)。
图2D演示了添加“制动”周期的效果。实线234表示没有定时提前的“制动”激励周期。制动周期234类似于先前在图2C中所示的提前激励信号224，然而它被移位了π弧度(180度)，导致它看起来颠倒。制动周期(虚线轨迹236)产生的通量被DHYST 226延迟，导致“制动”通量236与芯102内现有的通量对齐但具有相反的极性。
点划线迹线228被示为参考，以表示与由“制动”周期236产生的通量相比，由具有定时提前的非反相正常激励信号产生的通量在磁滞延迟226之后创建的内容。
为了演示，具有由单个激励信号产生的通量振幅的三倍的等效振幅的点划线迹线232表示过高的通量水平。将现有的过量通量232与由一个“制动”周期236产生的通量组合的所得通量水平230产生较低的通量水平。过量通量232现在已经减少了与通常由单个激励信号228产生的量相等的量，从而产生如虚线230所示的新水平。
由于每个制动周期都偏移π弧度(180度)，当与现有通量结合时，会导致从现有累积通量中抵消一个激励周期的通量。相当于三个周期的累积通量的迹线232被降低到等于两个周期的累积通量的组合通量水平230。添加“制动周期”允许FFC 114在不影响现有通量相位的情况下补偿过高的通量水平。
通常，芯102内的通量在许多周期期间累积。每个激励周期产生的通量取决于每个EDC单元120、122和124的浪涌电流限制设置以及串联工作的EDC单元的数量。标称工作通量由谐振绕组104之间的匝数比除以每个激励绕组130、132和134中的匝数乘以激励信号的峰值电压来确定。因此，为了使绘图更准确，当表示标称工作通量水平时，现有通量230的振幅应显示为一个激励周期的通量228的振幅的许多倍。
3.到通量场控制器(FFC)的电流反馈信号
磁芯的磁滞延迟主要取决于用于构建磁芯102的磁芯材料。由任何一个特定芯引起的确切磁滞延迟很难预测，但可以测量。已经在芯102内累积的通量与由IsenseA 162和IsenseB 164组成的差分ISENSE反馈信号相关。由磁芯的磁滞延迟引起的相移通过测量施加的最后激励信号与已经在芯102内的通量的相位之间的相位差来确定。
FFC 114从电流传感器112接收差分电流反馈信号。
参考图3，图2A中所示的差分电流感应输出通过附接到TEE焊盘网络216的输出端的屏蔽双绞线电缆作为IsenseA 162和IsenseB 164到达。提供终端电阻器(RTERM)302的值以匹配与包括项目306、350、352、354、358、356和360的电路并联的屏蔽双绞线电流反馈电缆的组合阻抗。
差分放大器306监测电流反馈信号的振幅。306的差分增益由增益电阻器RG 304的值设置。306的输出由电阻器Rload1 312终止以提供稳定的DC返回路径。306的输出，IFBK320信号随后将被送入模数转换器(ADC)进行测量。可以对IFBK 320信号进行偏置以提供更兼容的输出，以馈入以地为参考的单端模数转换器(ADC)，例如典型微处理器的模拟输入(Ain)。通过向差分放大器306的参考输入(REF)308施加DC偏置，IFBK 320信号可以被偏置以将IFBK 320升高到地电平以上。这避免了由IFBK 320馈电的ADC在IFBK 320的负信号峰值期间被拉到地以下。
理想情况下，偏置电压DCBIAS 310应该由ADC使用的相同电压参考导出，以避免由于使用两个不同的电压参考引起的任何热漂移而产生DC偏移误差。偏移偏置可以方便地由包含ADC的同一微处理器的DAC输出提供。如果DAC和ADC是两个独立的装置，那么它们需要共享相同的模拟参考电压。306的IFBK输出320被提供给ADC以数字化IFBK 320的振幅。
一些ADC和微处理器具有差分模拟输入。对于差分输入，ADC的306可以通过将IsenseA 162和IsenseB 164直接馈送到与RTERM电阻器302并联的ADC的差分输入端来省略，只要由IsenseA 162减去IsenseB 164组成的差分电流反馈信号不超过ADC的动态输入范围。
每个谐振频率(FRES)周期执行两次数字转换；一次是π/2弧度(90度)，一次是3/2π弧度(270度)。这两个数字值将代表IFBK 320的正负峰值电压电平。通过从正峰值中减去负峰值，剩余通量的存在将显示为两个峰值之间的数字化电压差。
在没有DC偏置的情况下，例如当没有剩余通量时，两个峰值电压测量值之间的振幅应该没有差异。最近的测量(正或负)更新每个先前(正或负)的测量值。保留最近的测量值以与下一个要采样的正峰值或负峰值进行比较。此过程通过将每个新测量值与最近保存的正或负峰值样本进行比较，确定芯内任何直流偏置剩余通量的存在和振幅。
子电路360是将模拟波形转换为表示为DC电压的RMS功率电平(dBm信号功率电平)的电路。子电路360AC耦合在RTERM 302的终端电阻两端，以监测由112通过TEE焊盘网络216馈送的电流反馈信号的差分振幅。输入电容器(CinA 350和CinB 356)允许子电路360忽略由剩余通量引起的任何DC偏置。低通滤波器由滤波电容器(Cfilter)354连同输入电阻器RinA 352和RinB 358形成，以帮助减少由电流反馈电缆上拾取的任何高频噪声引起的测量误差。
来自360的输出IRESLEVEL 370由Rload2 362终止以提供稳定的DC返回路径。子电路360的输出信号IRESLEVEL 370是表示绝对dBm功率电平值的DC电压，以相对于特定dB截距值的dB每伏特DC表示。当输入信号功率处于截距值时，DC输出(IRESLEVEL 370)为零伏DC。对于高于截距电平的信号，DC输出370是0VDC加上高于截距值的dB电平乘以由子电路360装置制造商指定的正DC转换因子。
终端电阻消耗的功率由下式计算
Figure BDA0004169506470000181
其中，
PCFS＝[302]两端电流反馈信号的功率电平；毫瓦
VCFSrms＝[302]两端电流反馈信号的差分电压；VRMS
Rterm＝电阻，RTERM[302]与[306]并联[360]；欧姆
将反馈功率电平转换为dBm(假设Rterm＝50Ω
PdBm＝log10(PCFS)dBm eq.3.2
其中，
PdBm＝以dBm为单位的电流反馈信号的功率电平为50Ω
PCFS＝以毫瓦为单位的电流反馈信号的功率电平
0dBm＝1.0毫瓦
RMS至DC转换器电路的输出由下式确定
Figure BDA0004169506470000182
其中，
VIRESLEVEL＝RMS到DC转换器VDC的DC输出电压
PdBm＝以dBm为单位的电流反馈信号的功率电平为50Ω
PINTERCEPT＝截取点的功率电平，如同馈入50Ω
VCONVERT＝每个信号功率电平dBm的DC输出转换因子
来自360的IRESLEVEL输出370然后被馈送到ADC以被数字化。IRESLEVEL 370的数字值用于确定通过WRES绕组104的谐振电流IRES 160的真实RMS电流电平，即使波形不是完全正弦的。该测量值将乘以VRES 170的RMS水平，以产生作为通量存储在磁芯102内的谐振VA功率。
4.通量场控制器(FFC)114，累积通量
为了监测磁芯102内累积的通量的相位，FFC 114内的电路确定IsenseA 162与IsenseB 164差分反馈信号何时“交叉零”。交叉零是指IsenseA 162和IsenseB 164信号改变极性，从正值变为负值或从负值变为正值，反之亦然。
参见图4A。FFC 114内部使用了两个零交叉信号；一个检测通量何时从正水平下降到负水平(ZXFALL 410)，以及另一个检测通量何时从负水平上升到正水平(ZXRISE 440)。这是通过监测由电流传感器112提供的差分电流反馈信号来实现的。流过谐振绕组104的谐振电流IRES 160与在磁芯102内谐振的磁通量有关。当谐振电流IRES 160交叉零时，芯102内的磁通量也交叉零。
一旦402的两个输入(IsenseA 162和IsenseB 164)交换极性，其中IsenseA 162的电压电平下降到低于IsenseB 164，电压比较器402的FALL输出404就变高。触发器408的数据“D”输入406被连接到逻辑1电压电平的高电平。触发器408的“Q”输出“ZXFALL”410在复位状态中等待(当其Q输出为低时)，直到来自比较器402输出的“FALL”信号404的上升沿触发触发器408。
在FALL 404的上升沿，触发器408将呈现给“D”输入406的数据输入信号的逻辑状态(高对低)传输到其“Q”输出，ZXFALL 410)。由于“D”输入连接到恒定的“高”，触发器将总是在其Q输出“ZXFALL”410变为高时“设置”。“FALL”信号404保持高直到IsenseA信号162上升到高于IsenseB信号164，这在每个FRES周期发生一次导致“FALL”变为低。由于408仅在其时钟输入404(带有三角形符号的引脚)的上升沿触发，因此当“FALL”404变低时没有任何反应。
随着输出信号ZXFALL 410从低变为高，施密特触发器“与”门416的一个输入上升。电阻器R1 412也被ZXFALL 410拉高，ZXFALL 410又对电容器C1 414充电。当C1 414充电时，在某一时刻C1 414两端的电压已经达到416的输入触发阈值电压，允许416的两个输入同时为高电平，导致“与”门416的输出418变为高电平。
当RCPS第一次通电时，任何触发器输出的状态是未知的，它可以是高电平或低电平。上电复位信号(POR)420由上电复位电路(未示出)产生，该电路使POR信号420短暂变为活动状态(高)几毫秒。之后，POR 420进入非活动状态(低电平)并保持低电平，直到RCPS被“关闭”(“掉电”)然后再次打开(“上电”)。POR信号420被馈送到“或非”门422，其在活动状态时(高电平)导致或非门422的输出424变为低电平。来自“或非”门422的低输出馈送到408的nCLR输入导致触发器408清除(RESET)，导致其Q输出“ZXFALL”410变为低。几毫秒后，POR信号420变为低电平并保持低电平直到RCPS的下一个上电序列。对于本讨论的其余部分，POR420将被视为始终为低电平。
“或非”门422的另一个输入418由“与”门416的输出418馈送。在正常操作模式期间，POR 420为低，因此“或非”门422的输出始终为高，除非“与”门416的输出418变为高。由R1 412和C1414产生的时间延迟导致“与”门416的输出418在触发器408的ZXFALL输出410变为高电平之后被延迟。这允许ZXFALL信号410在“与”门416的上升输出导致“或非”门422的下降输出424“复位”触发器408之前短暂地保持“高”。当触发器408复位时，ZXFALL信号410立即变低。当ZXFALL 410变为低电平时，与R1 412和C1 414相关联的“与”门416的输入暂时保持高电平。馈送“与”门416的ZXFALL输入410立即变为低电平，导致408的输出418立即变为低电平，即使在C1 414上可能仍有电荷保持“与”门416的另一个输入为“高”。
这导致ZXFALL输出在“FALL”信号404的每个上升沿开始在单个短暂脉冲内保持高电平。短脉冲持续时间由R1 412与C1 414的RC常数决定，其被设计为足够长以用于复位ZXFALL 410下游的其他逻辑装置，但是在FALL信号404再次变低之前很早就清除ZXFALL410脉冲，预计这将在FALL 404变高之后再次发生在180度左右。
图4A中涉及子电路432、436、R2 442、C2 443、444和446的电路检测上升零交叉(RISE)434。该电路与先前讨论的检测下降零交叉(FALL)404的电路相同。区别在于，与比较器402相比，输入信号(IsenseA 162和IsenseB 164)在比较器432上交换，其中IsenseA信号162馈送到比较器432的非反相输入而不是反相输入。同样，IsenseB输入164馈送到比较器432的反相输入而不是非反相输入。这导致比较器432的输出“RISE”434与比较器402的FALL输出404相反。
通过比较IsenseA 162与IsenseB 164的极性来监测IRES 160信号的极性，产生可靠的零交叉检测，而不管来自传感器112的代表IRES 160电流的Isense反馈信号的差分振幅如何。
FFC 114将使用ZXFALL 410的零交叉信号来测量由磁芯102引起的磁滞相位延迟。RISE信号434和ZXRISE信号440的零交叉信号将用于同步下一个激励信号的开始。
当RCPS首次开启时，芯102中没有通量，因此，图4A中的电路不能产生零交叉信号。由于差分ISENSE反馈信号(ISENSEA 162对ISENSEB 164)是由芯102内的累积通量导出的，因此没有ISENSE反馈，因此没有零交叉信号。在RCPS初始“启动”时，必须使用替代信号暂时替换RISE 434信号，直到在LC槽电路103内谐振的IRES电流160已经产生足够的振幅以允许图4A的零交叉电路正常工作。需要RISE信号434来同步FFC 114内的定时电路，以便确定在创建激励信号时应用多少提前定时。
根据LC槽电路103的“Q”值，振荡器可以是简单的RC振荡器。理想情况下，LC槽电路的“Q”应该相对较大。如果LC槽电路的103的“Q”很大，而槽的固有频率的带宽非常窄，可能需要具有更精确频率设置的振荡器，例如来自晶体或陶瓷谐振器的振荡器。
如果FFC 114具有至少一个微处理器，它将需要系统时钟来操作。系统时钟很可能在兆赫频率范围内运行，而FRES的频率(千赫范围)可能要低得多。如果系统时钟使用具有数字逻辑电平输出的晶体振荡器，则通过数字计数器电路对系统时钟频率进行分频，可以将系统时钟频率降低到更接近LC槽电路104、106、108和110的谐振频率FRES的值。
参考图4B。为了使系统时钟频率降低到更接近LC槽电路104、106、108和110的谐振频率(FRES)，数字计数器450用于将系统时钟(SYSCLK)的输出频率除以整数“M”的值，产生参考频率信号REF 451。
从数字计数器450输出的降低的频率保持与系统时钟同步。这种同步减少了RCPS电路和微处理器电路之间的拍频电磁干扰(EMI)。数字计数器450的REF 451输出必须产生一个频率，该频率是FRES的谐振频率的整数倍。
在启动期间，替代RISE 434信号源自振荡器。为了使RCPS定时电路与REF 451信号同步，提供锁相环(PLL)电路452和分频器(数字计数器)457。
诸如452的PLL电路包括比较两个输入信号(REF 451和FB 460)的相位的“相位检测器”453电路，然后产生与相位失配相关的控制电压454，其继而控制VCO 455以修改VCO的输出信号456的频率。
反馈信号StartCLK 460被施加到相位检测器453的FB输入。VCO 455的输出456在到达相位检测器453的FB输入之前通过分频器(数字计数器)457馈送。分频器(数字计数器)457将VCO 455输出456的频率除以整数值“K”。因此，VCO 455的输出456是数字计数器457的输出StartCLK 460的频率的“K”倍。
REF信号451被馈送到相位检测器453的“REF”输入。VCO输出456的相位将跟踪施加到“REF”输入(参考输入)451的信号的相位。由于REF 451信号与系统时钟(SYSCLK)同步，REF信号451的相位和由StartCLK 460馈送的FB输入的相位将由相位检测器453进行比较，而PLL 452引起StartCLK 460，这导致StartCLK 460也与系统时钟(SYSCLK)同步。
为此，VCO输出456的频率必须匹配StartCLK 460的频率乘以分频器457的分频值“K”。此外，系统时钟(SYSCLK)通过数字计数器450除以“M”的频率必须等于StartCLK 460信号的频率。
相位检测器453输出454将控制VCO 455输出456的频率成为REF输入信号451的倍数(等于分频比“K”)。VCO 455输出456也将跟踪REF信号451的相位。这被称为处于“锁定(LOCK)”状态。换句话说，PLL将通过缓慢增加或降低其VCO的输出频率直到FB和REF输入彼此同步在“锁定”步骤，从而努力使FB输入信号与馈入REF输入的信号的相位和频率相匹配。
来自相位检测器453的输出454由脉宽调制信号组成。“环路滤波器(LOOPfilter)”在将脉冲提供给VCO 455之前对其进行过滤。环路滤波器由图4B中所示的电容器表示，该电容器画在相位检测器453输出454和地之间。除了图4B中所示的单个电容器之外，环路滤波器还可以包含有源或无源组件。环路滤波器动态决定了允许VCO输出456频率改变以进行校正的速度。
由于计数器457，REF 451信号基本上除以整数值“K”以创建StartCLK 460。StartCLK 460的最终频率需要是FRES的整数倍。StartCLK 460的频率随后被另一个数字计数器461分频，该计数器将StartCLK 460除以整数值“B”，以便与LC槽(FRES)的谐振频率相匹配。因此，馈入分频器457的信号456的频率必须是“K”乘以“B”乘以FRES，标记为“KxBxFRESCLK”456。
为了简化设计任务以达到从SYSCLK导出的合适的StartCLK 460频率，PLL电路452已经包括在图4B中。根据用于452的特定PLL装置的拓扑结构，可以创建数字输出时钟频率，该频率除以整数值或乘以整数值或两个整数的小数商。450、452和457的这种组合需要导致StartCLK 460的频率是FRES的整数倍。
通过在设计过程中有意选择谐振频率以与SYSCLK信号451频率的根重合，然后可以通过直接分频系统时钟(SYSCLK)来实现StartCLK频率的FRES的整数倍。如果REF信号451频率是具有值“K”的FRES的整数倍，那么PLL 452可以完全省略。在这种情况下，REF信号451将直接馈送到分频器457，而不是PLL输出456。
可能存在具有内置PLL的晶体振荡器，包括电路450和452，其可以针对等于StartCLK频率460的自定义输出频率被重新编程。典型的实时时钟电路使用32.768KHz晶体或晶体振荡器，它们可以很容易地分为音频范围内的频率，可以方便地产生FRES的整数倍。这避免了需要使用系统时钟。
如果为FRES频率选择的设计频率是晶体频率的整数根，其中StartCLK频率是“K”乘以FRES，则通过使用这些低频晶体振荡器之一连同数字计数器450允许省略PLL电路452。
PLL环路滤波器确定在第一次打开电源后PLL达到锁定状态需要多长时间。在获取“锁定”之前，除了LOOP滤波器动态之外，“锁定”还受到反馈路径中分频器457的分频比的影响，PLL电路通常需要多个振荡器周期(来自其VCO)。因此，在启动期间，PLL可能不会在许多毫秒内立即实现“锁定”。
如果PLL难以实现锁定，则相位检测器控制电压输出454可能接近任一电源轨(VDC或共享地)。这涉及试图用动力不足的汽车拉着沉重的拖车爬上陡峭的山坡，并且驾驶员朝向地板猛踩加速器，或者在试图避免撞到突然出现的障碍物时锁定制动器。
在启动期间，FFC 114评估许多参数，例如芯102中的通量水平、为各种内部系统电路供电的电源水平和各种PLL电路的锁定状态。在图4B中，存在显示为452、465和472的三个PLL电路，每个电路具有标记为“LD”的“锁定检测(LOCK Detect)”信号。图4B中所示的这些“锁定检测”信号被标记为；OscLOCK 459、FluxLOCK 469和PhaseLOCK 475。
一些PLL电路具有内置的“锁定检测”电路，以提供状态位用于监控PLL是否按预期运行，或者是否需要更多时间来锁定。锁定检测电路只是一个“窗口检测电路”，它确定相位检测器的控制电压输出是否在VCO输入的合法工作电压范围内，而不是猛然朝向任一电源轨；VDC或接地。
PLL 465可以是RCPS的关键部分。465的任务是创建一个高频时钟信号，跟踪磁芯102内通量场的相位和频率。在启动期间，StartCLK 460被馈送到分频器(数字计数器)461。分频器461将StartCLK 460的频率除以整数值“B”，以便分频器输出461的频率变得等于FRES。这意味着StartCLK 460信号的频率必须等于“B”乘以FRES。StartCLK信号460除以“B”的频率被馈送到数字多路复用器(mux)463的“0”输入。
选择信号RUN/nSTART 471被提供给数字多路复用器电路(mux)463的选择(SEL)输入。RUN/nSTART信号471在启动期间为低电平，一旦来自各种电路的状态(包括来自PLL的LOCK状态信号)都报告了“OKAY”状态，则变为高电平，表示“RUN”模式状态。当RUN/nSTART信号471为低时，StartCLK信号460除以461被提供给PLL 465的REF输入464。当操作切换到“RUN”模式时，多路复用器463的SEL输入选择“1”输入并将其提供给其输出464。多路复用器463选择的信号464被提供给PLL 464的REF输入是图4A中创建的“RISE”信号434。由于“RISE”信号434的频率等于FRES，则来自461的信号462的频率也必须匹配“RISE”信号434的频率(FRES)以允许PLL 465锁定。
在启动期间，来自StartCLK 460除以“B”的信号462替代“RISE”信号434，允许FFC114创建激励信号波形以馈入各种EDC单元120、122和124。EDC单元120、122和124随后在每个激励绕组130、132和134上施加激励电压，强制通量在芯102内产生。替代信号“StartCLK”460允许足够的操作以使通量在芯102内累积。最终，通量水平将达到足够高的水平，以使图4A中所示的零交叉电路正常运行，满足FFC 114声明已达到“RUN”状态所必须满足的参数之一,将RUN/nSTART信号471设置为高电平。
因此，在分频器461将StartCLK 460的频率除以“B”之前，StartCLK的频率必须是“B”乘以FRES，否则当模式从“启动”模式变为“运行”模式时，PLL 465将无法保持在“锁定”状态。分频器467也与分频器461一样除以相同的整数值“B”。当PLL 465处于“锁定”时，VCO输出频率则为B乘以FRES。
多路复用器458由StartCLK 460和PLL 465的VCO输出端466，BxFRESCLK，馈送。一旦PLL 465处于“锁定状态”，馈送至多路复用器458的两个信号将变成几乎相同的频率(B乘以FRES)。唯一的差异在于StartCLK 460的相位与REF信号451同步，而PLL 465的VCO输出466的相位与“上升”输出端434同步，“上升”输出端434系与芯102内的磁通量同步。
StartCLK 460与PLL 465的VCO输出端466之间的确切频率可能略为不同，因为StartCLK频率460系由REF信号451确定，而通量频率则是由LC回路104、106、108、110的谐振频率确定。
来自多路复用器458的输出端470的频率必须是StartCLK 460或BxFRESCLK 466的频率，因此被称为“BCLK”。
PLL可以操作的频率范围系由其相关联的鉴相器和VCO的频率范围决定。市场上大多数的PLL电路系通常为兆赫兹到千兆赫兹的频率范围内的射频设计的，因此鉴相器输出电压范围通常系与较低的频率不兼容。对于PLL电路465，必须仔细选择可以在相对低的频率，例如FRES频率，下正确操作的具有鉴相器和VCO组合的PLL。
当PLL 465被锁定到上升434信号时，BCLK 470的每个脉冲代表芯102内的通量场的相位增量。如果计数器461、467使用的整数“B”的值足够大，BCLK 470可以馈送到数字二进制计数器以累积芯102内的通量的当前相位。根据谐振频率FRES和相位计数器用于累积相位的二进制位数，BCLK 470所需的频率可能高于PLL 465的VCO的频率范围。BCLK 470直接馈送到相位累积计数器所需的频率系为FRES乘以2N，其中N为相位计数器的位数。由于PLL465被选为具有可以在相对低的FRES频率下操作的相位计数器，因此相关联的VCO可能无法达到FRES x2N的频率。为了解决这个问题，图4B示意附加的PLL 472以借助分频器473将低频BCLK 470乘以整数因子“J”以达到必要的FRES x 2N频率。然后可以从为RF应用所设计更普遍的高频PLL设备中选择PLL 472。
由多路复用器458选择的“BCLK”470馈送到PLL 472，由于数字计数器473的存在，PLL 472将“BCLK”频率乘以整数“J”。VCO输出端PCLK 476可以具有足够的输出频率范围，但PLL 465的鉴相器不需要像FRES那样在如此低的频率下操作。然而，如果PLL 465的鉴相器可以在FRES频率下操作且VCO输出端可以达到FRES x 2N，那么PLL 472和数字计数器473都可以被清除，然后BCLK 470取代PCLK 476。通过选择正确的分频因子“B”的值以满足匹配REF451和StartCLK 460的要求，那么附加的PLL 472和数字计数器473可以被清除。
VCO输出信号476(PCLK)的频率因此为B乘以J，再乘以谐振频率(FRES)，其中B x J等于2N。
参考图4C，PCLK信号476或图4B的BCLK 470(如果频率足够)馈送到图4C示意的二进制计数器477。二进制计数器477对“PCLK”脉冲476进行计数，并且在任何时间点累绩的二进制权重计数代表芯102内的磁通量的当前相位角，因此计数器477被称为“通量相位计数器”。代表在芯102内的瞬时相位的并行二进制值呈现在“PBUS”481。PBUS 481的每个位代表以弧度表示的通量相位的二进制增量。
图4C示意的PBUS 481的每个位都标有以弧度表示的二进制权重。一个完整的正弦周期由2π弧度组成，并且PBUS 481上呈现的任何特定二进制权重通量相位值的范围都在0弧度和(2π-1LSB)弧度之间。最低有效位(LSB)系为第20位。Q0代表以弧度表示的计数的最小相位增量值。
PBUS 481的二进制加权值的分辨率系由计数器477中的二进制位数决定
Figure BDA0004169506470000271
为弧度等式4.1
其中
Figure BDA0004169506470000272
等于每个PCLK[476]脉冲的相位分辨率(以弧度为单位)
N等于计数器中的位数
每个位的二进制权重为
Figure BDA0004169506470000273
为弧度等式4.2
其中
Figure BDA0004169506470000274
等于任何特定位的二进制权重(以弧度为单位)
N等于计数器中的位数
n等于当每个位从0到(N-1)编号时的特定位
为了使通量相位计数器477与芯102内累积的磁通量同步，图4A的零交叉信号ZXRISE 440立即在ZXRISE 440的上升沿复位计数(所有位设置为零)。ZXRISE 440的上升沿必须总是出现在芯102内的磁通量的零度相位角。因此，当相位计数器在ZXRISE 440的上升沿复位为零时，相位计数器重新开始从“零”进行计数，这将芯102内的磁通量的零弧度(0度)相位角与ZXRISE 440的上升沿同步。
ZXRISE信号440由具有足够长的宽度但比PCLK 476的脉冲宽度短得多的短脉冲复位通量相位计数器477。为了避免屏蔽PCLK 476的下一个上升沿，ZXRISE脉冲440必须结束，留下安全余量以在PCLK 476的下一个上升沿出现之前为通量计数器477提供足够的设置时间。这是图4A示意的电路中包括由R2 442与C2 443产生的时间延迟的目的。
图4D显示激励相位计数器482。激励相位计数器482与通量相位计数器477非常相似，因为两个计数器都累积PCLK 476脉冲的数量。然而，这两个计数器代表两个不同信号的当前相位角；FFC 114构造的激励信号的当前相位角与芯102内累积的通量的当前相位角。
图4C示意的通量相位计数器477产生“PBUS”481，其二进制加权值代表芯102内累加的通量的当前相位角。在图4A中产生的ZXRISE信号440的上升沿上，通量相位计数器477被复位。
图4D示意的激励相为计数器482产生“XBUS”484，其二进制加权值代表在FFC 114中组合的激励信号的当前相位角。在同步信号485的上升沿上，激励相位计数器482被复位。稍后会讨论图4E中产生的同步信号485。同步信号485的目的系将XBUS的值先于PBUS以由芯102引起的磁滞延迟(图2B的DHYST 226)相关联的相位量偏移。这个偏移是“定时提前”，其在图2B、2C、2D显示为DHYST 226。
图4E显示用于控制激励信号的提前定时的电路。激励信号强制芯102内的磁通量，而芯102的磁滞延迟(DHYST 226)延迟激励信号产生的通量的相位。因此，如果PBUS 481与磁通量同步，则PBUS 481的相位值将小于XBUS 484的相位值，因为芯102内的通量的相位相对于激励信号的相位延迟。图4E示意的子电路通过同步脉冲485的产生确定PBUS 481与XBUS484之间的相位差以在正确的时间复位激励相位计数器482。
XBUS 484将代表激励信号的当前并行二进制权重相位值的相位计数授予数字锁存器486。ZXFALL 410(来自图4A)的上升沿出现在磁通量的下降斜坡上的磁通量的零交叉处，其发生在π弧度(180度)处。在ZXFALL 410的上升沿，当芯102内的磁通量以π弧度(180度)的下降过零交叉时，锁存器486捕获XBUS 484的“快照”。
锁存器486捕获的二进制值表示在芯102内的通量以π弧度(180度)过零的瞬间PBUS 481与XBUS 484之间的相位差。因为XBUS 484在PBUS 481之前，所以当PBUS 481达到π弧度(180度)时，XPI位483(代表XBUS 484的π弧度)应该已经复位，而XBUS 484的其他位的二进制加权值加至XBUS 484与PBUS 481之间的相位延迟差。XPI位483系XBUS 484的最高有效位(MSB)。因此，通过忽略锁存器486捕获的二进制值的MSB，其余位代表由磁芯102的磁滞226引起的延迟的二进制值。
由锁存器486捕获的“相延迟”487的二进制值随后提供到反向器门488的并联槽，从而导致锁存的相位延迟值487的每个位被反转，将任何逻辑高电平变为逻辑低电平，反之亦然将任何逻辑低电平变为逻辑高电平。当二进制值的所有单个位被反转，二进制值保持不变，但符号改变，称为二进制补码(2的补码)值，表示负值。
如上所述，可以忽略相位延迟487的MSB。不是反转MSB并将其呈现到2的COMP BUS，而是可以通过将2的COMP BUS的MSB连接到GND将其设置为逻辑低电平。这仅留下由锁存器486捕获的表示磁滞延迟DHYST 226的相位延迟的位被反转并呈现到2的COMP BUS 489，而2的COMP BUS的MSB将总是保持低电平。在反转相位延迟值487并将2的补码的MSB设置为低电平后，得到的2的补码值现在表示磁滞延迟值DHYST 226的负值。
然后磁滞延迟值487呈现到2的COMP BUS 489(其中2的COMP BUS的MSB保持低电平)。2的COMP BUS 489现在以弧度表示磁滞延迟的二进制负值。通过将磁滞延迟的负值加到PBUS 481的二进制值，得到的总和“D”表示PBUS 481减去磁滞延迟DHYST的当前相位。
可以使用值“DHYST”226计算需要应用于下一个激励信号以补偿磁滞延迟的相位提前定时226的量。DHYST 226的这种定时提前随后允许通过由下一个激励信号产生的通量能量的相位，以与已经累积在磁芯102的现有通量能量的相位一致。
图4C中的通量相位计数器477显示为12位宽，但根据芯102和FRES的频率的磁滞可能不需要12位分辨率。在N位宽二进制数的情况下，所有零(零弧度)的值也可以表示2N(其等于2π弧度)。N为12位，PBUS 481的最小二进制数值为0，而PBUS上呈现的最大二进制数值为((2N)-1)。
所需的提前的量则为零弧度减去DHYST 226的值。正弦的零弧度(0度)的相位角等于2π弧度(360度)，表示下一个周期的开始。如果以2N代替二进制零(表示零弧度)，则下一个激励信号应该开始的二进制通量相位角(PBUS 481的二进制值)可以计算为
Figure BDA0004169506470000291
弧度等式4.3
其中
α等于下一个激励开始时芯102中的通量相位
N等于PBUS[481]的宽(二进制位的数量)
D等于2的补码值[489](MSB为低电平)
为了实现由激励信号产生的通量与芯102内累积的现有通量之间的相位匹配，如图2C所示，当激励信号的相位通过磁滞延迟(DHYST 226)提前时，激励信号必须开始。当PBUS481上的值达到2π减去DHYST 226时，下一个激励信号开始。
PBUS 481作为输入端字“A”呈现到数字比较器490，而2的COMP BUS 489作为字“B”呈现到数字比较器490。
PBUS 481的值持续增加，而呈现到字“B”的二进制值在每个周期的持续时间内保持不变。因此，在某个时间点，呈现到比较器490的“A”字输入端的PBUS 481的二进制值将等于呈现到比较器490的字“B”输入端的二进制值。每当输入端“A”的二进制字等于字“B”的二进制值时，比较器490的“A＝B”输出端(匹配491)将变高电平。
匹配的上升沿触发触发器492，导致其“Q”输出端485(同步)被设置高电平。492的“Q”输出端将保持高电平直到触发器492被复位。同步信号485提供到施密特(Schmidt)触发器“NAND”门495的一个输入端。此外，电阻器RD 493被同步485拉至高电平，导致电容器CD494充电，导致施加到495的剩余输入端的电压缓慢地上升。
一旦电容器CD 494两端的电压达到“NAND”门495的输入阈值电压，495的输出端496将有效的“低电平”负位输入引脚(nRESET)拉至低电平。这导致同步输出端485变成低电平，导致同步输出端485仅持续很短的时间，这与电容器CD 494通过电阻器RD 493充电达到足够电压电平以允许NAND门495识别高电平(逻辑“1”)电压电平所需的时间有关。当同步信号485变低电平时，CD 494上的电荷随后通过RD 493向0伏下降，为下一个同步脉冲485做准备。
触发器492、电阻器RD 493、电容器CD 494和NAND门495的组合形成“单次”(多谐振荡器)电路，每次匹配491从低电平上升至高电平仅产生一个短的同步脉冲485。通过始同步485的脉冲宽度短于PCLK 476的周期减去一些“设置”时间，可以在下一个PCLK脉冲476抵达前复位提供到激励相位计数器482的同步脉冲485。激励相位计数器482执行与图4C中通量相位计数器477相同的功能，除了在XBUS 484上呈现的二进制相位计数相对于PBUS 481上呈现的二进制相位计数值被提前。
因为激励相位计数器482早于图4C的通量相位计数器477达到其复位为零的限制前被复位(重新同步)，所以XBUS 484现在通过锁存器486捕获的相位延迟值(DHYST 226)比PBUS 481领先。因为向通量相位计数器477(图4C示意)和激励相位计数器482馈送的PCLK476通过PLL 465(图4B)被“锁相”到“上升”434(图4A)，PBUS 481(图4C)和XBUS 484(图4D)都与磁芯102内的磁通场同相同步，尽管它们的相位彼此不匹配。
XBUS 484上的计数值表示由FFC 114产生的激励信号的瞬时相位，其瞬时相位通过锁存器486先前捕获的DHYST 226相位延迟值被提前。FFC 114使用XBUS 484来组合将呈现到EDC单元120、122、124(图1)的波形。
5.剩余通量检测和补偿的说明
通量场控制器114产生各种信号分量，其信号分量被馈送到激励驱动电路单元120、122、124，它们一起产生激励信号。由EDC单元120、122、124跨一个或多个激励绕组130、132、134施加的激励信号的差分电压在芯102内产生磁通量。
LC槽电路104、106、108、110用作带通滤波器，导致芯102内的通量接近正弦波形。当激励能量用于在芯102内产生磁通量时，它被LC槽电路过滤。因此，无论施加跨激励绕组130、132、134的波形为何，都会产生最终接近一正弦通量波形。
非正弦且占空比不是50％的激励波形产生直流偏压通量分量。占空比50％的方波激励信号不会导致直流偏压通量。不幸的是，即使打算馈送方波激励信号，方波驱动电路的上升时间与下降时间的微小不匹配也可能导致轻微的直流偏压。在每个激励周期中，小的直流偏压将会累积。由于以下原因，直流偏压通量分量(剩余通量)的大量累积可能成为问题。
组合的交流和直流通量可能导致交流通量峰值达到芯饱和水平。当直流偏压上升时，直流偏压通量顶部的交流通量导致交流通量波形峰值的一者在接近饱和时被压缩。这种由大量偶次谐波分量组成的不对称的交流通量波形表现地像占空比不是50％的波形。这种不对称的交流通量波形产生附加的直流偏压通量，其只会加剧这种情况。
使芯饱和导致包括芯102的磁性材料内的极端热量积聚，并降低绕组的电感值。尤其麻烦的是改变谐振绕组WRES 104的自感值(LRES)。这导致LC槽104、106、108、110的谐振频率偏离预期的谐振频率并且不再匹配StartCLK 460信号频率。在关闭RCPS单位后，如果芯102仍然太热，则WRES 104的改变的自感值LRES可能导致LC槽104、106、108、110的谐振频率(FRES)与Startclk 460相差太远，阻止RCPS单位启动直到芯102冷却。
组合的直流剩余通量和预期的交流操作通量水平增加了芯102的热耗散。由于铁损失随着操作通量水平增加而增加，所以芯102的温度升高。
由于发展高直流通量水平的危险，通量场控制器(FFC)114必须监视、侦测和补偿任何直流通量水平(剩余)。一旦FFC 114侦测到直流剩余通量累积，FFC 114调整激励信号波形的占空比以抵销直流通量偏置。
通过在保持正确的定时提前的同时调整激励信号的占空比，可以去除直流偏压剩余通量。来自FFC 114的用于形成激励信号的控制信号被同时馈送到所有EDC单元120、122、124。相同的激励信号由所有EDC单元120、122、124产生，它们同时被驱动跨每个激励绕组130、132、134。
通过施加激励信号差别地跨每个由EDC单元120、122、124驱动的激励绕组130、132、134，磁通量被强制进入磁芯102。每个激励周期强制进入磁芯的通量大小取决于施加在跨每个激励WEXC绕组130、132或134的峰值-峰值电压。强制通量的大小取决于施加在跨每个绕组上的每匝峰值电压除以激励信号的频率FRES。
因此，通过控制激励信号的峰值电压，可以控制通量水平。通过FFC 114的努力维持激励信号与已经在芯102内累积的通量之间的正确相位关系，施加的每个激励周期累积存储在芯102内的附加通量。最终，芯102内累积的通量达到当谐振电压水平VRES 170已达到其标称操作水平时的最大水平。VRES 170的标称操作峰值电压水平基于WRES谐振绕组104中的匝数NRES与WEXC激励绕组中的匝数NEXC乘以施加在跨每个激励绕组130、132、134的峰值电压之间的匝数比。
此时，谐振电压VRES 170已经达到其标称操作水平，并且LC槽电路已经“完全充电”。当LC槽电路104、106、108、110完全充电时，LC槽的谐振阻抗接近无穷大，排除任何附加功率吸入LC槽电路104、106、108、110。一旦LC槽电路104、106、108、110被充电，控制激励信号的峰值电压大小控制VRES 170的水平，这又确定芯102内存储的标称谐振通量水平。
参考图5A，实线迹线501代表施加在跨每个激励绕组130、132、134的差分激励信号电压的方波(50％占空比)。为了清楚起见，上升和下降时间在图中被夸大。X轴504表示施加在跨每个激励绕组130、132、134的零伏峰值-峰值差分电压。施加在跨激励绕组130、132、134的最大差分正峰值电压+VEXCPK 502理想地匹配最大负峰值电压-VEXCPK 503。
沿水平轴的相位标记指的是XBUS 484上显示的激励相位计数器482值的相位计数器，图4D。
图5A显示的激励波形501已经通过磁滞延迟总和DHYST 226，相对于通量相位计数器477被提前，图2B、2C、2D。图4E示意的电路产生同步485以在通量相位计数器477之前复位激励相位计数器482，图4C。因此，图5A的X轴上的零弧度值通过磁滞延迟总和DHYST 226相对于芯102内的累积通量被提前。
阴影区505表示由特定激励绕组WEXC 130、132或134在芯102内的强制通量汲取的正电流。阴影区506表示由特定激励绕组WEXC 130、132或134在芯102内的强制通量汲取的负电流。在正波形峰值505期间汲取的电流的阴影面积等于在负波形峰值506期间汲取的电流的阴影面积，因此不应有导致剩余通量的最终直流偏压。
参考图5B，虚线迹线507表示具有方波(50％占空比)的激励信号作为参考比较。实线迹线508显示具有改变占空比波形的激励信号。阴影区509表示通过附接的激励绕组130、132、134馈送的正电流。另一阴影区506表示通过负载的正电流。如图5A所示，负电流面积506与之前由50％占空比激励信号产生的负电流面积506相比没有改变。
由于负电流面积506大于正电流面积509，最终结果是负偏压大于正偏压，因此去除一些正剩余通量。激励波形的正半部分的占空比已降低至低于50％，而波形的负部分仍保持在50％左右。正区域在0弧度之后以dPD 510的量显示延迟。波形的正峰值随后被提前截断(下降到x轴504，零Vpp)。
这种占空比的变化发生在如POSQUIT 512显示的时间，其系由FFC 114需要去除正电流偏压剩余通量确定。这里波形的上半部开始得晚且结束得早，而产生的脉冲宽度同样以π/2弧度为中心。这是通过FFC 114刻意保持相位延迟量dPD 510等于从脉冲末端截断的占空比量dPT 511来实现。这保持更佳的通量对称性以避免引起相对于芯102内已经累积的现有通量的新产生的激励通量的相位移。
由于电流波形508的上升和下降时间，POSQUIT 512和dPT 511之间存在小差异。理想地，FFC 114为确定POSQUIT 512的值所做的计算已经考虑下降时间以最小化dPD 510和dPT 511之间的差异。FFC确定用于减少剩余通量的理想占空比。
参考图5C，虚线迹线507表示方波(50％占空比)。激励信号显示为参考比较。实线迹线513显示激励信号的改变的占空比的电压波形，其中负部分(x轴504之下)被截断。波形的正部分(阴影区505)的上升沿在0度开始或2π弧度的倍数，并且具有大约50％占空比。负电流(阴影区515)的开始短暂地沿x轴保持，因为在π弧度之后被延迟，然后在到达2π弧度之前通过返回x轴(零电流)被提前截断。产生的脉冲宽度同样以3/2π弧度为中心以保持波形对称以尽量最小化任何产生通量的相位移。这导致负电流占空比小于50％。
π弧度和负电流峰值dND 514的开始之间的相延迟刻意地保持等于从负电流脉冲宽度dNT 516截断的量。这保持负脉冲峰值以3/2π弧度为中心。由于电流波形的上升和下降时间，NegQUIT 517和dNT 516之间存在小差异。理想地，为确定NegQUIT 517的值进行的计算已经考虑电流下降时间以最小化dND 514和dNT 516之间的差异。
图5D示意的电路系FFC 114的一部份，它侦测剩余通量的存在和调整激励信号的占空比以补偿生于通量。此电路旨在使用可编程逻辑设备来实现，但也可以使用分立的硬组件。
为了产生激励信号波形，将信号分成两区段；波形的正部分从0弧度(0度)延伸到π弧度(180度)，而负部分在π弧度(180度)到2π弧度(360度)之间延伸。为了补偿剩余通量，需要根据任何直流偏压剩余通量的存在和大小来调整信号的每一半的占空比。
参考图5D，芯102内谐振磁通量的当前相位角通过PBUS 481监视，该PBUS 481由图4C示意的通量相位计数器477产生。PBUS 481的最高有效位代表π弧度位PI 478，并且第二高位系π/2弧度位PIdiv2 479信号，两者都到达图5D的左上角处。
反向门518接收PI信号478，将其反相以产生nPI 519并将其与PIdiv2信号479提供到“AND”门520。“AND”门520的上升沿输出“SetP”521，导致当PI 478为低电平且PIdiv2 479为高电平时，触发器522将其Q输出端PSAMPLE 523设置为高电平。PSAMPLE 523标志信号仅在当PI 478为低电平，相位角小于PI弧度(180度)，并且PIdiv2信号为高电平(π/2弧度，90度)时产生。触发器522的复位输入端(RST)由第五高PBUS位馈送。PIdiv16 480(代表5.625度的奇数倍)。在下一个PIdiv16 480的上升沿上，触发器522被复位，导致PSAMPLE 523标志信号再次变低电平。
这表示PSAMPLE标志信号523为高电平仅当
Figure BDA0004169506470000351
或90度≤PBUS计数＜95.625度
类似地，当PI 478和PIdiv2 479皆为高电平时，“AND”门524的输出端SetN 525设置触发器526的Q输出端NSAMPLE 527，并且随后复位在PIdiv16 480的下一个上升沿。
这表示NSAMPLE为高电平仅当
Figure BDA0004169506470000352
或270度≤PBUS计数＜275.625度
PSAMPLE 523和NSAMPLE 527标志信号指示芯102内正弦通量的两个振幅峰值的一者预计何时出现。这两个峰值预计出现在PSAMPLE标志信号523的π/2弧度(90度)和NSAMPLE标志信号527的3/2π弧度，270度)。这些标志信号不能停留太久且必须在相关联的峰值经过之后快速清除，以免来自PBUS 481的PIdiv16信号480引起标志信号仅在5.625度清除。
在图2A，图3中，由IsenseA 162和IsenseB 164组成的差分反馈信号被馈送到差分放大器306(图3)，重复在图5D，其产生单端输出信号，IFBK 320。通过将直流参考信号，直流偏压310加入到差分放大器306的参考输入端308且随后馈送到微处理器528的模拟输入端(Ain)，IFBK信号320被偏压到高于地(零伏)。直流偏压310将IFBK信号320偏移到高于地以满足典型微处理器528的单端模拟输入端(Ain)。数字到模拟转换器(DAC)在处理器528的输出端提供易于校准直流电压以用作偏移偏置电压。典型的，微处理器DAC输出端系介于0伏和模拟参考电压之间的单端正直流电压。
施加到528的模拟输入端(Ain)的IFBK信号320被模拟到数字转换器(ADC)内部到528数字化。数字通用输入端/输出端(GPIO)输入到528在这里标记为PS和NS接收来自触发器522的标志位PSAMPLE 523和来自触发器526的NSAMPLE 527表示对直流偏压IFBK 320模拟信号进行数字化(采样)的正确时间。由IFBK 320馈送的ADC必须具有足够快的转换速率以在采样标识位(PSAMPLE 523或NSAMPLE 527)处于活动状态的短时间内进行模拟到数字的转换。
理想地，上述转换在每个位的上升沿上立即进行以最小化由于错过IRES 160电流波形IFBK 320的绝对峰值导致的测量误差。DAC产生的直流偏压参考信号310追踪Ain ADC使用的相同直流参考电压以最小化由于直流随时间和温度偏移导致的误差。
微处理器528的速度必须足以完成每个模拟到数字的转换，执行数据分析算法，和完成任何必要的软件例程以避免错过下一个采样标志(PSAMPLE 523或NSAMPLE 527)，仅允许样本之间的FRES的15/16π弧度(174.375度)以执行这些工作。
在剩余通量的情况下，IFBK信号320将包含表示剩余通量的量的小直流偏移。与IFBK信号320的标称振幅相比，由于剩余通量引起的直流偏移系相对小的值。小的直流偏移、直流飘移、或噪声可能引起剩余通量的错误指示。为了最小化这种潜在风险，IFBK信号320的峰值振幅在每个周期采样两次，各一次出现在π/2弧度(90度)和3/2π(270度)的理论正弦波峰值处。如果没有剩余通量，IFBK 320在90度处的峰值与270度处的峰值应该理想地为相同(除了具有相反极性外)。
如果存在例如由剩余通量引起的小的直流偏移，则一个峰值测量将比另一个测量高出直流偏移量的两倍。由于这些测量产生数字化数值，微处理器528可以通过从另一个测量减去一个测量的绝对值而易于确定两个测量之间的振幅差异。噪声可以在多个样本上平均掉。通过对正峰值和负峰值测量使用相同差分放大器和模拟输入端(Ain)可以最小化由放大器直流偏移和热飘移引起的直流偏移。可以计算静态直流偏移，并且可以改变DAC值以使用由528内部的软件例程执行的重新校准算法抵销放大器直流偏移。
每个IFBK 320正弦波信号峰值的峰值通过由528的相同的Ain ADC在两个点及时对IFBK 320取样以确定，其与π/2弧度(90度)处发生的正正弦波峰值和3/2π(270度)处发生的负正弦波峰值的期望最大值相关联。
当微处理器528发现PSAMPLE标志523变高电平，IFBK信号320被528内部的ADC测量且数字化以获得“正峰值”。当微处理器528发现NSAMPLE标志527变高电平，IFBK信号320被528内部的ADC测量且数字化以获得“负峰值”。
通过从528内部的Ain ADC得到的正峰值测量的数字化值减去溃送到528内部的DAC的二进制值以计算正峰值振幅，其二进制值系用以产生用于偏置放大器306的直流偏压310。通过从528内部的Ain ADC得到的负峰值测量的数字化值减去溃送到528内部的DAC的二进制值以计算负峰值振幅的绝对值，其二进制值系用以产生直流偏压310(偏置306)。
如果正峰值等于负峰值，则没有剩余通量且因而激励信号的两半的占空比各自保持相等，占空比约50％(各半约π弧度(180度)长度)。如果两个峰值之间有差异，则528决定哪个峰值(正测量值与负测量值)较大。激励信号的脉冲宽度占空比必须改变以补偿剩余通量。两个峰值测量较大者决定激励信号的哪个峰值(正测量值与负测量值)被改变。
为了补偿正剩余通量，则激励信号的正峰值的占空比必须小一个可比较的量，其中峰值震幅由于直流剩余通量篇置而增加。同样地，如果剩余通量为负，则必须降低激励信号的负峰值的占空比。
最佳占空比值由微处理器528基于IFBK 320的直流偏移的震幅确定。为了保持波形对称性，占空比减少的量随后被减半，产生对于调整的波形一者的各端(正脉冲宽度或负脉冲宽度)产生两个相等的二进制相位减少值。这些二进制值为POSDELAY、dPD 510和POSQUIT用于调整波形的正半部，而NegDELAY、dND 514和NegQUIT 517用于调整波形的负半部。
补偿剩余通量需要的占空比校正值系由以下步骤决定。
确定哪个峰值振幅测量较大(正与负)。具有最高振幅测量的峰值需要降低其脉冲宽度，而剩余峰值保留约π弧度(180度)的持续时间。
从较大的峰值测量值减去较小的值(正峰值振幅或负峰值振幅)。这表示由剩余通量引起的直流偏压的两倍。
将得到的差值除以二。这将产生由剩余直流通量引起的峰值振幅偏移。通过将二进制差值向右移动一比特位置(one-bit position)(当二进制值用最左侧位置的最高有效位(Most Significant Bit,MSB)表示时；小字节序)，上述除法能以二进制形式执行。
IFBK 320信号的预期标称峰值振幅值是通过将上述峰值直流偏移值与两个峰值测量值中较小的一个相加(正峰值与负峰值测量值是由528中的Ain得出)计算得出。
确定剩余直流偏移振幅与标称峰值振幅值的比率。该比率(RREDUCTION)是通过将峰值直流偏移值除以标称峰值来计算。RREDUCTION比率表示违规脉冲宽度(offending pulsewidth)所需的占空比缩减因子(duty cycle reduction factor)。
通过RREDUCTION比率值，计算将成为通过RREDUCTION比率乘以表示π弧度的二进制值(180度，其中MSB设置为高电平，而其余所有比特为低电平)的最终修改占空比(finalmodified dury cycle)的峰值的脉冲宽度(占空比)。四舍五入到结果的最接近的整数值。
然后从50％脉冲宽度(π弧度)的标称二进制值中减去生成的二进制脉冲宽度。如果考虑上升时间、下降时间和“死区时间”(稍后讨论)，则50％占空比的标称二进制值可能小于π弧度。这将产生从脉冲宽度中移除的二进制值(以弧度表示)。
将上述步骤得到的脉冲宽度缩减的二进制整数值除以二，并四舍五入到最接近的整数。该结果(BDELAY)表示从每个根据激励相位计数PCLK 476的脉冲峰的开始和结束处移除的二进制弧度的等量脉冲宽度。该二进制BDELAY变成“START”延迟值(图5B的中用于开始修改的正激励信号峰值dPD 510，或图5C中用于开始修改的负激励信号峰值dND 514)。
正“QUIT”值(用于终止正脉冲峰值的PosQUIT 512)是通过从标称50％占空比二进制弧度值中减去延迟缩减值(BDELAY)(约为π弧度)确定。负“QUIT”值(用于终止负脉冲峰值的NegQUIT 517)是通过从二进制2π弧度值(同时也是“零”弧度，二进制0x000h)中减去延迟减少值(BDELAY)确定。
执行上述步骤后，已确定下一个激励信号的最佳正负占空比，以补偿剩磁通量(remanent flux)。然后通过将“正”半波形与“负”半波形并接起来以组装下一个EXCITATION信号波形。正半占空比出现在波形的正0到π弧度(0到180度)部分，而负占空比值应用于波形的负半部分，范围从π弧度到2π弧度(180度到360度)。并接两个半部分以产生类似于图5B和图5C所示的激励波形。
一旦微处理器528在评估最近的峰值振幅测量之后确定理想波形，四个二进制值则被呈现给用于修改激励信号的波形的电路。该些二进制值如下
·相位延迟量(正延迟，dPD 510)，用于延迟开始波形的正半部分(图5B中的阴影区域509)。
·相位角(PosQUIT 512)，被正脉冲宽度(图5B中的阴影区域509)截断时。
·相位延迟量(负延迟，dND 514)，用于延迟开始波形的负半部分(图5C中的阴影区域515)。
·相位角(NegQUIT 517)，负脉冲宽度(图5C中的阴影区域515)被截断时。
上面列出的二进制值通过微处理器528一次一个地呈现在数据总线(DATA BUS)529上，并锁存到特定的数据锁存器(data latch)中，允许每个数字值在稍后使用。锁存器选通信号(Latch strobe signal)用于选通数据总线529上当前数据的适当数据锁存器，该锁存器选通信号包括来自微处理器528的PosSTART 530、PosSTOP 531、NegSTART 532和NegSTOP 533。
由于每组新的二进制值都是根据IFBK 320的最后一个样本确定，因此“START”延迟和“QUIT”相角值的相关值立即更新到适当的数据锁存器中。这允许在RCPS运行时进行实时调整。
参考图5E。在PosSTART选通脉冲530的上升沿，锁存器554加载通过微处理器528呈现在数据总线529上的二进制相位值，该二进制相位值表示在激励波形的正峰值开始之前的相位延迟量，然后由锁存器554保存为PDELAY 555。PDELAY 555的锁存二进制值作为字“B”馈入数字比较器556，而XBUS 484作为字“A”馈入数字比较器556，表示激励波形的当前相位。由于XBUS 484随着时间的流逝不断递增，在某个时刻，字“A”将等于字“B”，导致数字比较器556的A＝B输出，PSTART 557短暂变高，持续一个PCLK 476脉冲周期(图4B)。
在微处理器528的PosSTOP选通531的上升沿，锁存器558加载二进制相位值，PosQUIT 512(图5B)通过微处理器528呈现在数据总线529上，代表正峰值脉冲宽度应该结束的相位角。锁存器558保存PosQUIT 512值并将其呈现为PQUIT 559。当XBUS 484值等于PQUIT 559值时，数字比较器560的A＝B输出，PosEND 561短暂变高。
参考图5F。XBUS 484的XPI比特483表示π弧度激励相位位，仅当激励波形相位角至少为180度且小于360度时，该比特为高电平。XPI比特483通过反相器562反相成为nXPI563。nXPI信号563表示激励波形的当前相位角大于或等于0度但小于180度。PSTART 557与nXPI比特563一起馈入“及(AND)”闸564。当PSTART 557和nXPI 563均为高电平时，与门564的输出565的上升沿导致Q输出，触发器566的POS 567到“SET”，开始激励波形的正半部分。
无论何时PosEND信号561或上电复位(Power-On Reset,POR)信号420变为高电平，“反或(NOR)”闸568的输出569都会使触发器566“复位”。这导致触发器566的输出POS 567变低电平，导致激励信号的正峰值结束。
为了去除多余的通量振福，将BRAKE信号574(于后续解释)施加到“互斥或”(XOR)闸570，使POS信号567反转，变成POSHALF 571信号，一旦制动信号574，则有效地将POS 567信号移位180度。
施密特触发器(Schmidt trigger)“及(AND)”闸572的输出信号BOT_A 573用于馈送EDC单元120、122和124以产生激励信号。EDC单元120、122和124结合“H”桥电路以差分地驱动跨越激励绕组130、132或134的激励信号，激励绕组130、132或134差分地连接在“H”桥的两个输出端子上，标记为(LEG_A和LEG_B)。
参考图5G。“H”桥电路由两半部分(支路)组成，“LEG_A”和“LEG_B”。每个支路(leg)由一个上下开关装置组成，例如串联连接的晶体管、IGBT或MOSFET(图腾柱配置)。图5G显示“H”桥一半的“LEG_A”。P沟道MOSFET呈现为上部开关装置，通过UPPER_A信号577控制。N沟道MOSFET呈现为下部开关装置，通过LOWER_A信号579控制。这两个装置通过标记为TermLEG_A578的两者之间的公用节点串联连接。TermLEG_A 578是“LEG_A”的输出端。完整的“H”桥电路由第二个相同的电路组成，该电路称为“LEG_B”，其输出端子标记为TermLEG_B。LEG_B上的上部MOSFET将通过UPPER_B驱动，下部LEG_B MOSFET将通过LOWER_B驱动。直流电源显示为+VDC，其返回连接到“接地”。“H”桥的两个支路将共享相同的电源。
每条支路的两个开关装置(MOSFETs)交替通电，以将每个MOSFET之间的公用输出节点向上拉向直流电源或向下拉向直流电源返回节点(接地)。每当上部MOSFET变为“ON”时，下部MOSFET则必须变为“OFF”，否则若两者俱为“ON”，两个装置将相互拉动(“闩锁效应”)，直到一个或两个装置被破坏。必须实施仔细的设计，以避免在另一个装置完全关闭之前打开另一个装置。
图5F中所示的信号BOT-A 573控制EDC单元120、122和124内的“H”桥的LEG_A上的底部MOSFET在高电平时导通而在低电平时关断。电阻R3 575和电容C3 576组成的电路构成RC延时电路。当POSHALF 571变为高电平时，施密特触发器“及(AND)”闸572的一个输入立即被拉成高电平，而闸572的另一个输入随着C3电容器576两端的电压充电而延迟。这导致输出BOT_A 573被延迟，因为“及(AND)”闸572等待其两个输入同时变为高电平。当POSHALF571从高电平变为低电平时，输出BOT_A 573立即变为低电平，尽管C3电容器576两端的电荷暂时将“及”闸572的相关输入保持为高电平。RC延迟电路的结果导致BOT_A 573信号在被命令变为高电平时短暂停止，同时导致在POSHALF 571变为低电平时，BOT_A 573信号立即变为低电平。如果使用类似的电路来控制LEG_A上的上部开关装置(MOSFET)，那么无论哪个装置被命令“关断(OFF)”，都会立即开始“关断”，而当被告知“接通(ON)”时，装置会在开始“接通(ON)”之前短暂停顿。通过提供这个“死区时间”，被命令关断的MOSFET立即开始关断，而同一支路上的相关MOSFET在开始导通之前被延迟。设计意图是将死区时间延长到足以超过两个开关装置(上部装置与下部装置)中最慢的“下降时间”，以避免两个装置同时打开的闩锁效应的悲剧。
参考图5H。在微处理器528的NegSTART选通532的上升沿，锁存器580加载通过微处理器528呈现在数据总线529上的二进制相位值，表示在激励波形的负峰值开始之前的相位延迟量，dND 514(图5C)。二进制值dND 514由锁存器580保存为NDELAY 581。保存的NDELAY581值作为字“B”提供给数字比较器582，而表示激励波形的当前相位角的XBUS 484作为字“A”馈入比较器582。由于XBUS 484随着时间的推移不断递增，在某个时刻，字“A”将等于字“B”，导致A＝B输出，数字比较器582的NSTART 583短暂变高，持续一个PCLK 476脉冲周期的持续时间(图4B)。
在微处理器528的NegSTOP选通533的上升沿，锁存器584加载通过微处理器528呈现在数据总线529上的二进制相位值，表示当激励波形的负峰值NegQUIT 517结束时XBUS484的相位，如图5C。二进制值NegQUIT 517通过锁存器584保存并呈现为NQUIT 585。保存的NQUIT 585值作为字“B”呈现给数字比较器586，而表示激励波形的当前相位角的XBUS 484作为字“A”。由于XBUS 484随着时间的流逝不断递增，在某个时刻，字“A”将等于字“B”，导致A＝B输出，数字比较器586的NegEND587短暂变高，持续一个PCLK 476脉冲周期的持续时间(图4B)。
参考图5J，NSTART 583连同XPI比特483被馈送到“及”闸588。XPI比特483表示π弧度相位位，其仅在激励波形相位角至少为180度且小于360度时为高。
这发生在激励信号波形的“负”部分。当NSTART 583和XPI483都为高电平时，“及”闸588的输出589使触发器590的Q输出NEG 591，这开始激励波形的负峰值。
NegEND 587信号被馈送到“反或”闸592，当NegEND 587变为高电平时，这会导致闸592的输出593变为低电平。无论何时NegEND 587信号或上电复位(POR)信号420变为高电平，来自“反或”闸592的低电平输出593都会使触发器590“复位”。这会导致NEG 591变为低电平，从而结束激励波形的负峰值。
如果FFC 114确定LC槽104、106、108和110两端的谐振电压VRES 170已经超过预期的标称工作电压电平，则FFC 114将BRAKE 574信号拉高。每当LC槽104、106、108和110两端的谐振电压VRES 170超过安全振幅时，提供BRAKE信号574以降低VRES 170电压电平。在正常操作期间，BRAKE信号574为低电平。当BRAKE信号574为高电平时，两个信号POSHALF 571和NEGHALF 595的极性通过“互斥或”闸(570，图5F)和(594，图5J)反转，导致每个支路上的相关底部MOSFET通过BOT_A 573控制(图5F)和BOT_B 597(图5J)信号切换(反转)。这是用于将激励信号偏移180度的过程的一部分，如图2D所示。
每个激励WEXC绕组130、132和134透过EMI滤波器以差分方式连接在EDC单元120、122或124的“H”桥输出端(“LEG_A”和“LEG_B”)上，以减少从RCPS单元传播的高频开关瞬变。每个WEXC绕组130、132和134通过EDC单元120、122和124差分驱动。通过EMI滤波器引起的任何群延迟将被吸收到图2B、2C和2D中所示的滞后延迟测量(hysteresis dealaymeasurement)(DHYST 226)中，由图4E所示的电路决定。
6.激励驱动电路(EDC)120、122及124
在EDC单元120、122和124内部，一个或多个“H”桥电路用于驱动跨“H”桥输出端子差动连接的每个WEXC绕组130、132或134的激励信号。在FFC 114内产生的控制信号被同时馈送到所有EDC单元120，122和124。所有EDC单元120、122和124串联工作以通过在每个激励绕组130、132和134上驱动相同的激励信号来迫使磁通量在磁芯102内流动。激励绕组130、132和134交错缠绕，使得每个绕组的每一匝与其他绕组的同一匝相邻，类似于三线绕组。这消除由于相对于磁路的不同机械方向而导致的激励绕组之间的相位失配。
根据XBUS 484的最高有效比特(MSB)、XPI 483，EDC单元120、122和124的内部H桥电路将始终具有一个上部MOSFET，“LEG_A”或“LEG_B”上部MOSFET。两个上部MOSFET(LEG_A和LEG_B)永远不会同时导通。下部MOSFETs通过第5节中描述的占空比修改电路控制。在任何情况下，同一条支路上的上部和下部MOSFET都不允许同时导通。在任何时间点，只有一个较低的MOSFET(LEG_A对LEG_B)会导通，然而，由于占空比调制，一个或两个较低的MOSFET可能会同时关断。
选择哪个顶部MOSFET(LEG_A对LEG_B)为“ON”发生在XBUS 484的每π弧度并保持“ON”直到XBUS 484达到下一个π弧度增量。这导致每个顶部MOSFET的占空比为50％。较低的MOSETS可能具有50％的占空比，但由于用于剩余磁通补偿的占空比调制，底部MOSFET的占空比可能低于50％。
在一个BRAKE周期内，所有四个MOSFET的逻辑状态都会反转，从而有效地将激励信号的相位偏移180度。所有四个MOSFET的状态保持反转，直到BRAKE操作完成，BRAKE 574变低电平。
EDC单元120、122和124中的“H”桥已被任意定义为底部LEG_AMOSFET在“POSITVE”激励电流流动期间为“ON”，而上部LEG_B MOSFET为“ON”，阴影区域505或509(图5A、5B和5C)。当底部LEG_B MOSFET为“ON”且上部LEG_A MOSFET为“ON”时，流过激励绕组130、132和134的电流被指定为产生负电流，阴影区域506或515(图5A、5B和5C)。
为了在磁芯102内产生和维持谐振通量，RCPS必须具有至少一个EDC单元120、122或124以驱动至少一个激励绕组130、132或134。EDC单元120、122和124被馈入四个来自FFC114的信号用于控制内部“H”桥的MOSFET。这些信号中的两个由图5F及图5J制造。
·Bot_A 573，控制“H”桥输出LEG_A上的底部MOSFET。
·Bot_B 597，控制“H”桥输出LEG_B上的底部MOSFET。
从FFC 114馈送到EDC单元120、122和124的其余两个信号由图6A中所示的电路制造。
●GATE_A 606，控制“H”桥输出LEG_A上的顶部MOSFET。
●GATE_B 614，控制“H”桥输出LEG_B上的顶部MOSFET。
上部MOSFET(LEG_A或LEG_B)之一完全接通而另一个完全关闭取决于XBUS 484的XPI 483比特，它决定激励波形的正峰值或负峰值是否被驱动。在XBUS 484上呈现的相位值大于0弧度但小于π弧度的激励波形的正峰值期间，“LEG_B”支路上的顶部MOSFET导通，不然就是“LEG_A”上的顶部MOSFET导通。在任何情况下，两个(LEG_A或LEG_B)上部MOSFET中只有一个在任何时间点接通。这与施加到通过BOT_A 573和BOT_B 597信号控制的较低MOSFET的占空比调制无关。
参考图6A。在FFC 114内部，“或”(互斥或)闸602通过“BRAKE”信号574和XPI 483信号馈送。假设“BRAKE”信号574不致动(LOW)，XOR闸602的“LEG_A的顶部致能”输出TOPEN_A603遵循XPI 483信号。TOPEN_A 603信号是用于开启“LEG_A”上的上部MOSFET的使能信号。通过RA 607和CA 608形成的RC延迟电路在LEG_A上的上部MOSFET接通时提供“DEAD TIME”，但当XPI 483变低电平时立即关闭LEG_A上的上部MOSFET。这类似于图5F中描述的涉及制造BOT_A信号573的施密特触发器“及”闸572的RC延迟电路。施密特触发器“及”闸609的“用于LEG_A的顶部闸致能”的信号ENG_A 610输出是与nHALT 604一同提供给“及”闸605。
nHALT 604信号是一个低电平致动信号，其通过紧急停止(ESTOP)Keyline下拉。紧急停止Keyline信号通常通过上拉电阻拉高电平，并通过以“线或(Wired-OR)”配置连接到ESTOP Keyline的任何紧急停止按钮或通过FFC 114拉低电平。为了安全起见，任何ESTOP按钮连接到ESTOP Keyline的装备可以将Keyline拉低，以防操作人员在紧急情况下需要关闭RCPS装置。如果FFC 114确定出现不安全情况，其亦可将ESTOP Keyline拉低。每个EDC单元120、122和124具有独立于其他EDC单元的自己的nHALT 604信号连接。这允许FFC 114监控所有EDC单元120、122和124的状态，并确定是否只有一个EDC单元有故障并独立关闭它，或者是否发生ESTOP紧急情况，所有EDC单元都需要同时关闭下。通过将nHALT 604信号拉低电平失能“及”闸605，从而关闭GATE_A 606。当nHALT 604未致动(高电平)时，支路A的启用信号ENG_A 610通过“及”闸605控制GATE_A 606信号，然后控制LEG_A上的上部MOSFET。
涉及“互斥或”闸611、电阻器RB 615、电容器CB 616、施密特触发器“及”闸617和“及”闸613的电路与刚刚描述的制造GATE_A 606信号的电路相同地操作，除了nXPI信号563代替XPI 483信号。当nHALT 604未致动(高电平)时，Leg_B的致能信号ENG_B 618通过“及”闸613控制GATE_B 614信号，然后控制LEG_B上的上部MOSFET。
由于nXPI 563信号是由反相器562反相XPI 483产生，GATE_A606和GATE_B 614将总是具有相反的极性。
图6B显示上部MOSFET闸极信号的波形。LEG_B上的上部MOSFET通过GATE_B 614控制，显示为实线。图6B中的虚线表示GATE_A 606，其控制LEG_A上的上部MOSFET。这表明两个上部MOSFET在交替接通时具有50％的占空比。
BRAKE 574信号在高电平时引起“互斥或”闸570、594、602和611通过将施加到剩余输入的信号反相来充当反相器。由于这导致POSHALF 571、NEGHALF 595、TOPEN_A 603和TOPEN_B 612反转，所有四个MOSFET同时反转状态。这将导致输出端子上的差分激励信号翻转极性，实质上将每个“H”桥的LEG_A和LEG_B输出端子上的差分输出相位偏移180度。因为MOSFET实际上是通过信号(BOT_A 573、BOT_B 597、GATE_A606及GATE_B 614)控制的，每个信号都有一个“DEAD Time”RC延迟电路，致动BRAKE 574信号仍然提供防止闩锁效应的“DEAD Time”保护。
从FFC 114馈送的这些控制信号被同时馈送到所有EDC单元120、122和124，目的是使每个EDC单元的激励输出与所有其他EDC单元的相位、振幅和波形相匹配。每个EDC单元120、122或124向相关联的激励绕组WEXC 130、132或134供电。
参考图6C。每个EDC单元120、122和124内部都有一个电源PS1621，用于向每个“H”桥供电。从PS1 621输出的用于为“H”桥电路供电的直流电源VBRG 622的电压电平确定了在每个激励绕组WEXC 130、132和134上馈送的激励信号的峰值电压振幅。VBRG 622的电压电平与图5A、5B和5C中所示的+VEXCPK 502和-VEXCPK 503峰值激励电压相关。LC槽电路104、106、108和110上累积的谐振电压VRES 170通过施加在每个激励绕组WEXC 130、132和134上的激励信号的峰值电压乘以谐振绕组WRES 104匝数(NRES)之间的匝数比除以每个激励绕组WEXC130、132和134中的匝数(NEXC)确定。FFC 114评估由传感器112提供并由306放大的谐振电流反馈IFBK 320信号的振幅，以确定通过谐振绕组WRES 104的谐振电流IRES 160的电平是多少。FFC 114计算横跨LC槽电路104、106、108和110上的需要达到所需的谐振VA功率电平(PRES)的所需VRES 170电平。该电平成为FFC 114维持在正常操作期间的VRES 170的标称操作水平。
每个EDC单元120、122和124中的“H”桥电路通过VBRG 622供电。VBRG 622的电压电平由FFC 114调节以控制峰值激励电压电平，+VEXCPK 502和-VEXCPK 503，它又控制LC槽电路104、106、108和110两端的谐振电压VRES 170。每个“H”桥电源的PS1 621的输出电压VBRG622通过VBRGREF 620控制，通过FFC 114内部的微处理器控制的数模转换器(Digital toAnalog Converter,DAC)生成的一个直流参考电压信号。VBRGREF 620的电压电平设置由FFC 114基于所需的VRES 170电平除以常数(KVBRG)来确定。
来自FFC 114的VBRGREF 620信号同时由所有EDC单元120、122和124监控，然后调整它们各自的内部“H”桥电源PS1 621的VBRG 622输出电压，使得每个VBRG 622输出电压电平等于VBRGREF620乘以KVBRG的常数值。
通过对所有EDC单元120、122和124使用共享基准有助于在所有EDC单元中保持更均匀的EXCITATION信号振幅。
VBRGREF 620信号缓冲得足够好，可以在整个RCPS中分配，为所有EDC单元120、122和124供电。如果单个DAC输出普遍用于所有VBRGREF 620基准，则改变DAC电压电平会同时改变所有EDC单元120、122和124的VBRG 622电压电平。这允许FFC 114控制VRES 170的电压电平。
取决于RCPS单元所需的谐振功率水平(PRES)，处理“H”桥电路所需的电压和电流水平对于仅一个“H”桥和一个EDC单元120、122和124本身可能是困难的，因此可能值得串联使用多个EDC单元120、122和124，每个驱动单独的激励绕组WEXC 130、132或134。每个EDC单元120、122或124内的多个“H”桥电路可能需要并联驱动每个激励绕组WEXC 130、132或134。
在图6C的顶部是标记为PS1 621、PS2 626、PS3 628和PS4 629的电源。该些电源的用处如下。
·PS1 621是将“H”桥电源电压VBRG 622馈送到所有“H”桥电路的桥电源。来自FFC114的参考电压VBRGREF 620控制VBRG 622的输出电压电平。VGATE通过PS3 628提供，PS1621用于各种内部电路。CALCRES信号624亦通过FFC 114提供，以降低VBRG 622输出电压电平，从而产生用于校准CRES电容器106的低电压激励测试信号。VDD 625由PS4 629提供，以向PS1 621内的各种数字逻辑电路供电。
·PS2 626电源向高端MOSFET闸极驱动电路供电。该电源的正输出引线连接到PS1621的VBRG 622输出，而负RTN_TOP 627引线保持相对于VBRG 622的恒定负直流电压。电源PS2 626随VBRG 622输出电压浮动，同时仅提供用于上部MOSFET闸极驱动电路的恒定直流电压。当VBRG 622电压电平响应于FFC 114控制的VBRGREF 620的变化而改变时，PS2 626与新的VBRG 622输出电平一起浮动。当CALCRES信号有效时，VBRG 622电平可能下降之低，以至于导致负返回引线PS2 626的RTN_TOP 627实际上下降到低于接地(相对于接地的负电压)。PS2 626两端的输出电压旨在允许上部MOSFET闸极驱动电路将上部P沟道MOSFET驱动到硬饱和状态，从而降低其VDS饱和电压，从而降低功耗。数字隔离电路630在其左侧的低电压逻辑信号GATE_A 606和GATE_B 614之间提供高压隔离。低电压逻辑信号GATE_A 606和GATE_B 614不能直接驱动上MOSFET闸极，因为上部MOSFET的供电来自高压电源VBRG 622。数字隔离器电路630检测呈现给其左侧输入的GATE_A 606和GATE_B 614的数字逻辑电平，然后在右侧TOP_A 631和TOP_B 632上重复输出信号的这些逻辑电平。数字隔离电路630的左侧通过以系统接地为参考的PS4 629的数字逻辑电源VDD 625输出供电。数字隔离电路630的右侧由参考系统接地的PS1 621的“H”桥电源VBRG 622输出供电。逻辑电平输出信号TOP_A 631和TOP_B 632的信号返回通过浮动电源PS2 626的功率返回RTN_TOP 627提供。
·PS3 628是闸极驱动器电源VGATE 623，用于为控制“H”桥下部MOSFET的闸极驱动电路供电。来自PS3 628的直流电源输出VGATE 623向EDC 120、122和124中的不同位置提供电源。此外，VGATE 623电压用作共闸(级联)配置(cascadeconfiguration)MOSFET的闸极电压基准。VGATE亦在EXCITATION CURRENT SINK电路(图6E)中，作为浪涌电流限制器(in-rush current limiter)电路。
·PS4 629向标记为VDD 625的各种数字逻辑电路提供电源。
在左下侧进入图6C的数字逻辑信号GATE_A 606和GATE_B 614来自FFC 114。这些信号通过图6A所示的电路产生。
来自图6A中所示的“及”闸605和闸613的上部MOSFET控制信号GATE_A 606和GATE_B 614，被馈送到数字隔离器630，在那里它们被电平移位并呈现为TOP_A 631和TOP_B 632。
图6D显示单个“H”桥电路。H桥电路的顶部通过来自PS1 621的VBRG 622电源供电。图6D的左侧是“H”桥的“LEG_A”部分，而右侧是“H”桥的“LEG_B”部分的。
来自数字隔离器630的TOP_A信号631馈送到反相闸极驱动电路641，反相闸极驱动电路641在VBRG 622和浮动电源PS2 626、RTN_TOP 627的电源返回引线之间供电。当TOP_A631为高电平时，反相闸极驱动电路641的输出变为低电平，然后将“LEG_A”上的P沟道MOSFET 647的闸极642拉向RTN_TOP 627。这使“LEG_A”的上部MOSFET 647接通。当TOP_A631变低电平时，反相闸极驱动电路641将MOSFET 647的闸极642拉向VBRG 622。这关闭MOSFET 647。同样地，当TOP_B 632变高电平时，反相闸极驱动电路646的输出645将MOSFET648的闸极向下拉向RTN_TOP 627，从而开启“LEG_B”上的上部P沟道MOSFET 648。当TOP_B632变低电平时，反相闸极驱动电路646的输出645将MOSFET 648的闸极拉向VBRG 622，关闭MOSFET 648。
电感器649和650以及电容器643和644有助于以准谐振方式(quasi-resonantmanner)关闭上部MOSFET 647和648。当每个上部MOSFET 647或648被关闭时，存储在连接到MOSFET 647或648漏极的关联电感器649或650中的电流试图维持电流流动。来自电感器的反电动势放电电压向上回流至VBRG 622，同时被相关联的电容器643或644收集。当电容器643或644充电时，对相关联的上部MOSFET 647或648的输出电容(Coss)进行分流，从而对MOSFET的Coss中储存的电荷进行放电。来自电感器649或650的反电动势进一步使上部MOSFET 647或648的Coss电容放电。电容器643和644的组件值(component value)以及电感器649和650的值通过计算具有时间周期(1/f)秒的谐振频率来选择刚好足以关断MOSFET。这是通过以下计算
Figure BDA0004169506470000501
其中，
TshutOFF＝关闭MOSFET的时间(秒)
L＝电感值[649]或[650](亨利)
C＝电容值[643]或[644](法拉)
图6D中所示的电路与图5G中所示的“H”桥电路的简单示例的不同之处在于，每个支路有四个MOSFET而非两个MOSFET。因为VBRG 622电源可能相当大，所以上下部MOSFET的漏极到闸极电压摆幅变得相当大。米勒效应导致开关装置的开关速度变慢。通过使用级联配置，米勒效应大大降低，并因此允许更快的上升和下降时间。
级联配置在每个支路的电路中添加了第三个(中间)共闸极偏置MOSFET。这个中间MOSFET需要耗散大量功率，接近VBRG622乘上激励电流(IEXC)。通过并联两个或多个相同的MOSFET，每个MOSFET共享功率耗散，而组合的MOSFET充当单个大型MOSFET。图6D示出包括每个中间MOSFET的并联的两个MOSFET。图6D中所示的中间MOSFET由用于LEG_A中间MOSFET的659和660组成，而661和662组成LEG_B上的中间MOSFET。
当BOT_A 573信号为高电平时，非反相闸极驱动电路665的输出将下部MOSFET 666的闸极向上拉向VGATE 623。VGATE 623的电平足以提供足够的闸极到源极电压(VGS)以足够确实导通MOSFET 666，使得MOSFET 666的饱和电压(VdsSat)和导通电阻(RdsON)都最小化。这使MOSFET 666的功耗保持足够低，以允许使用具有较低输入电容(Ciss)的较小设备。具有低Ciss值的MOSFET往往比具有更大输入闸极电容(Ciss)的MOSFET切换得更快。同样地，当BOT_B 597为高电平时，闸极驱动器668将较低的MOSFET 667确实导通。
随着下部MOSFET 666导通，它将作为单个MOSFET的659和660的源极引线拉向“H”桥RETURN 670。通过将中间MOSFET 659和660的源极引线与中间MOSFET连接到VGATE 623电源，中间MOSFET 659和660导通。同样，当下部MOSFET 667在BOT_B 597变为高电平时由非反相闸极驱动器668导通时，LEG_B上的中间MOSFET 661和662开启。
由于中间MOSFET 659和660的源极引线通过下部MOSFET 666下拉，中间MOSFET659和660通过控制二极管655和656将LEG_A端子653下拉。
激励绕组130、132或134差分跨接在“H”桥输出端子653和654上。图6D显示在将EXCITATION信号呈现给关联的WEXC绕组130、132或134之前，电磁干扰(EMI)滤波器669(左下角)跨接在“H”桥端子上的LEG_A 653和LEG_B 654，WEXC绕组130在这种情况下被示为连接。EMI滤波器669吸收可能导致无线电干扰的开关瞬变。
假设上部MOSFET 648开通，则电流被拉过EMI滤波器669的LEG_A侧，透过附加的WEXC绕组130、132或134，透过二极管652，透过电感器650和透过上部MOSFET 648。该电流被限制为附加的WEXC绕组130、132或134的输入阻抗，受LC槽电路104、106、108和110的谐振阻抗(ZRES)的影响，或者受将于后续讨论的EXCITATION CURRENT SINK电路强加的浪涌电流限制的影响，如图6E所示。
如果EDC单元120、122或124无法运行或已被指示关闭(由于图6A中的nHALT信号604被拉低)，流过芯102的磁通量将试图在连接的WEXC绕组130、132或134两端引起感应电压。转向二极管(steering diode)651、652、655、656、657和658防止由继续在芯102内流动的通量引起的感应电压的电流通过“H”桥回流。在没有转向二极管的情况下，关闭的EDC单元130、132和134会降低芯102内的磁通量，因为回流电流流过所有“H”桥MOSFET的体二极管，导致连接的WEXC绕组130、132或134显示为短路绕组。
参考图6E。EDC单元120、122和124内部使用的“H”桥在“底部”返回节点处有一个EXCITATION CURRENT SINK电路，“H”桥RETURN 670。EXCITATION CURRENT SINK建立最大浪涌电流限制用于EXCITATION电流，IEXC 687。
来自FFC 114的参考电压VEXCREF 680通过数模转换器(DAC)制造。所有EDC单元120、122和124监控VEXCREF信号680，该信号为所有EDC单元120、122和124普遍设置浪涌电流限制。
运算放大器682控制透过晶体管684的射极跟随器电路提供给MOSFET 686的闸极电压，以便使足够的电流流过RGATE 685，使得电流检测电阻器RLIMIT 688两端的VINRUSH690电压与VEXCREF 680相匹配(左右伺服(servos around))。这允许FFC 114控制所有EDC单元120、122和124的激励电流限制被设置为相同水平。
大约50奥姆的小值电阻器RBASE 683将晶体管684的基极输入电容和MOSFET 686的闸极输入电容与运算放大器682的输出隔离，以提高电路稳定性。通过RGATE 685的电流将MOSFET 686的闸极拉高到足够高，直到有足够的闸极到源极电压(VGS)来保持MOSFET 686导通。RGATE的值足够低以针对686的输入电容快速打开MOSFET，同时又足够大以不超过晶体管684的功耗限制。仅几微安培就足以保持686导通，同时晶体管684通过RGATE 685将过剩电流吸收到地。选择RGATE 685的电阻以允许足够的电流快速充电MOSFET 686闸极的输入电容(Ciss)。RGATE 685的电阻需要足够大以限制电流，以便在通过RGATE 685分流过剩电流时不会对晶体管684造成压力，只要施加到MOSFET 686的闸极的闸极电压保持在稳定水平。
包含运算放大器682、电阻器RBASE 683、晶体管684、MOSFET 686和电流检测电阻器RLIMIT 688的伺服环路保持VINRUSH 690电压以匹配VEXCREF 680。激励电流IEXC 687通过除以RLIMIT 688的VINRUSH 690电压的限制。
激励电流IEXC 687通过产生VINRUSH电压690的RLIMIT 688两端的电压降监测。运算放大器682控制施加到MOSET 686闸极的闸极到源极(VGS)电压，以允许恰好足够的电流通过MOSFET 686以引起电阻器RLIMIT 688两端的电压降VINRUSH 690与VEXCREF 680电压相匹配，从而限制允许通过RLIMIT 688的IEXC电流687的量。
补偿电容器CCOMP 689通过降低电路带宽以消除“H”桥产生的开关瞬变来帮助电路稳定，并且在补偿剩余通量时占空比调制截断激励波形时在短暂无电流期间保持VINRUSH 690电压稳定。反馈电阻器RFB 691将CCOMP 689电容器的电容与运算放大器输入隔离。为了最小化由运算放大器682的输入偏置电流引起的DC输入失调电压误差，RFB 689电阻器匹配RIN 681的输入电阻与VEXCREF 680的源阻抗串联。
如果LC槽电路104、106、108和110未充满电，则附接的WEXC绕组130、132或134的输入阻抗可能非常低。如果不限制电流，则VBRG 622电源可能会过载，或者透过“H”桥汲取的电流可能会导致组件损坏。在LC槽电路104、106、108和110未充电时的重负载期间，有源电流吸收器电路限制的电流量可能无法支持连接的WEXC绕组130、132或134两端的电压电势。LC槽电路104、106、108和110充电，WEXC绕组130、132或134的输入阻抗增加，这允许附加的WEXC绕组130、132或134两端有更多电压。直到LC槽电路104、106、108和110获得足够的电荷，LEG_A和LEG_B端子之间的差分电压小于接近2x VBRG的预期峰峰值电压；+VEXCPK 502和-VEXCPK 503。
在激励信号的正部分期间，LEG_B上的上部MOSFET 648导通。来自VBRG 622的电流透过MOSFET 648的漏极，透过电感器650、二极管652，然后透过EMI滤波器669的LEG_B侧。电流继续通透过附接的WEXC绕组130、132或134，透过EMI滤波器的LEG_A侧669，透过二极管655和656，LEG_A中间MOSFET659和660，下部MOSFET 666，电流吸收器MOSFET 686和感测电阻器RLIMIT 688。如果WEXC绕组130、132或134阻抗低，LEG_B端子654保持接近VBRG 622而LEG_A端子653下拉到LEG_B端子654电压以下几伏。在波形的下半部分，LEG_A端子653被拉近VBRG622，而LEG_B端子654仅比LEG_A端子653低几伏。随着LC槽电路104、106、108和110充电，LEG_A端子653和LEG_B端子654之间的差分电压增加。
当槽电路104、106、108和110接近充满电时，通过连接的WEXC绕组130、132或134的反射阻抗增长到足以使透过WEXC绕组130、132或134的电流变得小于浪涌电流限制。一旦激励电流降低到浪涌电流限制以下，LEG_A端子653最终将被下拉接近检测电阻器RLIMIT 688两端的VINRUSH 690电压，加上较低MOSFET 666的饱和电压之和，中间MOSFET 659和660，与二极管656并联的二极管655的正向压降。施加在附加的WEXC绕组130、132或134上的所得峰峰值激励电压可以通过下列公式计算
Figure BDA0004169506470000541
其中，
VEXCpk＝附加W_EXC绕组的峰值激励电压(Vpk)
VBRG＝桥式电源的直流输出电压电平VBRG[622](VDC)
∑Qsat＝[648,659&660,666,686]的MOSFET饱和电压之和(伏特)
V650＝I*Rdc电感[650]两端损耗电压(伏特)
V652＝二极管[652]上的正向压降(伏特)
VBlegFLT＝I*Rdc滤波器[669]LEG B侧的损耗电压 (volts)
VALegFLT＝I*Rdc 滤波器[669]LEG A 侧的损耗电压 (volts)
V655＝二极管[655]≈[656]上的正向压降(伏特)
VRLIMIT＝VINRUSH[690]电压横跨RLIMIT[688]≈VEXCREF[680]电压(伏特)
在每个周期期间，每个激励周期传递的要被累积为在谐振LC槽电路104、106、108和110内存储的谐振能量的功率量可以通过下列公式来估算
Figure BDA0004169506470000542
其中，
PEXCrms＝每个激励周期传送到LC槽的RMS功率电平(瓦特)
VEXCpk＝W_EXC绕组两端激励电压的峰值电压电平(Vpk)
IEXC＝电流吸收器的直流电流限制水平(安培)
NEDC＝在RCPS中使用的数字EDC的[120,122和124]和W_EXC[130,132或134]
NHBRG＝每个WEXC[130,132或134]并联的“H”桥的数量
通过估计每个激励周期输送的功率量，然后估计LC槽电路104、106、108和110从初始启动到充满电充电需要多少激励周期。
Figure BDA0004169506470000551
其中，
Ncharge＝为LC槽完全充电所需的激励周期，(周期)
PRESVA＝所需标称谐振工作功率，(VA)
PEXCrms＝每个激励周期传送到LC槽的RMS功率电平(瓦特)
确定在峰值功率负载/瞬态之间为谐振功率电平充电所需的时间量有用。在RCPS驱动的预期负载是正弦交流电源反相器的情况下，预计单相反相器的每个周期会出现两个重复峰值，而三相反相器会导致反相器输出的每个周期出现六个峰值。根据反相器输出频率和反相器输出的相数，决定通过反相器引起的负载峰值之间的可用时间量。比较每个反相器负载峰值之间可能发生的激励周期数与RCPS的谐振频率(FRES)，得出一个关于在RCPS未能及时为下一个逆变器负载峰值充电之前，负载可以吸收多少功率的质量因子(figureof merit)。
Figure BDA0004169506470000552
其中，
TLOAD＝反相器负载峰值之间的时间(秒)
FLOAD＝被馈入的功率反相器的输出频率(Hz)
Figure BDA0004169506470000553
＝反相器输出的相数
RCPS为完全耗尽的LC槽电路充电所需的时间表明，在LC槽电路104、106、108和110中，于RCPS未能在下一个负载峰值之前完全恢复之前的反相器负载峰值之间，存储的标称谐振功率(PRES)中有多少允许消耗，假设每FRES周期一个激励周期。
Figure BDA0004169506470000561
其中
TCHARGE＝LC槽[104,106,108和110]完全充电所需的时间
NCHARGE＝LC槽充电所需的激励周期数
FRES＝LC槽电路[104,106,108和110]的谐振频率，Hz
如果TLOAD小于TCHARGE，则每个激励周期所提供的功率就不足以维持运行。为了解决这个问题，可以使用下列的各种手段。
只要每个激励驱动电路内的各种电子装置能承受增加的功率耗散，就增加浪涌电流限制，即中间的MOSFET(659/660和661/662)将受到最大影响。
增加每个激励驱动电路单元120、122和124内并联使用的"H"桥的数量，以驱动每个电磁干扰滤波器669和相关的WEXC绕组130、132和134。
增加激励驱动电路单元120、122和124以及相关WEXC绕组130、132和134的数量。
用于WEXC绕组的导线必须能承载增加的电流。FRES频率下的集肤深度可能决定了增加导线尺寸不如使用多个激励驱动电路和WEXC绕组有效。
为了使激励驱动电路单元120、122和124在启动期间消耗的功率最小化，可以将VEXCREF 680设置得比正常操作电平低，而导致IEXC 687比额定操作电平低。这将需要更多的时间来启动谐振芯电源供应单元，但是，从启动电源吸取的功率较小。一旦谐振芯电源供应将LC槽电路104、106、108和110完全充电，并确认一切正常，谐振芯电源供应就会将模式从"启动"变为"运行"模式。当通量场控制器114决定谐振芯电源供应已准备开始正常操作时，运行及启动信号471(图4B)升为高电平，使各种电路开始正常操作。进入"运行"模式后，VEXCREF信号680被改变为额定操作电平，从而将IEXC 687的浪涌电流限制增加到额定操作电平。
在操作员按下紧急停止(E-STOP)按钮的情况下，谐振芯电源供应将nHALT 604信号拉到低电平，以通过硬件电路同时关闭所有激励驱动电路单元120、122和124，从而立即关闭所有的上层MOSFET。此外，通量场控制器114通过软件将VEXCREF 680电压设置为接地(零伏)。这导致所有关闭的激励驱动电路单元120、122和124将IEXC 687的电流限制降低到零安培，以通过R限制688电阻器将CCOMP 689电容器和VINRUSH 690放电到零伏。因此，如果谐振芯电源供应在清除紧急停止按钮后迅速重新启动，激励电流IEXC 687将保持在零安培，直到通量场控制器114确定一切已准备好恢复运行后再重置激励电流。
7.谐振电压电平监测和CRES校准电路：
跨越LC槽电路104、106、108和110的谐振电压VRES 170随着每个激励周期而建立，直到它达到由谐振绕组WRES绕组104中的匝数(NRES)与激励绕组(WEXC、130、132和134)中的匝数(NEXC)之间的匝数比决定的电平。标称谐振电压电平VRES 170随每一个激励周期而增长，直到满足下列公
式7.1。
Figure BDA0004169506470000571
其中，
VRESpk＝跨越LC槽电路[104,106,108和110]的峰值谐振电压
NRES＝谐振绕组WRES[104]的匝数
NEXC＝每个激励绕组WEXC[130,132和134]的匝数
VEXCpk＝峰值激励电压，+VEXCPK[502]或|-VEXCPK[503]|；伏特
在设计时为谐振电压VRES 170选择的额定操作电压电平可能相当高，也许高达几千伏。操作电压越高，施加在WRES绕组104中使用的导线绝缘层和谐振电容器CRES 106中使用的电介质材料的压力就越大。必须注意避免达到CRES 106或CSERIES 108的导线绝缘层或电介质材料的击穿电压。还需要考虑到任何潜在的峰值电压浪涌的安全裕度，以防止永久损坏谐振绕组WRES 104的导线绝缘层或CRES 106和CSERIES 108内部使用的电介质材料。
根据公式7.1，VRES 170将会增加，直到达到期望的操作电压电平。然而，在存在负载波动的情况下，峰值浪涌可能导致VRES 170超过由公式7.1决定的额定操作电平。在这种情况下，通量场控制器114通过发出"BRAKE"周期以补偿负载引起的峰值浪涌，如图2D所示。BRAKE信号574使激励信号逆变，相位移位180度。
每个逆变的激励周期吸收(阻尼)一些积累在芯102内的谐振通量，这进而减少了跨在WRES绕组104上的感应电压，因此减少了VRES 170。一旦通量场控制器114确定VRES 170已经下降到一个安全的电平，BRAKE信号574就被清除，以允许正常操作。
请参考图7A。由CSERIES 108和CSENSE 110组成的分压器产生的电压反馈信号，在图2A中被标记为Vsense 172，它
通过连接到同轴连接器702的同轴电缆到达。该反馈信号由差分放大器708和RMS至直流电转换电路726共用。
衰减器704的输入阻抗与连接同轴连接器702的Vsense 172反馈电缆的阻抗相匹配。
Vsense 172信号的振幅在制造期间通过设置RcalV电位器208(图2A)来校准，以建立跨越LC槽104、106、108和110的VRES 170与Vsense信号172之间的准确衰减比。衰减器704的衰减值的选择是为了给差分放大器708和RMS至直流电转换器726提供一个最佳信号电平VDETECT 706。
差分放大器708接收VDETECT 706信号以创建VFBK 710信号。VFBK 710信号是直流电偏置的(偏移)，以防止VFBK 710在地以下摆动或削去微处理器732的模拟输入端Ain1710，图7B。该直流电偏移由微处理器732的DAC1提供的VDCBIAS 714信号控制，该信号被送入差分放大器708的REF输入端。差分放大器708的增益由电阻器RG 712的值设定，以便提供VFBK 710的最大峰-峰振幅，该振幅在微处理器732的Ain1输入端的输入电压范围内。
由图5D中的电路创建的PSAMPLE 523和NSAMPLE 527旗标信号由微处理器528监控。微处理器732监控PS 523和NS 527旗标输入位，并使模拟输入端Ain1在VFBK 710的任一峰值处取样。VFBK 710的正峰值振幅是由从Ain1在PS旗标523期间取样的PSAMPLE测量值减去DAC1设置的VDCBIAS 714电压而决定。
VFBK 710的负峰值振幅是由从DAC1设置的VDC偏置电压中减去Ain1在NS旗标527期间取样的NSAMPLE测量值而决定。
在正常操作中，产生的两个峰值振幅计算应该是相同的。如果负载诱发的浪涌导致峰值，那么这些信号峰值测量中的一个或两个最好能检测到浪涌。如果发生VRES 170振幅上的峰值浪涌，表明VRES 170超过了额定操作电平，微处理器732通过一个标记为"BRAKE"的通用输入/输出位(General-Purpose Input/Output bit GPI/O bit)拉高"BRAKE"信号574。如图2D所示，这个BRAKE信号574使激励信号的极性翻转。
RMS至直流电转换电路726(图7A)监测VDETECT 706的振幅电平，正如差分放大器708所做的那样，其代表VRES 170的振幅。然而，726不断监测VDETECT 706的相对功率电平而不是电压电平。726VRESLEVEL 730的输出是一个直流电压，其被输入微处理器732的模拟输入端Ain2。VRESLEVEL 730以dBm表示VDETECT 706的功率电平，如同VDETECT电压706被施加在50欧姆上，其中，0dBm等于1mWrms。VRESLEVEL 730是由726装置制造商指定的小信号电平的截获信号电平所代表的0VDC决定。
当RMS至直流电转换电路726的输入VDETECT 706大于拦截值时，VRESLEVEL 730电压将会是0VDC加直流电压电平，该直流电压电平代表VDETECT 706高于制造商规定的拦截功率电平的dBm功率乘以比例因子，例如高于拦截电平的每dB 10mVDC。馈入732的模拟输入端Ain2的VRESLEVEL 730信号准确地与VRES 170的真实RMS值有关，而无视波形。
IRES 160的谐振电流测量IRES电平370的真实RMS振幅以类似的方式由图3所示的RMS至直流电转换器360准确地产出。来自图3的IRES电平370信号被馈入图7A中所示的微处理器732的模拟输入端Ain3。
微处理器732使用两个测量值，即来自Ain2的VRESLEVEL 730和来自Ain3的IRES电平370，以将这两个测量值相乘以决定存储在磁芯102内的谐振VA功率电平(PRES)。
为了确定在VA方面的谐振功率电平，所得出的VRESLEVEL 730和IRES电平370的乘积必须乘以缩放因子(Kscale)。该缩放因子(Kscale)补偿了每个RMS至直流电转换电路(图3中的360和图7A中的726)的RMS功率到直流电压的转换系数、电流感应变压器(图2A中的TRsense)的匝数比、校准Rcalv电位器208(图2A)后的由CSERIES 108和CSENSE 110(图2A)组成的交流电分压器的分压比、衰减器704的衰减值、Ain2的每位伏特分辨率和Ain3的每位安培分辨率。这两个测量，即VRESLEVEL 730和IRES电平370，是基于RMS电平。由于LC槽电路104、106、108和110处于谐振状态，组合的电抗看起来几乎是电阻性的(非反应性的)，因此，存储在LC槽电路中的谐振功率的功率因数几乎为1.0，这意味着VA乘积接近于以瓦为单位的实际功率电平。
用于制造磁芯102的磁芯材料通常具有较大的磁导率公差，例如高达±25％。磁芯材料的磁导率值对谐振绕组WRES 104的自感值LRES有主要影响。这导致实际的LRES值的不确定性为±25％，且随后LC槽电路104、106、108和110的谐振频率(FRES)的不确定性的平方根√(±25％)＝±50％。因此，为了迫使LC槽电路104、106、108和110的谐振频率(FRES)处于所需的频率，必须调整谐振电容器CRES 106，以补偿与预期值不同的LRES值。调谐机制116被用来调整CRES 106的值。
调谐机制116使用电动机来机械地调整CRES 106的电容设置。图7B绘示了被指定用于控制驱动调谐机制116的电动机的微处理器732的几个通用输入/输出位(GPI/O位)。这些GPI/O信号使调谐机制116内部的电动机控制电路能驱动电动机、指示电动机控制电路以何种方式操作电动机(顺时针或逆时针)、如何快速移动电动机轴的操作模式、以及何时以另一个"STEP"增量移动。图7B中所示的由微处理器732控制的这些GPI/O信号的名称与步进电动机控制信号的典型控制信号名称有关。当然，如果使用同步解析器(synchro-resolver)而不是步进电动机，则控制信号的操作将与步进电动机不同。
在CRES 106被调整之后，LC槽104、106、108和110的电感和电容电抗阻抗(XLRES和XCRES)可能与标称设计值相差±25％。当LC槽电路104、106、108和110在其自然谐振频率(FRES)上操作时，电感电抗XLRES和电容电抗XCRES是相等的。谐振绕组WRES 104的电感电抗XLRES等于谐振电容器CRES 106的电容电抗XCRES，谐振电容器CRES 106与CSERIES 108串联感应电容器CSENSE 110而形成的交流电分压器并联。谐振电流IRES 160由谐振电压VRES 170除以谐振阻抗XLRES或XCRES而决定。CRES 106的值已经通过重新调整CRES 106的过程而改变，以补偿由于芯102的磁导率的公差误差造成的LRES的实际值与LRES的预值之间的差异。由于LRES与预期值不同，CRES 106已被调整到最初预期值以外的值，以补偿LRES的实际值，电抗值(XCRES和XLRES)现在与预期的标称值不同。通过谐振绕组WRES 104的且由VRES 170除以XLRES决定的谐振电流IRES 160与预期值不同，所产生的IRES 160电流与预期的额定操作电流电平不同。
这意味着为了实现VA方面的期望的存储能量电平(PRES)，必须根据在CRES 106调整之后产生的IRES 160电流来调整VRES 170的电压电平。微处理器732计算实际的PRES电平，然后根据实际的IRES电平370，决定VRESLEVEL 730所需的调整量。VRESLEVEL 730取决于谐振WRES绕组104与激励绕组WEXC 130、132或134的匝数比乘以施加在每个激励绕组130、132或134上的峰值电压+VEXCPK 502或-VEXCPK 503，如公式7.1。
为了控制VRES 170的振幅，微处理器732设置DAC2 VBRGREF 620的输出，该输出是由所有的激励驱动电路单元120、122和124用来设置其"H"桥电源供应电压VBRG 622的参考电压。通过调整"H"桥电压VBRG 622，激励信号的有效峰值电压(+VEXCPK 502或-VEXCPK 503)被调整，这进而调整了VRES 170电平。
当LC槽电路104、106、108和110被部分充电时，每个WEXC绕组104的输入阻抗可能低到足以导致从每个激励驱动电路单元120、122和124中的每个"H"桥电路汲取的电流被图6E中所示的电流汲取电路所限制。当电流被电流汲取电路限制而不是被WEXC绕组130、132和134的输入阻抗限制时，峰值振幅电压将大幅低于VBRG 622。VRES 170的振幅随着每个周期而增加，甚至在电流被限制的情况下。
随着跨在LC槽电路104、106、108和110上的VRES 170接近标称操作电平(通过公式7.1计算)，每个激励绕组130、132和134的输入阻抗接近无限大。一旦每个WEXC绕组130、132和134的输入阻抗充分增加到汲取的电流不超过每个"H"桥的浪涌电流限制，施加在每个WEXC绕组130、132和134上的峰值电压就能接近VBRG 622。
每次谐振芯电源供应启动时，必须正确设置LC槽电路104、106、108和110的自然谐振频率FRES，以使FRES与StartCLK 460频率相匹配。因此，在启动谐振芯电源供应时，需要验证调谐机制116对CRES 106的最近调整。通过利用绝对位置传感器或编码器，微处理器732将能确定调谐机制116自上次谐振芯电源供应被操作之后的断电时是否被无意中移动。否则，微处理器732(图7B)将不会知道调谐机制116自上次操作后是否被移动过。
因此，如果不确定由调谐机制116做出的CRES 106的最后设置是否已被改变，则微处理器732(图7B)必须使用调谐机制116将CRES 106重新调整到已知位置，例如达到限制开关，然后在谐振芯电源供应每次启动时重新调整调谐机制116，以便确定。通过使用同步解析器，不需要提供绝对位置传感器，然而需要更复杂的驱动电路以使用同步解析器。
请参考图7C。微处理器732的模拟输入端Ain4接收模拟绝对位置信号，即ABSPOSITION 742信号，该信号来自电位器的滑动触点，RPOSITION 751被机械地耦合到CRES106的转子轴。放大器748(图7B)提供模拟直流电压基准AnalogREF 746的缓冲版本BREF750，该基准被送入模拟参考电压输入端(AnREF)。AnalogREF 746被732内部的模拟输入端(Ain1到Ain4)和数模转换器(DAC1到DAC3)使用。绝对位置感应电位器RPOSITION 751有一个固定引线连接到地，而另一个固定引线连接到由缓冲放大器748(图7B)驱动的缓冲参考电压BREF 750。调谐机制116将CRES 106的调整轴与位置电位器RPOSITION 751的连接轴一起机械地定位，这使RPOSITION 751的滑动触点移动。
位置传感器电位器RPOSITION 751的滑动触点提供代表电容器轴的旋转位置的模拟电压，该模拟电压的范围在0伏和缓冲参考电压BREF 750之间。当电位器与电容器轴机械地耦合时，电容器轴的位置被调整到略低于电位器的完全机械顺时针(CW)位置，并固定在电容器轴上，同时该电容器的轴被固定在其完全顺时针(CW)机械极限位置。当该电容器的轴被定位在其最大电容值时，它被耦合到该机构的轴上，同时该机构的轴被旋转到趋近其完全顺时针(CW)机械位置。就在该电位器可以旋转到其完全顺时针(CW)机械极限之前，该机构达到其完全顺时针(CW)极限，导致滑动触点电压非常接近于参考电压，BREF 750。当该机构轴被旋转到完全逆时针(CCW)位置时，滑动触点电压接近零伏。该机构被设计成在即将达到电位器的硬极限或调谐机制116的硬极限之前就达到最小和最大电容值。在制造过程中，代表安全限制滑动触点位置(顺时针和逆时针)的ABSPOSITION 742的最大和最小电压值是由微处理器732测量且由微处理器732编程到非易失性存储器位置中。让微处理器732内的软件停止超过ABSPOSITION 742的任何安全限制值的进一步移动，可以避免机械损坏。
将CRES 106设置为正确值的初始工厂校准调整过程包括将具有精确设置为所需FRES频率的小型测试信号施用于激励绕组130、132和134。微处理器732将"CALCRES"信号设置为高电平，当该信号被送入每个激励驱动电路单元120、122和124内的所有VBRG PS1 621电源供应时，会导致所有VBRG 622的输出电压电平下降到预定的低电压"测试"信号电平。这会降低激励信号峰值电压电平，以产生一个小型"测试"信号(低于一伏特峰值的一半的某个电压)，但有正确的频率以匹配所需的谐振频率(FRES)。
假设调谐机制116采用了步进电动机，微处理器732通过向调谐机制116内的步进电动机驱动电路发出控制信号以控制调谐机制116。步进电动机的控制信号在图7B中绘示且说明如下。
STEPEN：步进电动机控制器启用信号。当激活时，步进电动机控制器电路是完全运作，而当不激活时，则步进电动机控制器睡眠，同时向步进电机绕组提供一个小的保持扭矩电流，以协助保持其最后的机械位置，以防止由于任何外部振动所造成的意外移动。
STEP MODE：选择步进电动机控制器使用的步进模式，主要是半步或全步。
DIR：步进电动机下一步的方向，即顺时针(CW)或逆时针(CCW)。
STEP：实际导致电动机在DIR信号所决定的方向上移动一步的脉冲。
RMS至直流电转换器726的VRESLEVEL 730输出是对数的，其提供了在几十dB附近的非常大的可以测量的动态范围。送入RMS至直流电转换器726的VDETECT 706的小信号电平可以以良好的分辨率进行测量，同时允许测量大信号电平而不过度驱动微处理器732的模拟输入端(Ain2)。
为了校准CRES 106的电容值，将具有等于预定FRES频率的精确控制频率的小振幅测试信号馈入一个或多个激励绕组，但当谐振芯电源供应在正常配置中操作时，则不馈入。
通过微处理器732将CALCRES 624位设置为高电平，以产生一个小型测试信号。CALCRES 624信号被馈入激励驱动电路单元120、122和124。激励驱动电路单元120、122和124内部的"H"桥电源供应PS1 621使用CALCRES 624信号将VBRG 622设置为低电压电平，也许只有几伏。VBRG 622的低电压电平导致呈现给激励绕组WEXC 130、132和134的激励信号的峰值振幅+VEXCPK 502和-VEXCPK 503变得比正常操作电平低很多。该小型测试信号具有正确的频率，即预定的FRES频率。
随着CRES 106被调谐机制116调整，随着LC槽104、106、108和110的自然谐振频率接近激励测试信号的FRES频率，代表谐振电压VRES 170的VRESLEVEL 730的振幅增加。然而，当LC槽电路104、106、108和110的自然谐振频率与该测试信号的频率相差太大，无论太高或太低时，VRESLEVEL 730的振幅下降。随着CRES 106的电容值被调整，当LC槽电路104、106、108和110的自然频率与该测试信号的频率相匹配时，VRESLEVEL 730的振幅达到峰值。
在CRES 106调整期间，微处理器732将馈入输入端Ain2的VRESLEVEL 730数字化，以测量VRESLEVEL 730，并随着每一步更新测量结果。随着VRESLEVEL 730的增加，微处理器732继续发出更多的步进信号脉冲。如果VRESLEVEL 730下降，微处理器732会翻转DIR信号738的极性，然后发出更多的STEP 740脉冲。当达到VRESLEVEL 730的峰值时，DIR 738信号被反转，且几个STEP 740脉冲被发出，以验证是否已达到峰值。然后DIR 738信号再次反转，直到调谐机制116被重新定位到峰值振幅位置。该峰值振幅发生在受到被设定为与Fres相匹配的测试信号激励时，CRES 106的电容与LRES的实际值发生共振的位置。一旦这个过程成功，ABSPOSITION值742就会被732的Ain4输入测量，并保存到非易失性存储器的位置，作为"TARGET"位置。下一次执行这个CRES 106校准程序时，"TARGET"位置会与Ain4测量的当前ABSPOSITION 742进行比较。这比较告知微处理器732该机制离理想位置有多远，
以及如果ABSPOSITION 742的值与保存的TARGET值不同，该朝哪个方向移动，从而减少重新调整调谐机制116所需的时间。在调谐机制116已完成CRES 106校准过程之后，CALCRES 624和STEPEN 736信号清除，而允许谐振芯电源供应继续"启动"。
当STEPEN 736信号为低电平时，步进电动机控制器电路在每个激活的电动机绕组中保持少量的"空置"电流，以产生一个小"阻尼"扭矩，这有助于在振动的情况下维持该机构，从而维持CRES 106的值。这个小"空置电流"足够低，不会对步进电动机造成压力。
在调整CRES 106后，CRES 106的电抗XCRES发生了变化。当LC槽电路104、106、108和110处于谐振状态时，CRES 106的电容电抗XCRES等于WRES绕组104的LRES诱导值的电感电抗XLRES。谐振功率PRES与VRES 170x IRES 160相关。由于IRES 160的电流取决于XLRES的电抗，通过WRES 104的电流也与预期的额定操作电流不同。因此，为了达到预期的存储谐振功率电平PRES，必须调整VRES 170的电压电平。计算VRES 170所需的新电压电平的公式如下。
Figure BDA0004169506470000651
其中
VRESNEW＝新的谐振电压设置VRES[170]；伏特RMS
PRES＝存储的谐振功率电平；瓦特RMS
IRESactual＝新的谐振电流电平IRES[160]；安培RMS
VRES 170的新设置是通过由微处理器732改变VBRGREF 620的电压电平而达成，以重新调整激励驱动电路单元120、122和124内的PS1 621电源供应的VBRG 622电源供应输出电压，从而使峰值激励电压+VEXCPK 502和-VEXCPK 503满足公式7.1。
在CRES 106被校准后且VRES 170电平被调整后，理想的激励电流IEXC 687可以由微处理器732计算。随着VRES 170由于CRES 106的校准设置而被重新调整，只要"H"桥组件不过度承受压力，IEXC 160电流电平就有可能安全地增加。每个周期的激励功率PEXC越高，谐振芯电源供应就能越快地补偿由于负载激增而造成的累积磁通量波动。这提供了在峰值功率负载事件之间对于存储在LC槽电路104、106、108和110内的PRES电平进行重新充电的优势。激励电流IEXC 687受限于激励驱动电路单元120、122和124内的各种组件(即中间(级联配置的)MOSFET 659、660、661和662)内耗散的功率的安全操作电平。如果，当VBRG 622处于其最大电平时，IEXC 687电平被选择为最大安全电平，则PEXC的最大激励功率电平就能实现。然而，如果VBRG 622已经降低，以避免超过VRES 170的安全操作电压电平，则最大的允许的PEXC电平就不再达到。由于VBRG 622已经降低，以降低VRES 170，在激励驱动电路单元120、122和124内的"H"桥电路内耗散的功率也已经减少。为了达到最高的允许的PEXC电平，只要不超过"H"桥组件和激励绕组130、132和134内使用的导线的最大允许功率耗散和电流等级，就可以允许增加IEXC 687。每个激励周期的最大安全RMS功率电平可以按下列公式计算。
Figure BDA0004169506470000661
其中
PEXCMAX＝最大安全激励功率电平；瓦特RMS
IEXCsafe＝最大安全峰值电流电平；安培峰值
VBRGactual＝VBRG[622]的实际"H"桥电压电平设置；VDC
FRES＝谐振操作频率；Hz
基于实际的VRES 170电平和安全的最大峰值激励功率电平PEXCMAX，IEXC 687的所需峰值电流电平可以通过将峰值功率电平PEXCPK除以由几乎等于VBRG 622的+VEXCPK 502和-VEXCPK 503所决定的激励信号电平的峰值电压而决定。
Figure BDA0004169506470000662
其中
IEXCPK＝达到PEXCMAX所需的峰值电流电平；安培峰值
PEXCMAX＝最大的安全激励功率电平；瓦特RMS
VBRGactual＝VBRG[622]的实际"H"桥电压电平设置；VDC
为了验证中间的MOSFET 659、660和661、662没有被过度施压，需要评估最坏情况下的功率耗散的计算。当谐振芯电源供应首次开启时，LC槽没有被充电，因此，IEXC 687的电流受到浪涌电流限制的限制，而VBRG 622的大部分被保持跨在中间MOSFET 659、660、661和662的漏极和源极之间。在"启动"期间的这一短暂时期就是最坏情况下的功率耗散。理想地，这种情况的持续时间维持不到100mS，且MOSFET在50％的占空比上忍受这种情况。为了安全起见，考虑到50％的占空比，计算初始"启动"期间的耗散功率。
PMM≈VBRGactual×IINRUSH×0.5瓦特公式7.5
其中
PMM≈中间MOSFET每个接脚的功率耗散；瓦特RMS
IINRUSH＝IEXC[687]的浪涌电流限制设置；安培峰值
VBRGactual＝VBRG[622]的实际的"H"桥电压电平设置；VDC
PMM的允许功率耗散电平取决于用于吸取每个MOSFET内的耗散热量的散热片的有效程度。该评估可能指向增加协同使用的激励驱动电路单元120、122和124的数量，同时减少每个激励驱动电路的浪涌限制。
为了验证LC槽电路104、106、108和110的自然谐振频率(FRES)没有由于老化或温度变化而漂移，微处理器732执行偶尔的频率测量。
微处理器732测量(计算)在PSAMPLE 523(PS)和NSAMPLE 527(NS)的上升边缘之间的来自微处理器732内部的微处理器时钟的计时时钟的计时脉冲的数量。PS和NS之间的相位差是PI弧度(即180度)。因此，在等于一个FRES周期的半个周期(180度)的时间内发生的计时时钟脉冲的结果计数可以用来计算FRES的频率。测量所得的FRES的频率应该是该计时时钟频率除以2倍的时钟计数。
Figure BDA0004169506470000671
其中
FMEASURED＝在π弧度期间通过计算脉冲数量而测量的频率；Hz
FCLK＝被计数的计时"时钟"脉冲的重复率；Hz
COUNT＝在π弧度期间内计算的脉冲数
微处理器732决定测量的实际谐振频率是否与理想的FRES频率有过多差异而需要重新调整。如果需要重新调整，则微处理器732可以通过使用调谐机制116而不激活CALCRES624信号，以在不干扰谐振芯电源供应的操作下对CRES 106进行小调整。如果该频率太低，则CRES 106的电容值必须减少，同样，如果测量的频率太高，则CRES 106的电容值必须增加。随着时间推移，FRES的设计频率与LC槽电路104、106、108和110的实际自然谐振频率之间的频率误差量应该是非常小的，就像每天相对于标准时钟重置腕表一样，以使标准时钟和腕表之间的绝对时间差异最小化。
为了在正常操作期间重新调整CRES电容器106，微处理器732执行以下程序；
1)决定调整CRES 106的方向，
2)设置STEPEN信号736，以启用步进电动机驱动电路，
3)为正确的方向设置DIR信号738，
4)发出一个STEP脉冲740，
5)用PS与NS时钟计数法再次测量该频率，且持续几个FRES周期，
6)决定是否已经达到了正确的频率，否则重复步骤3至6。
7)测量ABSPOSITION 742的值，
8)将新的ABSPOSITION 742的值作为"临时目标(TARGET)"值保存在一个易失性RAM位置。
9)清除STEPEN信号736。
然后，在谐振芯电源供应的电源关闭过程中，该"临时目标"值被用来更新先前存储在非易失性存储器位置的"目标"值。这个"目标"值将在下次谐振芯电源供应再次启动时使用。
在图7B中，STATUS BUS 752用于向谐振芯电源供应内的各个部分传达系统状态，所述的各个部分如下所列。
-激励驱动电路单元120、122和124
-功率因数校正单元144和146
-电源供应单元154和156
此外，状态总线752允许上列的各种电路在不需要等待软件中断或协议程序的情况下，将重要的状态细节广播给彼此以及通量场控制器114。
图7B中所示的COMM BUS 754用于各种单元之间的正式通信，以传输数据块或脚本命令。
8.选择系统参数
谐振芯电源供应的主要操作参数是相互影响的，因此，需要用心选择并作出妥协，以使系统正常工作。对于预期的应用，必须考虑驱动预期负载所需的峰值输出功率。这决定了在操作过程中应保持的最小谐振功率电平(PRES)。谐振功率电平PRES决定谐振电压VRES170和谐振电流IRES 160电平需要是多少，因为PRES等于VRES 170和IRES 160的乘积。随着VRES 170电平的增加，其接近WRES 104导线绝缘层的击穿电压以及CRES 106和CSERIES108电介质材料的击穿电压。随着流经WRES 104的谐振电流IRES 160的增加，其可能接近WRES绕组104中使用的导线尺寸的安全操作电流电平。随着VRES 170的减少，IRES 160电平减少，导致谐振功率电平PRES下降到低于所需的操作电平，除非通量场控制器114通过增加VRES 170而进行补偿。
根据预期的被驱动负载的性质，可能会有一个预期的负载峰值浪涌的重复率。为了给正弦交流电源逆变器供电，以驱动一个大型电动机，该谐振芯电源供应在逆变器输出的每个周期都会遭遇两个大峰值浪涌(如果逆变器有一个单相输出)或在逆变器输出的每个周期遭遇六个浪涌(如果逆变器有一个三相输出)。逆变器的输出频率将决定这些负载峰值之间的时间。电动机的使用方式也会影响负载特性。驱动灌溉泵的电动机有一个相对恒定的负载。如果电动机驱动的是手动操作的引擎车床，则机械师可能会用重手且作深重切割，然后在完成每一次切割后，迅速收回工具，因此，造成比较不容易预测的负载特性。谐振芯电源供应需要能维持任何负载峰值，或在下一个峰值发生之前将积累的通量重新补充至满额的操作PRES电平。这决定了在每个激励周期中必须提供多少用于重新补充的能量，以及在预期的负载峰值之间需要多少个激励周期。另外，最大的IEXC 687浪涌电流限制决定了每个激励周期有多少能量被输送到LC槽电路104、106、108和110，以及需要协同使用的激励驱动电路单元120、122和124的数量。谐振频率(FRES)决定了在负载峰值之间会有多少个激励周期。最终，谐振频率需要足够高，以在负载峰值之间提供许多重新补充(激励)周期。
随着谐振频率(FRES)增加，由于谐振绕组WRES 104的电抗(XLRES)，在LC槽104、106、108和110内流动的谐振电流IRES 160减少，该电抗随着FRES频率的提高而增加。这要求通量场控制器114通过增加VRES 170进行补偿，以实现所需的谐振功率电平(PRES)。
随着谐振频率提高，芯102内的磁滞损耗也会提高，而导致更多的铁损耗。随着芯尺寸的增加，铁损耗可能会变得相当大，因为铁损耗会导致"每磅瓦特"。如果芯102的耗散量达到数百瓦，则需要大量的冷却。芯的损耗是由材料类型、操作频率、操作通量等级、芯102的质量和信号波形所决定。
随着额定操作电压电平VRES 170增加，操作通量等级以及芯102内的操作通量密度等级(BPk)也随之增加。VRES 170的额定操作峰值电压电平所产生的谐振峰值通量由公式7.1限定。标称操作峰值通量密度(BPk)由谐振峰值通量等级除以芯102的横截面积所决定。随着额定操作电压电平VRES 170增加，需要更大的芯截面以保持相同的通量密度(BPk)。
增加FRES的优点是减少了承载额定操作通量电平所需的芯102的横截面积，而由芯迟滞引起的铁损耗则增加。谐振频率的选择必须平衡铁芯损耗和芯横截面积。增加FRES也有另一个优点，就是在负载浪涌之间可提供更多的谐振激励周期。
然而，随着FRES的增加，谐振WRES绕组104中每个相邻匝间的杂散电容也会增加。每个匝间的组合杂散电容累积，变得更加关键。杂散电容的影响相当于与CRES 106并联的电容。随着FRES的增加，CRES 106的值必须被调整到一个较小的电容值。如果所需的CRES106值接近WRES绕组104的杂散电容值，则CRES 106可能无法被调整得足够低。在较低的频率下，CRES 106的所需电容调整值会增加，因此跨在WRES 104上的杂散电容量的影响较小，也许不再会造成麻烦。另外，可以允许较大的LRES值，这使得芯102的有效磁导率可以更高。
随着FRES的降低，与由串联的CSERIES 108和CSENSE 110组成的交流电分压器并联的CRES 106的所需电容值增加，而WRES绕组104的自电感值(LRES)必须降低。当FRES频率降低，LRES可能会变得过大。通过减少横截面积或增加磁路长度以改变芯102的几何形状，会降低磁芯102的有效磁导率，从而降低WRES绕组104的自感值LRES。如果电感值LRES变得过大，则流经WRES绕组104的谐振电流IRES 160可能会变得过低，从而无法实现所需的PRES电平。
当降低FRES，则CRES 106必须增加。由于VRES 170可能是一个高电压，CRES 106的额定电压必须能处理这个高电压。用于制造CRES 106的电介质材料的厚度必须增加以处理更高的电压，因此增加材料成本并减少该电容器的有效电容，这就要求平板面积必须增加以补偿更厚的材料，这也增加了平板的成本。
随着FRES的增加，在所有绕组104、130、132、134、140和152内使用的个别导线内会发生更明显的"集肤效应"。集肤效应与频率相关且减少了每根导线的有用导体面积。当计算"集肤深度"值时，其代表了电流从外表面流入导线横截面的深度。半径大于集肤深度值的大直径导线不再能够在该导线横截面的中心区域有效传导电流。这就有效地降低了导线的额定电流容量。6.4KHz的频率通过铜线时，其集肤深度为814.9微米。14AWG导线的直径为1.628毫米，其半径为814.5微米，其额定电流承载容量为5.9Arms。如果FRES等于或大于6.4KHz，则半径大于14AWG的导线在电性方面与14AWG导线相似。如果FRES降低到5.3KHz以下，则其集肤深度会增加到895.5微米。一根13AWG导线的直径为1.8288毫米，且半径为914.4微米。13AWG导线的额定电流容量为7.4Arms。如果FRES保持在5.3KHz以下，则可以使用13AWG导线以制作电流承载小于7.4Arms的绕组。如果FRES保持在5.3KHz以上但低于6.4KHz，则对于承载超过5.9Arms的绕组，必须并联使用多根14AWG导线或更小的导线。
在激励绕组130、132和134的情况下，激励驱动电路单元120、122和124的浪涌电流限制设置在5.9Arms或以下，可以驱动由14AWG导线组成的激励绕组。将多个激励驱动电路单元120、122和124协同操作，且各自驱动自身的14AWG绕组，可以使组合的激励电流超过单独一条导线的额定电流。
多个EDC单元120、122和124之间的激励信号振幅的小差异通过芯102的磁耦合被电流平均化且不会不利地影响各EDC单元内的电子电路系统。
同样，对于PFC单元144和154，连接到这些PFC电路146和156的负载可能会消耗比集肤效应所允许的更多电流。因此，通过在各绕组中使用并联导线或通过串联使用多个PFC单元144或154将电流分流，可以将更高的电流输送到下游电路146和156。
通过研究芯材料制造商的芯材料数据表，可以确定工作频率(FRES)、峰值工作磁通密度水平(BPk)和可接受的铁损。峰值磁通量(BPk)水平必须保持低于所考虑材料的磁通饱和极限(指定以特斯拉或高斯为单位)，标称峰值磁通密度水平(BPk)由标称峰值磁通工作水平(ФPk)除以芯102的横截面积来确定。
FFC 114通过控制VRES 170水平将标称峰值磁通量操作水平(ФPk)保持在特定的期望水平，可以根据标称VRES 170电压水平确定峰值工作通量水平(ФPk)。
Figure BDA0004169506470000721
其中，
ФPk＝工作通量水平；韦伯峰(Webers peak)
VRES＝LC槽[104,106,108,110]上的谐振电压[170]；(有效值,Vrms)
NRES＝谐振绕组WRES[104]中的线匝数；(匝数,turns)
ω＝2×π×FRES；(每秒弧度,Radians per second)
FRES＝LC槽的自然谐振频率[104,106,108,110]；赫兹(Hz)
然后，芯102所需的最小横截面积可以通过下列公式计算：
Figure BDA0004169506470000722
其中，
Acore＝ФPk所需的芯[102]的最小面积；(平方米)
ФPk＝按公式8.1计算的峰值工作通量水平；韦伯
BPk＝峰值工作磁通密度水平；(特斯拉,Tesla)
{1特斯拉＝10,000高斯＝1韦伯/平方米}
ω＝2×π×FRES；(每秒弧度)
FRES＝LC槽[104,106,108,110]的自然谐振频率；赫兹
允许流过芯102的峰值通量水平ФPk与磁芯102的横截面积有关，通过将公式8.2重新排列到公式8.3中，可用于重申如通过公式8.1计算的由VRES 170强制进入芯102的磁通密度(BPk)不超过芯区的磁通密度容量；
Figure BDA0004169506470000723
其中，
BPk＝峰值工作通量密度水平；(特斯拉)
Acore＝承载ФPk所需的铁芯[102]的最小横截面积；(平方米)
ФPk＝峰值工作通量水平；(韦伯)
ω＝2×π×FRES；(每秒弧度)
FRES＝LC槽[104,106,108,110]的自然谐振频率；赫兹
公式8.3有助于选择芯材料，VRES 170的工作水平意味着芯需要在其下运行的磁通密度，且有助于估计芯材料在FRES下的磁滞铁损。
随着芯102横截面积Acore的增加，较高的谐振绕组WRES 104的自感值LRES增加，从而增加感抗XLRES，从而降低IRES 160，进而需要FFC 114增加VRES 170以进行补偿。当FFC 114增加激励电压以增加VRES 170时，磁芯102内的通量水平按照公式8.1增加，然后增加铁损。可以从磁芯材料制造商的数据表中收集到以芯102的每磅芯102的瓦特数表示的预期铁损。如果没有，Steinmetz常数α、β和Kc可能由数据表提供，这些变量可用于通过使用如下所示的Steinmetz公式(公
式8.4)来预测铁损。
Figure BDA0004169506470000731
其中，
Ironloss＝预测的铁损[102]；(瓦特/磅)
KC＝与磁材料相关的常数；(来自数据表)
∝＝与磁材料相关的常数；(来自数据表)
β＝与磁材料相关的常数；(来自数据表)
MPL＝通量穿过芯的磁路长度(米)
假设芯102的几何形状是环形的，平均磁路长度(MPL)可以计算如下。
Figure BDA0004169506470000732
其中，
MPL＝通量穿过芯的磁路长度(米)
CoreOD＝磁芯外径[102]；(米)
CoreID＝磁芯内径[102]；(米)
流经谐振绕组WRES104的谐振电流IRES 160由LRES在谐振频率FRES下的感抗XLRES控制，电抗XLRES由WRES104的自感LRES控制。如果LRES的感抗太高，则必须降低LRES以达到IRES160的所需水平。谐振绕组WRES 104的自感可以计算如下。
Figure BDA0004169506470000733
其中，
LRES＝谐振绕组WRES[104]的自感；(亨利)
NRES＝谐振绕组WRES[104]中的线匝数；(匝数)
μ0＝空间磁导率，4π×10-7；(亨利/米)
μr＝芯材料相对于μ0的相对磁导率；比率μr/μ0
Acore＝芯的横截面积[102]；(平方米)
MPL＝由公式8.5计算的磁路长度；(米)
如果LRES值太高，则可以通过向芯102添加一个或多个气隙来降低芯102的有效磁导率，所产生的相对磁导率可以在订购芯102时向芯制造商指定，通过指定所需的芯有效磁导率是业界熟悉的正常参数，将公式8.6中的μr替换为所需的有效磁导率(μeff)，且将公式8.6重新排列为公式8.7，即可确定μeff所需的正确值。
Figure BDA0004169506470000741
其中，
μreff＝间隙芯的有效相对磁导率；μeff/μ0的比率
NRES＝谐振绕组WRES[104]中的线匝数；(匝数)
μ0＝空间磁导率，4π×10-7；(亨利/米)
Acore＝芯的横截面积(第1项)；(平方米)
LRES＝谐振绕组WRES[104]的自感；(亨利)
MPL＝由式8.5计算的磁路长度；(米)
为了解决LRES过高的问题，可以通过增加一个或多个“气隙”来降低芯的有效磁导率，从而导致芯102上所有绕组104、130、132、134、140和150的自感值变低，使芯间隙化的一个优点有助于防止通量水平达到磁芯材料的饱和水平。然而，使芯102有间隙会增加芯磁阻值，这会减少允许沿磁路流动的通量。如果磁阻变得太高，则可能无法流动所需的工作通量水平(ФPk)。为了解决这个问题，可以增加芯102的横截面积，但不能增加太多以至于LRES增加太多，这需要妥协。
使芯102产生间隙会导致“磁通边缘效应”，它允许在芯102内流动的一些通量ФPk逸出磁芯的边界，从而导致“漏感(leakage inductance)”。如果有效磁导率μeff降低到相当低的值，例如125或更小，则逸出的通量可能不会轻易被强制返回磁芯，在芯102内变得迷失而非有用。通过将气隙的长度保持为最小，或者通过将气隙长度分成多个具有单一气隙的组合长度的较短气隙，较少出现边缘现象。大多数边缘出现在典型地等于各气隙距离的半径内。因此，几个小间隙可能导致组合通量泄漏小于单一较宽气隙引起的泄漏。
了解切入芯的所有气隙所需的组合间隙长度是有帮助的，为了计算所有气隙所需的组合长度以实现所需的μeff，可以使用以下公式。
Figure BDA0004169506470000751
其中，
LengthGAP＝气隙段组合的磁路长度；(米)
μr＝芯材的相对磁导率；μr/μ0的比率
μreff＝间隙芯的有效相对磁导率；比率μeff/μ0
MPL＝由式8.5计算的磁路长度；(米)
将芯开隙后剩余“铁”芯段(Lengthiron)的组合磁路长度就是现有的无间隙磁路长度(MPL)减去组合气隙段(MPL-LengthGAP)，所有磁芯(铁)段的组合磁阻可以计算如下。
Figure BDA0004169506470000752
其中，
Figure BDA0004169506470000754
＝磁芯段的组合磁阻；安培*匝数/韦伯
μ0＝空间磁导率，4π×10-7；(亨利/米)
μr＝芯材的相对磁导率；比率μr/μ0
Lengthiron＝磁芯部分的组合路径长度；米
Acore＝芯[102]的横截面积；(平方米)
假设占据“气”隙的材料的磁导率具有非常接近“空间”的磁导率，即μ0，所有气隙段的组合磁阻可以计算如下。
Figure BDA0004169506470000753
其中，
Figure BDA0004169506470000755
＝所有气隙部分的组合磁阻；(安培*匝数)/韦伯
μ0＝空间磁导率，4π×10-7；(亨利/米)
LengthGAP＝气隙段组合的磁路长度；(米)
Acore＝芯[102]的横截面积；(平方米)
然后，可以如下计算间隙芯102的总组合磁阻。
Figure BDA0004169506470000763
其中，
Figure BDA0004169506470000764
＝间隙芯的总磁阻；(安培*匝数)/韦伯
Figure BDA0004169506470000765
＝磁段的组合磁阻；(安培*匝数)/韦伯
Figure BDA0004169506470000766
＝气隙段的组合磁阻；(安培*匝数)/韦伯
在芯已有间隙之后，芯磁阻已增加到高于无间隙芯的磁阻，公式8.2确定在不增加通量密度水平(BPk)的情况下，需要多少无间隙芯102的最小横截面积能达到由公式8.1指定所需通量水平，在芯102产生间隙后，需要重新评估芯102的横截面积大小，以便按照公式8.1达到在正常工作期间在芯102内累积的通量水平(ФPk)，间隙芯将允许(通过气隙)流动的通量水平限制可以计算如下。
Figure BDA0004169506470000761
其中，
ФLIMIT＝通过间隙芯磁阻施加的通量限制；韦伯
NRES＝谐振绕组WRES[104]中的线匝数；(匝数)
IRESpk＝峰值谐振电流(IRES[160]×√2)；(安培峰值)
Figure BDA0004169506470000767
＝间隙芯的总磁阻；(安培*匝数)/韦伯
如果通量限制(ФLIMIT)低于由公式8.1计算的工作谐振通量水平(ФPk)，则IRES160的峰值工作电流水平将不允许流动，从而防止达到PRES的所需谐振功率水平。因此，需要增加核心(Acore)的横截面积，以下公式确定新的横截面积(Acore)需要多大才能适应产生μeff的磁芯的更高磁阻。
Figure BDA0004169506470000762
其中，
Acore＝芯的横截面积[102]；(平方米)
MPL＝磁通穿过磁芯的磁路长度(米)
μ0＝空间磁导率，4π×10-7；(亨利/米)
μreff＝有间隙铁芯的有效相对磁导率；比率μeff/μ0
NRES＝谐振绕组WRES[104]中的线匝数；(匝数)
IRESpk＝峰值谐振电流(IRES[160]×√2)；(安培峰值)
ФPk＝根据公式8.1的峰值工作通量水平；(韦伯)
Acore的新值可能会对LRES的值产生不利影响，且因此，应使用公式8.6重新评估LRES的值，如果LRES的变化足以引发问题，则可能需要改变谐振绕组104中的匝数(NRES)或组合气隙距离，随着NRES改变，VRES 170的工作电压水平也改变，FFC 114可能通过或无法通过改变VBRG 622电源水平来补偿，这也需要重新评估。
通常，芯的有效磁导率(μeff)由“AL值”指定，“AL值”表示每平方匝缠绕在芯102上的线圈产生的电感，AL值可以通过以下方式计算。
Figure BDA0004169506470000771
其中，
ALVALUE＝绕组绕到芯上产生的电感；亨利/平方匝数
LRES＝谐振绕组WRES[104]的期望LRES电感；(亨利)
NRES＝谐振绕组WRES[104]中的线匝数；(匝数)
芯制造商通过围绕正在构造的芯(同时有间隙)缠绕指定的匝数来测试产生的AL值，且然后测量产生的电感，通常绕在芯上的匝数将是手动施加的简单匝数，例如十匝，这允许测试技术人员移除绕组，对气隙进行调整，且随后在每次迭代中手动重新缠绕测试绕组，直到产生的电感落在商定的公差范围内，如果制造商指定NTEST匝数，则测得的电感应产生如下电感。
LTEST＝ALVALUE×NTEST 2亨利 公式8.15
其中，
LTEST＝测试指定的目标电感值(亨利)
ALVALUE＝绕组绕到芯上产生的电感；亨利/平方匝数
NTEST＝指定用于测试的线匝数(匝数)
用于制造磁芯102的材料的磁导率可以变化多达±25％，除非磁芯制造商同意提供更准确的值，该保证将仅适用于实施指定测试匝数的间隙芯。由于匝数(NRES)可能比简单测试绕组的匝数多得多，气隙引起的通量边缘效应可能会导致额外的串联漏感增加到所需的LRES电感值，这种不确定性导致WRES绕组104的LRES值出现类似的不确定性。
如果LRES变化±25％，则XLRES变化±25％，进而导致IRES 160变化±25％，LC槽104、106、108和110的自然谐振频率必须被调整(校准)以通过调整CRES 106来补偿从LRES的预期值至LRES的任何方差，使得LC槽电路104、106、108和110的谐振频率匹配所需的FRES频率。当LC槽104、106、108和110的谐振频率已经被调整到所需的FRES频率时，电感器WRES 104的感抗XLRES与电容器CRES 106的容抗XCRES相匹配，CRES 106电容器必须具有足够的调节范围以适应LRES值的±25％公差。
如果LRES不等于预期设计值，则在针对正确的FRES值进行调整后的CRES 106值也不再与预期设计的CRES 106电容值匹配。因此，在调整CRES 106之后，XLRES和XCRES的电抗不再匹配它们的预期设计值。由于IRES 160电流水平通过XLRES与VRES 170控制，因而IRES 160不再匹配其预期值，VRESxIRES的乘积决定谐振功率PRES。为了达到所需的谐振功率水平PRES，FFC 114调节VRES 170直到VRESxIRES等于所需的谐振工作功率水平PRES。因为IRES 160可以有±25％的变化，所以WRES 104绕组中使用的导线尺寸必须容纳额外25％的电流。
在驱动需要千瓦功率的大负载的RCPS应用中，VRES 170电压可能高达几千伏，VRES170应力线绝缘的高峰值电压水平、CRES 106和CSERIES 108电容器以及各种电性绝缘盖中使用的介电材料的击穿电压。
VRES 170连接与底盘接地之间的“爬电”距离必须足以避免空气的大气击穿电压引起的电弧“闪燃”(arc“flash-over”)，没有绝对一致的空气“击穿”额定电压，一些参考文献声称干燥空气每厘米(cm)电离约17kV，因此，10,000Vpk的电压电势需要连接之间的最小间距(爬电距离)为0.588厘米，否则空气电离且允许电压在连接之间产生电弧。随着空气变得湿润，击穿电压下降至12kV/cm，因此需要10,000Vpk电路需要至少0.833厘米的爬电距离。妥协的是，如果任何暴露的触点具有尖锐的突出部分，例如从印刷电路板连接处突出的电线焊尾，那么称为“电弧喷射”的现象会增加以低得多的电压电离空气的能力，一些来源声称空气中的高压电弧闪光发生在25V/mil(25V/0.0254mm)。
通过UL和其他机构指定的安全法规根据电压水平指定最小爬电距离，这些爬电距离非常大，目的是为了安全起见，因为未知条件(例如湿度、大气条件引起的空气密度、海拔高度及尖锐的接触表面轮廓)会对击穿电压产生不利影响。用一层厚厚的额定高压灌封化合物或液体绝缘油嵌入这些高压连接可以减少这种电弧放电威胁，高压变压器通常完全嵌入灌封化合物中，灌封化合物必须足够柔顺，以允许芯在工作过程中受热时膨胀，否则坚硬(硬)的灌封化合物可能会导致芯在膨胀时在压缩下破裂。在使用液体油绝缘的应用中，应安装泄压阀以避免因过热而爆裂。
用于电线绝缘的绝缘材料的额定电压为每密耳(mil)厚度的伏特数，因此额定电压高的电线需要比典型的600VAC额定电线厚得多的绝缘层，较厚的绝缘层会增加电线的护套直径，从而减少每英寸(inch)可以缠绕在芯上的电线匝数。由于机械限制，这可能影响在不增加芯102的尺寸以容纳特定匝数的情况下WRES 104绕组可以实际上装配在芯102周围的匝数(NRES)。
用于构建CRES 106电容器的介电材料的厚度需要根据所用特定介电材料的击穿电压额定值具有最小厚度，随着介电厚度增加，对于特定的板面积(plate area)，电容器产生的电容将越低，这可能需要更大的板面积或更多的板对(plate pairs)，以实现所需的电容值。当添加更多的板对时，还必须添加更多的介电材料层。通常，介电材料是制造高压电容器最昂贵的部分，随着介电材料厚度增加，材料的价格也会增加。
在FFC 114通过±25％补偿调整VBRG 622电压水平以达到由于LRES公差而导致的所需PRES水平之后，工作通量水平也改变±25％。由于VRES 170可以变化±25％，与VRES 170相关的所有电路系统及绝缘必须能够承受标称VRES 170工作电压被调整到高于预期设计水平的情况，除了任何潜在的负载浪涌感应电压尖峰与一些额外的安全裕度，受高VRES 170电压水平影响的项目如下。
1)WRES绕组104和任何相关导线中使用的导线绝缘。
2)使用的CRES 106介电材料击穿电压额定值和介电材料厚度。
3)塑料盖等安全绝缘部件所用材料的击穿电压额定值。
4)VRES 170和GND(底盘)连接之间的“爬电”距离。
5)电流传感器112的绝缘电压额定值。
6)构成交流分压器(AC voltage divider)的CSERIES 108和CSENSE 110的电压额定值。
7)用于隔离缠绕在芯102上的绕组的绝缘胶带。
8)桥式整流器142和152以及PFC电路144和154中的组件由于负载绕组140和150两端的电压相对于VRES 170水平而改变。
9)负载绕组140和150中使用的电线的绝缘电压额定值和电流容量。
9.选择系统参数：
在选择用于设计RCPS的基本参数时，必须考虑几个初始判断，这将影响以后选择的大部分参数，本节概述一系列计算，这些计算确定正在实施的RCPS的最大和最小限制。
必须对预期负载进行仔细研究，以确定负载消耗多少功率，如果会出现重复的电流浪涌，那么浪涌的大小和重复率是多少。
·预期负载消耗的功率，瓦特。
·就峰值和重复率而言，负载的性质是预期的峰值电流浪涌或峰值电压尖峰(如果有的话)。
·恒速冷却风扇或井泵可能会提供相对稳定的负载。然而，洗衣机可能会在重洗涤负载或轻洗涤负载下运行，从而指定最大和最小标称电流消耗，平衡的负载或不平衡的负载可能会导致峰值电流浪涌，因为不平衡的洗涤负载在每次桶旋转时来回跳动，振荡洗涤桶搅动的性质发生在一种或多种不同的重复率和旋转速度，这取决于所选设定和工作循环，例如洗涤、漂洗、甩干等，导致在各种峰值电流浪涌下的不同重复率。
·大型手动发动机车床，手笨重的机械师可能会将切削工具卡入工件，导致意外的大电流负载，且随后突然快速缩回工具，导致较大的反电动势电压尖峰(back EMFvoltage spike)，同时大型旋转工件继续旋转，机械师会根据工件直径改变主轴速度设定，以适应切削刀具进给率，这会影响由不连续切削或非同心工件引起的电流浪涌的重复率。
就峰值负载值和重复率而言，就预期的重复峰值电流浪涌方面来说，预期负载的性质会影响各EDC单元120、12和124供应的功率量以及串联工作所需的EDC单元的数量以为了在负载引起的峰值功率波动之间为PRES充电。例如，如果逆变器(inverter)具有单相输出，则为大型交流逆变器电路(AC inverter circuit)供电将在逆变器输出频率的各周期引起两个峰值电流浪涌(surge)，而具有三相输出的逆变器将在每输出周期引起六个电流峰值。
一个不太可预测的负载浪涌重复率的例子是为大型空气压缩机供电，这会根据马达的RPM在各气缸的各压缩冲程上产生一致的电流浪涌率。然而，每次启动压缩机时都会出现峰值电流浪涌，因为触发最小储槽压力设定点，这种情况发生的频率取决于压缩机负载吸入的空气量。
上述参数影响具体RCPS设计实施的各个方面，通过了解最大和最小电流负载峰值有助于确定标称谐振工作功率水平应该是多少，通过了解预期电压尖峰的峰值电压有助于设计电压尖峰抑制。
通过了解电流浪涌之间的重复率有助于确定以下内容。
·最小共振频率应该是多少，这决定了LRES值和CRES值，LRES电感值决定芯的几何形状、使用的磁材料以及芯是否需要间隙，磁芯材料影响最小和最大谐振频率，了解谐振频率(FRES)可以确定趋肤深度，它决定要使用的最大有用导线尺寸以及是否需要多根导线或多个PFC单元，以及是否需要多个EDC单元。
·各EDC单元120、122和124的浪涌电流水平设定应该是多少以及串联使用的EDC单元的最小数量，浪涌电流限制设定决定励磁绕组130、132和134中使用的导线尺寸。
可接受的VRES 170峰值电压限制决定用于谐振绕组WRES 104与所有连接导线的最小导线绝缘厚度，最大允许峰值VRES 170电压决定所用CRES 106和CSERIES 108介电材料的最小安全厚度，触点之间的最小“爬电”距离也由VRES 170的最大峰值电压水平决定。
绝缘厚度决定电线绝缘护套的直径，它决定在WRES 104绕组中每英寸可以缠绕多少相邻的电线匝数，这会影响谐振绕组WRES 104中缠绕的每层最大匝数，在谐振WRES 104绕组中实现所需匝数(NRES)所需的层数可能会影响在减少用于NRES的总匝数与增加磁芯102的实际上尺寸以机械地容纳每层更多匝数。
10.可调谐振电容器
由于芯102的磁导率公差，最小LRES电感值决定最小XLRES值，最小XLRES值与最大VRES170水平决定可以达到的最大PRES水平，最大RMSIRES 160水平与最大RMS电压水平VRES170的乘积提供关于是否可以达到所需PRES水平的洞察力，IRES 160的最大RMS电流水平必须低于用于WRES 104的线规的最大载流能力，同时考虑由FRES引起的集肤效应。
CRES 106可调电容器通过并联两个电容器实现，一个可调电容器(CADJ)与一个固定电容器(CFIXED)并联，由于芯102的磁导率公差导致的最大LRES电感值决定最小CRES 106调整值CRESmin，可调CADJ部分的机械限制可能会导致最小设定限制，因为调节板(叶片)具有小的重迭，这种重迭COVERLAP导致额外的固定电容量被添加到CRES 106的最小电容设定，如下所示。
Figure BDA0004169506470000821
其中，
CRESmin＝CRES[106]的最小值；法拉
FRES＝LC槽[104,106,108和110]的自然谐振频率；赫兹
LRESmax＝WRES[104]在最大公差下的电感值；亨利
COVERLAP＝CADJ由于重迭的最小设定值；法拉
固定电容器有意地设置为比最小CRES 106调整值(CRESmin通过公式10.1计算)小5％。
CFIXED＝0.95×(CRESmin-COVERLAP)法拉公式10.2
其中，
CFIXED＝CRES[106]的固定部分的值；法拉
CRESmin＝由公式10.1计算的CRES的最小值；法拉
COVERLAP＝CADJ由于重迭的最小设定值；法拉
CRES 106的最大调整设定是由LRES的最小值确定，如下所示。
Figure BDA0004169506470000822
其中，
RESmax＝CRES[106]的最大调整设定值；法拉
FRES＝LC槽[104,106,108和110]的自然谐振频率；赫兹
LRESmin＝LRES在最小公差值下的最小值；亨利
CRES 106的最大调节范围是由CRES 106的固定部分(CFIXED)的最大值确定为最小调节值CRESmin，而CRES 106的最大值CRESmax是固定部分(CFIXED)的组合电容和CRES 106的可调部分(CADJ)；
CADJmax＝1.1×(CRESmax-CFIXED)法拉 公式10.4
其中，
CADJmax＝CRES[106]的CADJ部分的最大值；法拉
CRESmax＝由公式10.3计算的CRES[106]的最大值；法拉
CFIXED＝由公式10.2计算的CRES[106]的固定部分的值，；法拉
这种组合的结果产生一调整范围，涵盖CRES 106所需的全部范围，但两端都有额外5％的调整范围，额外的5％调整允许将CRES 106设定为计算出的最大值或最小值，而不会达到电容器的机械极限。
公式10.1到公式10.4允许在以下范围内调整CRES 106。
0.95×CRESmin≤CRES≤1.05×CRESmax 公式10.5
虽然上面已经描述本发明的各种实施例，但应该理解它们仅以示例而非限制的方式呈现，对于本领域技术人员来说显而易见的是，在不脱离本发明的精神和范围的情况下可以对形式和细节进行各种改变。因此，本发明的广度和范围不应受到上述示例性实施例的限制，而应仅根据所附权利要求书其等同物来限定。

Claims (18)

1.一种谐振芯电源供应，包括：
具有磁性的芯和控制器；
该芯上的激励绕组、谐振绕组和负载绕组；
该谐振绕组与该负载绕组电气隔离；
该激励绕组接收激励信号并引起激励通量流；
该谐振绕组连接谐振电容器以形成具有恒定谐振频率FRES的槽电路，该谐振频率FRES等于激励信号频率；
该激励通量流穿过该谐振绕组并在其中感应出电压；
受激励的谐振绕组引起与该槽电路谐振的谐振通量流；
该谐振通量流穿过该负载绕组以在其中感应出电压，并为电力负载供电；以及
数个传感器，包括(a)感应通过该谐振绕组的电流的传感器和(b)感应跨在该谐振电容器上的电压的传感器；
其中，(a)该数个传感器提供控制器反馈以影响该激励信号的相位、振幅和波形，以保持该谐振通量流的相位、振幅和波形，以及(b)该芯不饱和。
2.如权利要求1所述的谐振芯电源供应，其操作以累积芯通量，通过将该激励信号的该相位相对于该芯通量的相位提前来累积芯通量，从而对该芯的磁滞延迟进行补偿。
3.如权利要求2所述的谐振芯电源供应，其中，该激励信号的该相位受到该芯通量的波形的下降零交叉的影响。
4.如权利要求1所述的谐振芯电源供应，其操作以减少该芯中流动的通量，(a)该激励信号的该相位相对于芯通量相位提前，以及(b)该激励信号移位180度，使该激励通量流与该芯中流动的现有谐振通量不同相。
5.如权利要求4所述的谐振芯电源供应，其操作以使该激励信号的该相位至少部分地由该芯通量的该波形的该下降零交叉决定。
6.如权利要求1所述的谐振芯电源供应，更包括：
具有侦测剩余直流电芯通量的设备的该控制器；以及
具有调整激励信号波形的占空比以减少该剩余直流电芯通量的设备的该控制器；
其中，该激励信号来自逆变器以外的设备，以及0度至360度之间的重复激励电压波形具有180度的零交叉，并且该波形的该占空比被调制以补偿剩余直流电芯通量。
7.如权利要求6所述的谐振芯电源供应，其中，0度至180度之间的该波形的部分以90度为中心。
8.如权利要求7所述的谐振芯电源供应，其中，180度至360度之间的该波形的该部分以270度为中心。
9.如权利要求1所述的谐振芯电源供应，更包括：
激励驱动电路(EDC)，驱动该激励绕组，具有限制其输出电流的规定；以及
当槽电路浪涌电流超过EDC电流限制设定时，该EDC可操作以限制浪涌电流，使槽电路电容器充电率受到限制，直到槽电路电流需求不超过该EDC电流设定。
10.如权利要求9所述的谐振芯电源供应，其中，对该槽电路的EDC电流供应利用H桥电路来切换EDC激励电压极性。
11.如权利要求10所述的谐振芯电源供应，其中，到该槽电路的浪涌电流由来自该控制器的参考电压限制。
12.如权利要求11所述的谐振芯电源供应，其中，该参考电压确定槽电路电流限制，并且驱动伺服回路中的运算放大器以控制与H桥回流互连的MOSFET，激励电流汲取器具有电流感应电阻器，使跨在该电流感应电阻器上的该电压趋向于与该参考电压匹配。
13.如权利要求1所述的谐振芯电源供应，更包括：
具有侦测正剩余直流电芯通量的设备的该控制器；以及
具有调整激励信号波形的占空比以减少该正剩余直流电芯通量的设备的该控制器；
该波形被调制以补偿剩余通量；
其中，该波形(a)为非正弦波，且近似于在0度至360度之间有180度零交叉的方波，(b)在0度至180度之间为0伏或正电压，(c)在180至360度之间为0伏或负电压，以及(d)与180度至360度之间的波形相比，0度至180度之间的波形较窄。
14.如权利要求13所述的谐振电源供应，其中，0度至180度之间的该波形的该部分以90度为中心。
15.如权利要求14所述的谐振电源供应，其中，180度至360度之间的该波形的该部分以270度为中心。
16.如权利要求1所述的谐振电源供应，更包括：
具有侦测负剩余直流电芯通量的设备的该控制器；以及
具有调整激励信号波形的该占空比以减少负剩余直流电芯通量的设备的该控制器；
其中，激励电压波形近似于在0度至360度之间有180度的零交叉的方波，与180度至360度之间在0伏或负电压的该波的该部分相比，0度至180度之间在0伏或正电压的该波的该部分是宽的。
17.如权利要求16所述的谐振电源供应，其中，0度至180度之间的该波形的该部分以90度为中心。
18.如权利要求16所述的谐振电源供应，其中，180度至360度之间的该波的该部分以270度为中心。
CN202180069393.XA 2020-08-08 2021-05-25 谐振芯电源供应 Pending CN116324665A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US16/988,621 US11509229B2 (en) 2020-08-08 2020-08-08 Resonant core power supply
US16/988,621 2020-08-08
US17/027,985 2020-09-22
US17/027,985 US11070137B1 (en) 2020-08-08 2020-09-22 Resonant core power supply
PCT/US2021/033976 WO2022035487A1 (en) 2020-08-08 2021-05-25 Resonant core power supply

Publications (1)

Publication Number Publication Date
CN116324665A true CN116324665A (zh) 2023-06-23

Family

ID=76861766

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180069393.XA Pending CN116324665A (zh) 2020-08-08 2021-05-25 谐振芯电源供应

Country Status (8)

Country Link
US (2) US11509229B2 (zh)
EP (1) EP4193234A4 (zh)
JP (1) JP2023537394A (zh)
KR (1) KR20230045091A (zh)
CN (1) CN116324665A (zh)
CA (1) CA3225530A1 (zh)
MX (1) MX2023001644A (zh)
WO (1) WO2022035487A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021255875A1 (ja) * 2020-06-17 2021-12-23 三菱電機株式会社 パルス電源装置
US11509229B2 (en) * 2020-08-08 2022-11-22 Patrick Carden Resonant core power supply
TWI737529B (zh) * 2020-10-30 2021-08-21 精拓科技股份有限公司 數位隔離器
US11394301B1 (en) * 2021-02-15 2022-07-19 Analog Devices, Inc. Techniques for linear control of inductor current shunt for mitigation of load dump transients in DC-DC regulators
DE102021107075A1 (de) 2021-03-22 2022-09-22 Olympus Winter & Ibe Gmbh Verfahren, System und Softwareprogrammprodukt zum Erstellen von Trainingsdaten für endoskopische Anwendungen
WO2025052277A1 (en) * 2023-09-08 2025-03-13 Eaton Intelligent Power Limited System and method to sense current with passive impedance matching between current sensor and controller
CN118589865B (zh) * 2024-08-09 2024-11-22 深圳市普德新星电源技术有限公司 电源输出控制电路和开关电源
CN120320603B (zh) * 2025-06-12 2025-08-12 北京炎黄国芯科技有限公司 电源管理芯片驱动速率动态调节方法和系统

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3573605A (en) * 1968-09-30 1971-04-06 Bell Telephone Labor Inc Closed loop ferroresonant regulator
GB1255239A (en) * 1968-10-07 1971-12-01 North Electric Co Improvements in or relating to ferroresonant voltage regulator devices
US4400624A (en) * 1982-04-29 1983-08-23 Bell Telephone Laboratories, Incorporated Uninterruptible power supplies
US5510692A (en) * 1993-10-22 1996-04-23 Lamarche Manufacturing Company Ferroresonant battery charger with constant current finish rate
US7315151B2 (en) * 1995-01-11 2008-01-01 Microplanet Inc. Method and apparatus for electronic power control
US5804890A (en) * 1995-07-07 1998-09-08 Lucent Technologies Inc. Direct current voltage power backup system
US6112136A (en) * 1998-05-12 2000-08-29 Paul; Steven J. Software management of an intelligent power conditioner with backup system option employing trend analysis for early prediction of ac power line failure
US6348782B1 (en) * 1998-10-02 2002-02-19 Powerware Corporation Uninterruptible power supply systems, voltage regulators and operating methods employing controlled ferroresonant transformer circuits
AU4022900A (en) * 1999-03-22 2000-10-09 Escript, Inc. Method and apparatus for medical covering group request processing, review and management
US7385357B2 (en) 1999-06-21 2008-06-10 Access Business Group International Llc Inductively coupled ballast circuit
US6272025B1 (en) * 1999-10-01 2001-08-07 Online Power Supply, Inc. Individual for distributed non-saturated magnetic element(s) (referenced herein as NSME) power converters
DE19955673A1 (de) 1999-11-19 2001-05-23 Philips Corp Intellectual Pty Leistungsversorgungseinheit mit einem Wechselrichter
US7078678B2 (en) * 2002-09-25 2006-07-18 Ionalytics Corporation Waveform generator electronics based on tuned LC circuits
US20070170910A1 (en) * 2006-01-26 2007-07-26 Ming-Hoo Chang Spectral resistor, spectral capacitor, order-infinity resonant tank, EM wave absorbing material, and applications thereof
US20160087687A1 (en) * 2008-09-27 2016-03-24 Witricity Corporation Communication in a wireless power transmission system
US8575779B2 (en) * 2010-02-18 2013-11-05 Alpha Technologies Inc. Ferroresonant transformer for use in uninterruptible power supplies
US9871459B2 (en) 2013-05-30 2018-01-16 Enphase Energy, Inc. Method and apparatus for deriving current for control in a resonant power converter
US9118257B2 (en) * 2013-09-23 2015-08-25 Fuxiang LIN LLC single stage power factor correction converter
GB2524102A (en) * 2014-03-14 2015-09-16 Eisergy Ltd A switched mode AC-DC converter
US9229459B2 (en) * 2014-04-03 2016-01-05 Hamilton Sundstrand Corporation Saturation control of magnetic cores of bidirectional devices
WO2016149319A1 (en) * 2015-03-16 2016-09-22 Finsix Corporation Control of resonant power converters
US9929639B2 (en) * 2015-05-01 2018-03-27 Champion Microelectronic Corporation Switching power converter and light load condition improvements thereof
WO2016204122A1 (ja) * 2015-06-16 2016-12-22 富士電機株式会社 半導体装置
US10170937B2 (en) * 2015-07-24 2019-01-01 Qualcomm Incorporated Devices, systems, and methods for adjusting output power using synchronous rectifier control
US10024885B2 (en) * 2015-07-28 2018-07-17 Panoramic Power Ltd. Thermal management of self-powered power sensors
US10879805B2 (en) * 2015-09-22 2020-12-29 Infineon Technologies Austria Ag System and method for a switched-mode power supply having a transformer with a plurality of primary windings
JP6975773B2 (ja) * 2016-08-08 2021-12-01 テネコ・インコーポレイテッドTenneco Inc. 自己調整型電力増幅器を用いたコロナ点火
US10658936B2 (en) * 2017-05-05 2020-05-19 Macau University Of Science And Technology System and method for controlling a converter circuit
US10985614B2 (en) * 2017-09-17 2021-04-20 Hengchun Mao Modular and efficient wireless power transfer systems
KR102569722B1 (ko) * 2018-07-09 2023-08-23 삼성전자주식회사 전자장치
CA3044742C (en) * 2019-05-30 2023-12-19 Alpha Technologies Ltd. Synchronous rectification of llc converters based on homopolarity
US11509229B2 (en) * 2020-08-08 2022-11-22 Patrick Carden Resonant core power supply

Also Published As

Publication number Publication date
MX2023001644A (es) 2023-05-23
JP2023537394A (ja) 2023-08-31
US11509229B2 (en) 2022-11-22
EP4193234A1 (en) 2023-06-14
US20220045617A1 (en) 2022-02-10
US11070137B1 (en) 2021-07-20
KR20230045091A (ko) 2023-04-04
CA3225530A1 (en) 2022-02-17
EP4193234A4 (en) 2024-09-04
WO2022035487A1 (en) 2022-02-17

Similar Documents

Publication Publication Date Title
CN116324665A (zh) 谐振芯电源供应
JP6915115B2 (ja) 同期フライバック変換器における使用のための二次コントローラ、電力変換器、および同期フライバック変換器を制御する方法
US8098502B2 (en) System and method for emissions suppression in a switched-mode power supply
US20190109496A1 (en) Dynamic tuning in wireless energy transfer systems
US10348212B2 (en) Synchronous rectification controller including synchronous rectification transistor for insulated synchronous rectification DC/DC converter
KR102230207B1 (ko) 자가 튜닝 기능을 가지는 공진형 전력 공급원
US8810230B2 (en) Power supply device and semiconductor device
US11211864B2 (en) Power supply device
US20220278608A1 (en) Resonant core power supply
CN111066235A (zh) 电源装置、电源控制装置、以及电源控制方法
CN107529349B (zh) 沿面放电元件驱动用电源电路
US9343987B2 (en) Method and device for frequency generation for a resonance converter
CN1771655A (zh) 自适应性谐振开关电源系统
Huang et al. Application of piezoelectric-transformer-based resonant circuits for AC LED lighting-driven systems with frequency-tracking techniques
US20140254207A1 (en) Switching power supply device
US7459865B2 (en) Cold cathode tube lighting device, tube current detecting circuit used in cold cathode tube lighting device, tube current controlling method and integrated circuit
CN107591898B (zh) 谐振式无线电源发送电路及其控制方法
Huber et al. Methods of reducing audible noise caused by magnetic components in variable-frequency-controlled switch-mode converters
KR101915057B1 (ko) 고정 온타임 제어 절연된 컨버터
Figge et al. Overcurrent protection for the LLC resonant converter with improved hold-up time
US7307384B2 (en) Circuit having a second ac/dc converter
CN108233688B (zh) 前摄工作的过压保护电路
Ferro et al. A 72 kVA very fast four-quadrant converter based on hybrid Si-SiC IGBTs
Nitzsche et al. Influence analysis of thermally conductive epoxy resin on the electrical design of a compact AC/DC converter
JP6090084B2 (ja) 電力変換装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination