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CN116180077A - 带有镀膜结构的半导体 - Google Patents

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Abstract

本发明涉及半导体制备技术领域，公开了一种带有镀膜结构的半导体，其包括半导体本体、Si层和DLC层，所述Si设于所述半导体本体和所述DLC层之间；其中，所述DLC层0度角沉积形成，沉积DLC层的参数包括：Ar流量为130‑170sccm，CH4流量为70‑90sccm，离子源功率为2.0～3.0kW。本发明实施例在沉积DLC层时，通过0度角沉积，使得碳原子的能量将主要集中在垂直方向，这将使DLC层更加坚硬和耐磨性能更好。

Description

带有镀膜结构的半导体
技术领域
本发明涉及半导体制备领域，特别是涉及一种带有镀膜结构的半导体。
背景技术
目前，类金刚石薄膜(DLC)在半导体领域中应用的非常广泛，类金刚石薄膜具有高硬度、低摩擦因数、耐磨损的特性，很适合作为耐磨涂层使用。传统上，往往将硅层和类金刚石薄膜层配合使用，即半导体基体和DLC之间，镀一层硅，其中，硅层具有粘合的特点。因而，如何更提高半导体镀膜的耐磨性能是要解决的技术问题。
发明内容
本发明实施例的目的是提供一种带有镀膜结构的半导体，其能够提高半导体镀膜的耐磨性能。
为了解决上述技术问题，本发明实施例提供一种带有镀膜结构的半导体，包括半导体本体、Si层和DLC层，所述Si设于所述半导体本体和所述DLC层之间；其中，所述DLC层0度角沉积形成，沉积DLC层的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。
作为优选方案，沉积DLC层的参数还包括：真空度3×10-1Pa，工件负偏压为70-90V，沉积时间为8-12min。
作为优选方案，Ar流量为150sccm，CH4流量为80sccm，工件负偏压为80V，沉积时间为10min。
作为优选方案，所述Si层的形成步骤包括：
以硅靶为靶材，沉积速率为1.0～1.5埃/秒，沉积Si底层参数包括：Ar流量为120-150sccm，离子源功率为1.0～1.5kW，溅射靶功率为1.2～1.5kW，沉积时间为2～3min。
作为优选方案，沉积Si底层参数还包括：真空度为2.5×10-1Pa，工件负偏压为120V。
作为优选方案，所述Si层与所述DLC层的厚度比例为1：5-3:5。
作为优选方案，所述Si层与所述DLC层的厚度比例为1：4。
作为优选方案，在半导体本体的表面沉积Si层之前，对半导体本体的表面进行预清洗。
作为优选方案，所述对半导体本体的表面进行预清洗，具体包括：
采用氩等离子体、氩氧混合气体、氩乙烷混合气体对半导体本体的表面进行离子束刻蚀。
相比于现有技术，本发明实施例的有益效果在于：本发明实施例提供了一种带有镀膜结构的半导体，其包括半导体本体、Si层和DLC层，所述Si设于所述半导体本体和所述DLC层之间；其中，所述DLC层0度角沉积形成，沉积DLC层的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。本发明实施例在沉积DLC层时，通过0度角沉积，使得碳原子的能量将主要集中在垂直方向，这将使DLC层更加坚硬和耐磨性能更好。
附图说明
图1是本发明实施例中的带有镀膜结构的半导体的结构示意图；
图2是本发明实施例中的半导体的镀膜方法的流程图。
其中，1、半导体本体；2、Si层；3、DLC层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1所示，其是本发明实施例中的带有镀膜结构的半导体的结构示意图。
本发明实施例的带有镀膜结构的半导体包括半导体本体1、Si层1和DLC层3，所述Si设于所述半导体本体1和所述DLC层3之间；其中，所述DLC层30度角沉积形成，沉积DLC层3的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。
在本发明实施例中，带有镀膜结构的半导体，其包括半导体本体1、Si层1和DLC层3，所述Si设于所述半导体本体1和所述DLC层3之间；其中，所述DLC层30度角沉积形成，沉积DLC层3的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。本发明实施例在沉积DLC层3时，通过0度角沉积，使得碳原子的能量将主要集中在垂直方向，这将使DLC层3更加坚硬和耐磨性能更好。
在一种可选的实施方式中，沉积DLC层3的参数还包括：真空度3×10-1Pa，工件负偏压为70-90V，例如可以是70V、75V、80V、85V、90V等，沉积时间为8-12min，例如可以是8分钟、9分钟、10分钟、11分钟、12分钟等。示例性地，Ar流量为150sccm，CH4流量为80sccm，工件负偏压为80V，沉积时间为10min。
在一种可选的实施方式中，所述Si层1的形成步骤包括：
以硅靶为靶材，沉积速率为1.0～1.5埃/秒，沉积Si底层参数包括：Ar流量为120-150sccm，离子源功率为1.0～1.5kW，溅射靶功率为1.2～1.5kW，沉积时间为2～3min，真空度为2.5×10-1Pa，工件负偏压为120V。
在本发明实施例中，所述Si层1与所述DLC层3的厚度比例为1：4。需要说明的是，所述Si层1与所述DLC层3的厚度比对于膜的硬度和磨损性能也非常重要。在传统工艺中，通常采用45度角沉积，在一定的总厚度下，所述Si层1与所述DLC层3的厚度比等于1：2，而本发明实施例提供的镀膜方法采用0度角沉积DLC层3，将所述Si层1与所述DLC层3的厚度比从1：2改为1：4，而其性能没有发生改变，可见，采用本发明实施例提供的镀膜方法采用0度角沉积DLC层3，可提高抗磨损性能。此外，采用传统的DLC沉积方式的耐高温范围一般为230～350℃，而采用本发明实施例提供的镀膜方法，可将温度提高到450～500℃。
在一种可选的实施方式中，在半导体本体1的表面沉积Si层1之前，对半导体本体1的表面进行预清洗。
为了使半导体基底更清洁，有利于后续的沉积过程。示例性地，所述对半导体本体1的表面进行预清洗，具体包括：
采用氩等离子体、氩氧混合气体、氩乙烷混合气体对半导体本体1的表面进行离子束刻蚀。
相应地，本发明实施例还提供一种半导体的镀膜方法。请参阅图2所示，其是本发明实施例中的半导体的镀膜方法的流程图。
本发明实施例的半导体的镀膜方法包括：
步骤S101，在半导体的表面沉积Si层；
步骤S102，在沉积Si层后的半导体上采用0度角沉积DLC层，其中，沉积DLC层的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。
在本发明实施例中，通过在半导体的表面沉积Si层，再在沉积Si层后的半导体上采用0度角沉积DLC层，其中，沉积DLC层的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。本发明实施例在沉积DLC层时，通过0度角沉积，使得碳原子的能量将主要集中在垂直方向，这将使DLC层更加坚硬和耐磨性能更好。
在具体实施当中，进行DLC层的沉积时，主要采用0度角沉积，因为碳原子的能量将主要集中在垂直方向，而DLC层形成过程中，水平方向的力会使DLC层具有良好的覆盖性，这将使DLC层更加坚硬和耐磨性能更好。实验表明，0度沉积DLC的H纳米压头磨损试验的磨损深度小于1.0A，可见，0度角沉积能使DLC层具有坚硬和耐磨性能。
在一种可选的实施方式中，沉积DLC层的参数还包括：真空度3×10-1Pa，工件负偏压为70-90V，例如可以是70V、75V、80V、85V、90V等，沉积时间为8-12min，例如可以是8分钟、9分钟、10分钟、11分钟、12分钟等。示例性地，Ar流量为150sccm，CH4流量为80sccm，工件负偏压为80V，沉积时间为10min。
在一种可选的实施方式中，所述步骤S101“在半导体的表面沉积Si层”，具体包括：
以硅靶为靶材，沉积速率为1.0～1.5埃/秒，沉积Si底层参数包括：Ar流量为120-150sccm，离子源功率为1.0～1.5kW，溅射靶功率为1.2～1.5kW，沉积时间为2～3min，真空度为2.5×10-1Pa，工件负偏压为120V。
在一种可选的实施方式中，所述Si层与所述DLC层的厚度比例为1：5-3:5。
在本发明实施例中，所述Si层与所述DLC层的厚度比例为1：4。需要说明的是，所述Si层与所述DLC层的厚度比对于膜的硬度和磨损性能也非常重要。在传统工艺中，通常采用45度角沉积，在一定的总厚度下，所述Si层与所述DLC层的厚度比等于1：2，而本发明实施例提供的镀膜方法采用0度角沉积DLC层，将所述Si层与所述DLC层的厚度比从1：2改为1：4，而其性能没有发生改变，可见，采用本发明实施例提供的镀膜方法采用0度角沉积DLC层，可提高抗磨损性能。此外，采用传统的DLC沉积方式的耐高温范围一般为230～350℃，而采用本发明实施例提供的镀膜方法，可将温度提高到450～500℃。
在一种可选的实施方式中，在步骤S101“半导体的表面沉积Si层”之前，还包括：
对半导体的表面进行预清洗。
为了使半导体基底更清洁，有利于后续的沉积过程。示例性地，所述对半导体的表面进行预清洗，具体包括：
采用氩等离子体、氩氧混合气体、氩乙烷混合气体对半导体的表面进行离子束刻蚀。
相比于现有技术，本发明实施例的有益效果在于：本发明实施例提供了一种带有镀膜结构的半导体，其包括半导体本体、Si层和DLC层，所述Si设于所述半导体本体和所述DLC层之间；其中，所述DLC层0度角沉积形成，沉积DLC层的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。本发明实施例在沉积DLC层时，通过0度角沉积，使得碳原子的能量将主要集中在垂直方向，这将使DLC层更加坚硬和耐磨性能更好。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以作出若干改进和替换，这些改进和替换也应视为本发明的保护范围。

Claims (9)

1.一种带有镀膜结构的半导体，其特征在于，包括半导体本体、Si层和DLC层，所述Si设于所述半导体本体和所述DLC层之间；其中，所述DLC层0度角沉积形成，沉积DLC层的参数包括：Ar流量为130-170sccm，CH4流量为70-90sccm，离子源功率为2.0～3.0kW。
2.如权利要求1所述的带有镀膜结构的半导体，其特征在于，沉积DLC层的参数还包括：真空度3×10-1Pa，工件负偏压为70-90V，沉积时间为8-12min。
3.如权利要求2所述的带有镀膜结构的半导体，其特征在于，Ar流量为150sccm，CH4流量为80sccm，工件负偏压为80V，沉积时间为10min。
4.如权利要求1所述的带有镀膜结构的半导体，其特征在于，所述Si层的形成步骤包括：
以硅靶为靶材，沉积速率为1.0～1.5埃/秒，沉积Si底层参数包括：Ar流量为120-150sccm，离子源功率为1.0～1.5kW，溅射靶功率为1.2～1.5kW，沉积时间为2～3min。
5.如权利要求4所述的带有镀膜结构的半导体，其特征在于，沉积Si底层参数还包括：真空度为2.5×10-1Pa，工件负偏压为120V。
6.如权利要求1-5任一项所述的带有镀膜结构的半导体，其特征在于，所述Si层与所述DLC层的厚度比例为1：5-3:5。
7.如权利要求6所述的带有镀膜结构的半导体，其特征在于，所述Si层与所述DLC层的厚度比例为1：4。
8.如权利要求1-5任一项所述的带有镀膜结构的半导体，其特征在于，在半导体本体的表面沉积Si层之前，对半导体本体的表面进行预清洗。
9.如权利要求8所述的带有镀膜结构的半导体，其特征在于，所述对半导体本体的表面进行预清洗，具体包括：
采用氩等离子体、氩氧混合气体、氩乙烷混合气体对半导体本体的表面进行离子束刻蚀。
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