[go: up one dir, main page]

CN115116942A - 包含石墨的互连结构及其形成方法 - Google Patents

包含石墨的互连结构及其形成方法 Download PDF

Info

Publication number
CN115116942A
CN115116942A CN202210365589.XA CN202210365589A CN115116942A CN 115116942 A CN115116942 A CN 115116942A CN 202210365589 A CN202210365589 A CN 202210365589A CN 115116942 A CN115116942 A CN 115116942A
Authority
CN
China
Prior art keywords
layer
graphite
dielectric
conductive feature
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210365589.XA
Other languages
English (en)
Inventor
金书正
张志毅
詹伟翔
纪志坚
林其锋
苏鸿文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115116942A publication Critical patent/CN115116942A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及包含石墨的互连结构及其形成方法。一种方法包括形成第一导电特征，在第一导电特征上方沉积石墨层，图案化石墨层以形成石墨导电特征，在石墨层上沉积电介质间隔层，在电介质间隔层上方沉积第一电介质层，平坦化第一电介质层，在第一电介质层上方形成第二电介质层，以及在第二电介质层中形成第二导电特征。第二导电特征在石墨导电特征上方并电连接到石墨导电特征。

Description

包含石墨的互连结构及其形成方法
技术领域
本公开总体涉及包含石墨的互连结构及其形成方法。
背景技术
互连结构在集成电路中用于互连诸如晶体管、二极管、电容器等之类器件，以形成功能电路。传统的互连结构可以包括镶嵌结构。镶嵌结构通常包括阻挡层和阻挡层上的铜区域，因此阻挡层形成在铜区域的相反侧。
随着互连结构的宽度的不断减小，阻挡层的厚度正成为互连结构的越来越大的部分。例如，当金属线的宽度小于10nm时，阻挡层/衬垫层的厚度仍然需要为大约
Figure BDA0003586831400000011
以用于阻挡层有效防止铜扩散通过。这意味着阻挡层使用了大约
Figure BDA0003586831400000012
因为阻挡层/衬垫层在铜区域的相反侧延伸。这留下小于
Figure BDA0003586831400000013
来形成铜区域。然而，当铜的尺寸小于10nm时，铜的电阻率会显著增加。因此金属线的电阻值可能无法满足互连结构的要求。
发明内容
根据本公开的一个方面，提供了一种制造互连结构的方法，包括：形成第一导电特征；在所述第一导电特征上方沉积石墨层；图案化所述石墨层以形成石墨导电特征；在所述石墨层上沉积电介质间隔层；在所述电介质间隔层上方沉积第一电介质层；平坦化所述第一电介质层；在所述第一电介质层上方形成第二电介质层；以及在所述第二电介质层中形成第二导电特征，其中所述第二导电特征在所述石墨导电特征上方并电连接到所述石墨导电特征。
根据本公开的另一方面，提供了一种互连结构，包括：第一导电特征；石墨导电特征，在所述第一导电特征上方并电耦合到所述第一导电特征；电介质间隔层，包括在所述石墨导电特征的侧壁上的侧壁部分；第一电介质层，环绕所述电介质间隔层的侧壁部分；蚀刻停止层，在所述第一电介质层和所述石墨导电特征上方；第二电介质层，在所述蚀刻停止层上方；以及第二导电特征，所述第二导电特征穿过所述第二电介质层，其中所述第二导电特征在所述石墨导电特征上方并电连接到所述石墨导电特征。
根据本公开的又一方面，提供了一种互连结构，包括：集成电路；双镶嵌结构，包括：金属线和过孔，其中所述双镶嵌结构包括阻挡层和在所述阻挡层上方的铜区域；石墨线，电耦合在所述过孔与所述集成电路之间；以及电介质间隔层，环绕所述石墨线。
附图说明
当结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开的各方面。要注意的是，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图12示出了根据一些实施例的包含石墨的互连结构的形成中的中间阶段的截面图。
图13示出了根据一些实施例的包含石墨的互连结构的一部分的顶视图。
图14-图16示出了根据一些实施例的包含石墨的互连结构的形成中的中间阶段的截面图。
图17、图18和图19示出了根据一些实施例的互连结构的截面图，其中每个互连结构分别包括鳍式场效应晶体管(FinFET)、纳米片晶体管、纳米线晶体管中的一层含石墨特征。
图20、图21和图22示出了根据一些实施例的互连结构的截面图，其中每个互连结构分别包括鳍式场效应晶体管(FinFET)、纳米片晶体管、纳米线晶体管中的两层含石墨特征。
图23示出了根据一些实施例的用于形成包含石墨的互连结构的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在随后的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意图涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所使用的空间相关描述符同样可被相应地解释。
提供了一种包含石墨导电特征的互连结构及其形成方法。根据本公开的一些实施例，沉积石墨层。石墨层被图案化以形成导电特征，例如导电线、导电过孔、导电插塞等。间隔层可以沉积在石墨导电特征上以防止发生剥离。通过使用石墨作为用于形成互连结构的导电材料，不需要扩散阻挡层。因此，可以减小所得导电特征的横向尺寸(例如宽度)。根据本公开实施例的包含石墨的互连结构由于其下方特征的材料而可被良好地适用于第一后段制程(BEOL)层。本文讨论的实施例将提供示例以使得能够制造或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元素。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
图1至图12示出了根据本公开的一些实施例的含石墨互连结构的形成中的中间阶段的截面图。相应的工艺也示意性地反映在图23所示的工艺流程中。
图1示出了封装组件20的截面图。根据本公开的一些实施例，封装组件20是包括有源器件和可能的无源器件(由图示的集成电路器件26表示)的器件晶圆。器件晶圆20可以在其中包括多个管芯22，其中示出了管芯22之一。根据本公开的替代实施例，封装组件20是中介层晶圆(interposer wafer)，其可以包括或可以不包括有源器件和/或无源器件。在随后的讨论中，器件晶圆被讨论为封装组件20的示例。本公开的实施例还可以应用于其他类型的封装组件，例如中介层晶圆、封装衬底、封装等。
根据本公开的一些实施例，晶圆20包括半导体衬底24和在半导体衬底24的顶表面处形成的特征。半导体衬底24可以由晶体硅、晶体锗、硅锗或III-V族化合物半导体(例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等)形成。半导体衬底24也可以是体半导体衬底或绝缘体上半导体(SOI)衬底。可以在半导体衬底24中形成浅沟槽隔离(STI)区域(未示出)以隔离半导体衬底24中的有源区域。虽然未示出，但是通孔可以(或可以不)形成为延伸到半导体衬底24中，其中通孔用于将晶圆20的相反侧的特征相互电耦合。
根据本公开的一些实施例，集成电路器件26形成在半导体衬底24的顶表面处。根据一些实施例，集成电路器件26可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器、二极管等。图1中未示出集成电路器件26的细节。图17至图22示出了根据一些实施例的一些示例晶体管的示意图，这些示例晶体管包括鳍式场效应晶体管(FinFET)、纳米片晶体管和纳米线晶体管等。根据替代实施例，晶圆20用于形成中介层，并且衬底24可以是半导体衬底或电介质衬底。
在集成电路器件26上方形成电介质层28。根据一些实施例，电介质层28是层间电介质(ILD)，其中形成接触插塞。相应的材料可以是或可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、掺杂氟的硅酸盐玻璃(FSG)等。根据替代实施例，电介质层28是金属间电介质(IMD)，其中形成金属线(可以包括过孔)。相应的电介质材料可以包括含碳的低k电介质材料、HSQ、MSQ等。可以使用旋涂、流动化学气相沉积(FCVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等形成电介质层28。
导电特征30形成在电介质层28中，并且用于将集成电路器件26电连接到上覆的金属线和过孔。相应的工艺在如图23所示的工艺流程200中被示出为工艺202。根据其中电介质层28是ILD的一些实施例，导电特征30是接触插塞，因此在下文中可以被称为接触插塞30。根据替代实施例，电介质层28可以是IMD，并且导电特征30可以是过孔、导电线等。根据另外的替代实施例，导电特征30是晶体管的栅极电极。
根据一些实施例，每个导电特征30包括阻挡30A和阻挡30A上的导电材料30B。阻挡30A可以由选自钛、钽、氮化钛、氮化钽、其合金和/或其多层的导电材料形成。导电材料可包括铜、钴、钨、钌等或其合金。根据替代实施例，导电特征30是无阻挡的，并且由均质材料形成，均质材料可以包括钴、钨、钌等或其合金。导电特征30的横向尺寸可以小于大约20nm，并且可以在大约6nm与大约15nm之间的范围内。
导电特征30的形成可以包括在电介质层28中形成接触开口，将(一种或多种)导电材料填充到接触开口中，以及执行平坦化工艺，例如化学机械抛光(CMP)工艺或机械研磨工艺，以使导电特征30的顶表面与电介质层28的顶表面齐平。
根据替代实施例，导电特征30由石墨形成，因此具有如图12和图16所示的石墨导电特征32A’的结构。导电特征30和相应的电介质层28的形成工艺可以与如图2至图9、或图2至图8和图14中所示的基本相同。相应的电介质层28因此可以包括电介质间隔层和蚀刻停止层，如将在随后的段落中讨论的。
参考图2，沉积石墨层32。相应的工艺在如图23所示的工艺流程200中被示出为工艺204。根据一些实施例，石墨层32的沉积通过等离子体增强化学气相沉积(PECVD)执行，然而也可以使用其他方法，例如CVD、ALD、热解等。前体可以包括含碳气体(例如CH4、C2H2等)、碳氢化物或其组合。也可以添加其他气体，例如H2、Ar等。在沉积工艺期间，晶圆20的温度可以在大约200℃与大约600℃之间的范围内。在沉积工艺中，含碳气体的流速可以在大约100sccm与大约500sccm之间的范围内。氢气(H2，如果使用的话)的流速可以在大约1000sccm与大约6000sccm之间的范围内。石墨层32的厚度T1可以在大约15nm与大约30nm之间的范围内。作为沉积工艺的结果，形成了多个石墨烯层，每个石墨烯层都是按六边形或蜂窝状晶格排列的碳原子层。多个石墨烯层共同形成石墨层32。
参考图3，硬掩模34沉积在石墨层32上。相应的工艺在如图23所示的工艺流程200中被示出为工艺206。根据一些实施例，硬掩模34包括氮化硅、氧化硅、氧氮化硅等、或其组合。接下来，蚀刻掩模36形成在硬掩模34上方，并且被图案化。相应的工艺在如图23所示的工艺流程200中被示出为工艺208。因此在蚀刻掩模36中形成开口38。根据一些实施例，蚀刻掩模36包括单个光致抗蚀剂层。根据替代实施例，蚀刻掩模36可以具有双层结构、三层结构等。
接下来，参考图4，执行蚀刻工艺40以图案化硬掩模34。相应的工艺在如图23所示的工艺流程200中被示出为工艺210。开口38因此延伸到硬掩模34中，并且石墨层32暴露。蚀刻工艺40是各向异性的。根据硬掩模36、蚀刻掩模34和石墨层32的材料选择蚀刻气体。例如，不使用蚀刻光致抗蚀剂和石墨的氧(O2)。当硬掩模34包括氮化硅时，蚀刻气体可以包括含氟气体，例如CF4、NF3、SF6、CHF3或其组合。也可以添加其他气体，例如N2、H2、Ar等。当硬掩模34包括氧化硅时，蚀刻气体可以包括NF3和NH3的混合物，或者HF和NH3的混合物。
接下来，参考图5，执行蚀刻工艺42以蚀刻石墨层32，使得形成多个石墨特征32’。相应的工艺在如图23所示的工艺流程200中被示出为工艺212。石墨特征32’可以包括用于电连接的石墨导电特征32A’、以及石墨密封环32B’。例如，石墨导电特征32A’可以通过导电特征30电连接到集成电路器件26。可以通过反应离子蚀刻(RIE)来执行蚀刻。石墨密封环32B’靠近器件管芯22的外围形成。例如，在用于将管芯22从晶圆20中切割出来的后续分离工艺之后，石墨密封环32B’可以包括四个部分，每个部分平行于并邻近于相应管芯22的相应邻近边缘。石墨密封环32B’的与相应管芯22的边缘邻近的部分被互连以形成完整的环。密封环具有防止诸如水分之类的有害物质从外部环境渗透进入管芯22的内部区域的功能。密封环32B’在最终结构中可以电接地或可以电浮置，例如，在器件管芯被分离之后，并且当器件管芯被通电时。石墨导电特征32A’可以是细长的导电线。替代地，石墨导电特征32A’可以形成导电垫、过孔、接触插塞等，其可以是细长的或非细长的。
蚀刻工艺42是各向异性的，其中等离子体从蚀刻气体中生成以蚀刻石墨层32。根据一些实施例，蚀刻气体具有消耗蚀刻掩模36并同时蚀刻石墨层32的功能。例如，蚀刻气体可以包括氧(O2)，其可灰化光致抗蚀剂并同时蚀刻石墨层32。也可以使用其他可蚀刻碳的气体，例如Ar、CO2等。在蚀刻工艺42期间，蚀刻掩模36可以被完全消耗，并且下面的硬掩模34开始用作蚀刻掩模。暴露的石墨层32被蚀刻，并且开口38延伸到下面的电介质层28。开口38将石墨层32的剩余部分分离为离散特征，例如导电特征32A’和石墨密封环32B’。根据替代实施例，首先去除蚀刻掩模36而不蚀刻石墨层32，然后使用硬掩模34作为蚀刻掩模以蚀刻石墨层32。在蚀刻石墨层32之后，去除硬掩模34。
图6示出了去除硬掩模34之后的结构。根据一些实施例，石墨导电特征32A’的间距P1可以小于大约25nm。石墨导电特征32A’的顶部宽度TCD-A可以小于大约15nm或小于大约12nm。顶部宽度TCD-A也可以在大约8nm与大约11nm之间的范围内。石墨导电特征32A’的底部宽度BCD-A大于相应的顶部宽度TCD-A，并且可以小于大约16nm或小于大约13nm。底部宽度BCD-A还可以在大约8.5nm与大约12nm之间的范围内。石墨密封环32B’的顶部宽度TCD-B可以小于大约200nm或小于大约180nm。顶部宽度TCD-B还可以在大约100nm与大约180nm之间的范围内。石墨密封环32B’的底部宽度BCD-B大于相应的顶部宽度TCD-B，并且可以小于大约200nm或小于大约180nm。底部宽度BCD-B还可以在大约100nm与大约180nm之间的范围内，其中底部宽度BCD-B略大于顶部宽度TCD-B，例如，差异(BCD-B-TCD-B)在大约0.5nm与大约2nm之间的范围内。
由于石墨层32中的石墨烯层会相互剥离，所以电介质间隔层44可以沉积在石墨导电特征32A’和石墨密封环32B’中的每一个上，并且环绕石墨导电特征32A’和石墨密封环32B’中的每一个，如图7所示。相应的工艺在如图23所示的工艺流程200中被示出为工艺214。电介质间隔层44可以是共形层，其可以使用共形沉积工艺(例如原子层沉积(ALD)、化学气相沉积(CVD)等)来沉积。电介质间隔层44的材料可以包括氮化硅、氧化硅、碳化硅、氮氧化硅、碳氧化硅等、其组合和/或其多层。电介质间隔层44的厚度T2被选择为不太薄也不太厚。如果电介质间隔层44太薄，则可能无法充分防止石墨烯层之间的剥离。相反，如果电介质间隔层44太厚，则相邻石墨导电特征32A’之间的间距可能必须不利地增加以容纳厚间隔层44。根据一些实施例，电介质间隔层44的厚度T2可以在大约
Figure BDA0003586831400000081
与大约
Figure BDA0003586831400000082
之间的范围内。
在以上讨论的工艺中，石墨导电特征32A’和石墨密封环32B’可能暴露于各种不利环境，例如在之前的蚀刻工艺中使用的化学品和等离子体，以及在电介质间隔层44的沉积中使用的等离子体。结果，石墨导电特征32A’和石墨密封环32B’的表面层32”可能在结构和成分上发生变化。例如，原始晶体表面层可能被转化为无定形碳层。此外，诸如氧、氟等之类的杂质可能被掺杂到表面层32”中。表面层32”还可能包括一些氧化物。另一方面，石墨导电特征32A’和石墨密封环32B’的内部部分没有改变。根据一些实施例，由于石墨中晶体结构的损失而形成无定形表面层，因此所得的无定形层主要是碳，例如，具有大于大约80％和大约95％的碳百分比。
根据一些实施例，表面层32”与电介质间隔层44形成界面层，而在其间形成了界面层(未示出)。界面层包括电介质间隔层44的材料并且可以进一步包括碳和氧，并且可以包括或可以不包括氟。取决于成分和结构，表面层32”可以是导电的或可以是电绝缘的。表面层32”也可以是导电的，但其电导率值低于内部晶体部分的电导率值。在随后的讨论中，表面层32”可以被认为是石墨层的转化部分，或者可以被认为是石墨层上的单独层。
作为比较，石墨导电特征32A’和石墨密封环32B’的内部部分具有晶体结构，并且没有杂质。例如，内部部分(例如相应石墨导电特征32A’和石墨密封环32B’的中心)中的杂质浓度可以等于0，或者替代地不等于0，但小于表面层32”中的杂质浓度的10％或1％。根据一些实施例，表面层32”的厚度T3可以在大约
Figure BDA0003586831400000091
与大约
Figure BDA0003586831400000092
之间的范围内。
根据替代实施例，未形成电介质间隔层44。因此，随后形成的电介质层48(图8)将与石墨导电特征32A’和石墨密封环32B’的顶表面和侧壁接触。根据一些实施例，表面层32”与电介质层48形成界面层，而在其间形成了界面层。界面层相应地包括电介质层48的材料、碳和氧，并且可以包括或可以不包括氟。
根据一些实施例，未去除无定形的表面层32”，如图8所示。根据替代实施例，通过等离子体处理去除无定形的表面层32”，其中氢(H2)可用于该工艺中。结果，石墨导电特征32A’和石墨密封环32B’的晶体内部部分与电介质间隔层44接触，或者与电介质层48(图8)接触(如果没有形成电介质间隔层44)。
参考图8，电介质层48沉积在电介质间隔层44上方。相应的工艺在如图23所示的工艺流程200中被示出为工艺216。根据一些实施例，电介质层48也是ILD层。因此，电介质层48可以包括PSG、BSG、BPSG、FSG、氧化硅等。可以使用旋涂、流动化学气相沉积(FCVD)、PECVD、低压化学气相沉积(LPCVD)等形成电介质层48。
根据替代实施例，电介质层48是用于形成金属线和/或过孔的IMD层。根据本公开的一些实施例，电介质层48由具有低于3.8的介电常数(k值)的低k电介质材料形成、或包括具有低于3.8的介电常数(k值)的低k电介质材料，并且介电常数也可以低于大约3.0，例如在大约2.5与3.0之间。电介质层48可以包括含碳的低k电介质材料、HSQ、MSQ等。根据一些实施例，电介质层48的形成包括沉积含致孔剂的电介质材料，然后执行固化工艺以驱除致孔剂，因此剩余的电介质层48是多孔的。
参考图9，执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺。相应的工艺在如图23所示的工艺流程200中被示出为工艺218。可以使用电介质间隔层44作为抛光停止层来执行平坦化工艺。因此，露出电介质间隔层44的水平部分的顶表面，并且电介质间隔层44的顶表面与电介质层48的顶表面共面。
图10示出了蚀刻停止层50的沉积。相应的工艺在如图23所示的工艺流程200中被示出为工艺220。根据一些实施例，蚀刻停止层50由选自SiN、SiC、SiON、SiOC、SiCN或其组合的材料形成。蚀刻停止层50也可以包括金属氧化物、金属氮化物等。蚀刻停止层50可以是由均质材料形成的单层，或者可以是包括多个电介质子层的复合层。根据本公开的一些实施例，蚀刻停止层50包括氮化铝层、氮化铝层上方的SiOC层和SiOC层上方的氧化铝层。
进一步参考图10，沉积电介质层52。相应的工艺在如图23所示的工艺流程200中被示出为工艺222。根据一些实施例，电介质层52可以是ILD层或IMD层，因此可以由以下项形成或包括以下项：氧化硅、PSG、BSG、BPSG、FSG、含碳的低k电介质材料、HSQ、MSQ等。根据本公开的一些实施例，电介质层52可以由具有低于3.8的介电常数的低k电介质材料形成、或包括具有低于3.8的介电常数的低k电介质材料，并且介电常数可以低于大约3.0。电介质层52也可以是多孔的。
参考图11，在电介质层52中形成沟槽56和过孔开口54。相应的工艺在如图23所示的工艺流程200中被示出为工艺224。根据本公开的一些实施例，金属硬掩模(未示出)被形成并被图案化以界定沟槽56的图案。执行光刻工艺以蚀刻电介质层52以形成过孔开口54。过孔开口从电介质层52的顶表面延伸到在电介质层52的顶表面和底表面之间的中间水平。然后使用金属硬掩模作为蚀刻掩模执行各向异性蚀刻工艺以蚀刻电介质层52并形成沟槽56。在形成沟槽56的同时，过孔开口向下延伸，因此形成过孔开口54。可以使用时间模式来执行用于形成沟槽56的蚀刻。根据替代实施例，过孔开口54和沟槽56在单独的光刻工艺中形成。例如，在第一光刻工艺中，形成向下延伸而到达蚀刻停止层50的过孔开口54。在第二光刻工艺中，形成沟槽56。
接下来，蚀刻蚀刻停止层50。可以通过干法蚀刻工艺或湿法蚀刻工艺来执行蚀刻。接下来，蚀刻穿过电介质间隔层44，暴露下面的表面层32”或石墨导电特征32A’和石墨密封环32B’。根据一些实施例，当表面层32”为导电的时，过孔开口54停止在表面层32”的顶表面上。根据替代实施例(当表面层32”是导电的或电绝缘的时)，过孔开口54可以穿过表面层32”，使得石墨导电特征32A’和石墨密封环32B’的内部部分被暴露，这些内部部分是晶体石墨烯层。
参考图12，沉积阻挡层58。根据一些实施例，阻挡层58由钛、氮化钛、钽、氮化钽等形成或包括钛、氮化钛、钽、氮化钽等。阻挡层58可以形成为共形层，其可以使用CVD、ALD、PVD等形成。在形成阻挡层58之后，形成金属种子层(未示出)。金属种子层可以由铜形成或包括铜，并且可以例如使用PVD形成。
图12进一步示出了导电材料60的沉积。根据一些实施例，导电材料60包括铜或铜合金、钴、钨、铝等、或其合金。沉积工艺可以包括电化学镀(ECP)、无电镀、CVD等。导电材料60完全填充过孔开口54和沟槽56。接下来，执行平坦化工艺，例如CMP工艺或机械研磨工艺，以去除导电材料60和阻挡层58的多余部分。平坦化工艺可以停止在电介质层52的顶表面上。导电材料60和阻挡层58的剩余部分形成过孔62和金属线64。相应的工艺在如图23所示的工艺流程200中被出示为工艺226。金属线64包括金属线64A和密封环64B。过孔62包括金属过孔62A和密封环62B。过孔62、金属线64、石墨导电特征32A’和导电特征30形成互连结构66的部分。
在如图11和图12所示的示例实施例中，形成双镶嵌结构。根据替代实施例，可以执行单镶嵌工艺，并且金属过孔、金属线或金属接触插塞形成在石墨导电特征32A’和石墨密封环32B’上方，并与石墨导电特征32A’和石墨密封环32B’接触。根据这些实施例，石墨导电特征32A’的顶部宽度可以大于相应的上覆单镶嵌结构的底部宽度。根据另外的替代实施例，石墨可以用于在石墨导电特征32A’和石墨密封环32B’上方形成更多的导电特征，并且这些更多的导电特征与石墨导电特征32A’和石墨密封环32B’接触。材料和形成工艺可以与上面提供的基本相同。
在随后的工艺中，在金属线64上方形成更多的导电特征以为互连结构66形成更多的层。由于上导电层可以具有比下层更大的间距和宽度，因此可以使用石墨形成互连结构的下层，而互连结构的上层可以使用镶嵌工艺形成。可以有分隔层，例如层M0、M1或M2，并且该分隔层上方且包括该分隔层的层不含石墨，且所有含石墨的层均位于该分隔层下方。当为互连结构66形成更多的层时，密封环也形成在下面的密封环64B、62B上方并与下面的密封环64B、62B电连接，并且连接到包括石墨密封环32B’、和电介质间隔层44的周围部分的密封环。
图13示出了根据一些实施例的石墨导电特征32A’(或石墨密封环32B’)和相应表面层32”的一部分的顶视图。过孔62可以穿过表面层32”。此外，表面层32”可以形成环绕相应石墨导电特征32A’和石墨密封环32B’的内部部分的环。
图14至图16示出了根据本公开的替代实施例的含石墨互连结构的形成中的中间阶段的截面图。这些实施例类似于图1至图12中所示的实施例，不同的是在电介质层48的平坦化中，还去除了电介质间隔层44的顶表面部分。除非另有说明，这些实施例中的组件的材料和形成工艺与图1至图12中所示的前述实施例中的以相同附图标记表示的相同组件基本相同。因此，与图14至图16中所示的组件的形成工艺和材料有关的细节可以在前述实施例的讨论中找到。
这些实施例的初始工艺与图1至图8中所示的基本相同，其中形成电介质间隔层44以覆盖石墨导电特征32A’和石墨密封环32B’的侧壁和顶表面。表面层32”可未去除，或者可以使用等离子体处理去除。还沉积电介质层48。接下来，如图14所示，执行平坦化工艺。执行平坦化工艺直到去除石墨导电特征32A’和石墨密封环32B’顶部上的电介质间隔层44的水平部分。根据一些实施例，石墨导电特征32A’和石墨密封环32B’顶部上的表面层32”的水平部分也被去除。因此，内部晶体石墨部分的顶表面被暴露。根据替代实施例，石墨导电特征32A’和石墨密封环32B’顶部上的表面层32”的水平部分在平坦化工艺之后保留。
图15示出了蚀刻停止层50和电介质层52的沉积。蚀刻停止层50可以与石墨导电特征32A’和石墨密封环32B’顶部的表面层32”的水平部分接触。替代地，如果表面层32”的水平部分已在平坦化工艺中被去除，则蚀刻停止层50可以与内部晶体部分的顶表面接触。
图16示出了过孔62和金属线64的形成。根据其中表面层32”具有水平部分的一些实施例，过孔62可以落在表面层32”的顶表面上，或者替代地，穿过表面层32”的水平部分。根据其中表面层32”不具有水平部分或不存在表面层32”的一些实施例，过孔62直接落在石墨导电特征32A’和石墨密封环32B’的内部晶体部分的顶表面上。
图17至图19示出了石墨导电特征32A’在各种类型的晶体管中的使用。尽管未示出，但石墨密封环32B’也可以形成在这些结构中。这些图是示意性的，并且示出了形成晶体管的沟道和栅极堆叠的部分，而未示出一些其他部分。此外，示出了互连结构的若干层。
图17示出了连接到FinFET 70的互连结构，FinFET 70包括半导体鳍72和在半导体鳍72的顶表面和侧壁上的栅极堆叠74。根据一些实施例，石墨导电特征32A’在栅极堆叠74上方并且与栅极堆叠74直接接触。根据替代实施例，石墨导电特征32A’可以在接触插塞、过孔、金属线等上方并与接触插塞、过孔、金属线等接触。图18示出了纳米片晶体管70’，其包括纳米片82和环绕纳米片82的栅极堆叠84。图19示出了纳米线晶体管70”，其包括纳米线82’和环绕纳米线82’的栅极堆叠84’。栅极堆叠74(图17)、84(图18)和84’(图19)可以包括高k栅极电介质。在图18和图19中，石墨导电特征32A’也可以分别位于相应的栅极堆叠84和84’上方并与相应的栅极堆叠84和84’直接接触，或者可以位于栅极堆叠、过孔、金属线等上方并与栅极堆叠、过孔、金属线等接触。
图20、图21和图22示出了石墨导电特征32A’在各种类型的晶体管中的使用。这些实施例分别类似于图17、图18和图19中所示的实施例，不同的是示出了两层石墨导电特征32A’而不是示出了一层石墨导电特征32A’。其余特征与图17、图18和图19中所示的基本相同，并且不再赘述。当互连结构的上层没有足够的宽度来允许阻挡层时，可以使用这些实施例，并且因此使用石墨来形成其中的导电特征。
如图17至图22所示，接触插塞、金属线、过孔等的下层可以使用石墨，使得相应导电特征的宽度可以较小。由于上层金属层可具有比相应的下层更大的宽度和更大的间距，因此从互连结构的某些层开始向上，可以使用金属线(例如，包括阻挡层和铜)，并且在上层可以不存在任何石墨特征。
本公开的实施例具有一些有利特征。当相应的宽度小于10nm时，诸如铜和铝之类的传统导电材料的电阻率可能会显著增加。然而，石墨不受这种效应的影响。因此，使用石墨来形成窄的导电特征。此外，石墨不需要扩散阻挡层。集成电路的缩放因此可以推进到更小的尺寸。
根据本公开的一些实施例，一种方法包括：形成第一导电特征；在第一导电特征上方沉积石墨层；图案化石墨层以形成石墨导电特征；在石墨层上沉积电介质间隔层；在电介质间隔层上方沉积第一电介质层；平坦化第一电介质层；在第一电介质层上方形成第二电介质层；以及在第二电介质层中形成第二导电特征，其中第二导电特征在石墨导电特征上方并电连接到石墨导电特征。在一个实施例中，平坦化第一电介质层停止在电介质间隔层的水平部分的顶表面上，其中水平部分与石墨导电特征重叠，并且其中第二导电特征穿过电介质间隔层的水平部分。在一个实施例中，在平坦化中，电介质间隔层的水平部分被去除，并且其中水平部分与石墨导电特征重叠。在一个实施例中，在形成电介质间隔层之后，石墨导电特征的表面部分已经转化为无定形层，并且电介质间隔层是沉积在无定形层上的。在一个实施例中，平坦化第一电介质层停止在无定形层的水平部分的顶表面上，其中水平部分与石墨导电特征重叠。在一个实施例中，在平坦化中，无定形层的水平部分被去除，其中水平部分与石墨导电特征重叠。在一个实施例中，图案化石墨层进一步形成石墨密封环。在一个实施例中，该方法还包括在第二电介质层中形成导电环，其中导电环在石墨密封环上方并电连接到石墨密封环。在一个实施例中，使用等离子体增强化学气相沉积来执行沉积石墨层。在一个实施例中，使用镶嵌工艺形成第二导电特征，并且第二导电特征包括铜。在一个实施例中，该方法还包括在第一电介质层和石墨导电特征上方沉积蚀刻停止层，其中在蚀刻停止层上方沉积第二电介质层。
根据本公开的一些实施例，一种结构包括：第一导电特征；石墨导电特征，在第一导电特征上方并电耦合到第一导电特征；电介质间隔层，包括在石墨导电特征的侧壁上的侧壁部分；第一电介质层，环绕电介质间隔层的侧壁部分；蚀刻停止层，在第一电介质层和石墨导电特征上方；第二电介质层，在蚀刻停止层上方；以及第二导电特征，该第二导电特征穿过第二电介质层，其中第二导电特征在石墨导电特征上方并电连接到石墨导电特征。在一个实施例中，石墨导电特征具有小于大约12nm的横向尺寸。在一个实施例中，电介质间隔层还包括与石墨导电特征重叠的水平部分，并且其中第二导电特征还穿过电介质间隔层的水平部分。在一个实施例中，该结构还包括在石墨导电特征上方并与石墨导电特征接触的无定形碳层，其中第二导电特征在无定形碳层的顶表面上方并与无定形碳层的顶表面接触。在一个实施例中，该结构还包括无定形碳层，其中第二导电特征穿过无定形碳层以接触石墨导电特征的晶体内部部分。在一个实施例中，无定形碳层还包含氟。
根据本公开的一些实施例，一种结构包括：集成电路；双镶嵌结构，包括金属线和过孔，其中双镶嵌结构包括阻挡层和在阻挡层上方的铜区域；石墨线，电耦合在过孔与集成电路之间；以及电介质间隔层，环绕石墨线。在一个实施例中，石墨线具有顶部宽度和大于顶部宽度的底部宽度。在一个实施例中，该结构还包括在石墨线上方并与石墨线接触的无定形碳层。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种制造互连结构的方法，包括：形成第一导电特征；在所述第一导电特征上方沉积石墨层；图案化所述石墨层以形成石墨导电特征；在所述石墨层上沉积电介质间隔层；在所述电介质间隔层上方沉积第一电介质层；平坦化所述第一电介质层；在所述第一电介质层上方形成第二电介质层；以及在所述第二电介质层中形成第二导电特征，其中所述第二导电特征在所述石墨导电特征上方并电连接到所述石墨导电特征。
示例2.根据示例1所述的方法，其中平坦化所述第一电介质层停止在所述电介质间隔层的水平部分的顶表面上，其中所述水平部分与所述石墨导电特征重叠，并且其中所述第二导电特征穿过所述电介质间隔层的所述水平部分。
示例3.根据示例1所述的方法，其中在所述平坦化中，所述电介质间隔层的水平部分被去除，并且其中所述水平部分与所述石墨导电特征重叠。
示例4.根据示例1所述的方法，其中在形成所述电介质间隔层之后，所述石墨导电特征的表面部分已经转化为无定形层，并且所述电介质间隔层是沉积在所述无定形层上的。
示例5.根据示例4所述的方法，其中平坦化所述第一电介质层停止在所述无定形层的水平部分的顶表面上，其中所述水平部分与所述石墨导电特征重叠。
示例6.根据示例4所述的方法，其中在所述平坦化中，所述无定形层的水平部分被去除，其中所述水平部分与所述石墨导电特征重叠。
示例7.根据示例1所述的方法，其中图案化所述石墨层还形成石墨密封环。
示例8.根据示例7所述的方法，还包括在所述第二电介质层中形成导电环，其中所述导电环在所述石墨密封环上方并电连接到所述石墨密封环。
示例9.根据示例1所述的方法，其中沉积所述石墨层是使用等离子体增强化学气相沉积来执行的。
示例10.根据示例1所述的方法，其中所述第二导电特征是使用镶嵌工艺形成的，并且所述第二导电特征包括铜。
示例11.根据示例1所述的方法，还包括在所述第一电介质层和所述石墨导电特征上方沉积蚀刻停止层，其中所述第二电介质层沉积在所述蚀刻停止层上方。
示例12.一种互连结构，包括：第一导电特征；石墨导电特征，在所述第一导电特征上方并电耦合到所述第一导电特征；电介质间隔层，包括在所述石墨导电特征的侧壁上的侧壁部分；第一电介质层，环绕所述电介质间隔层的侧壁部分；蚀刻停止层，在所述第一电介质层和所述石墨导电特征上方；第二电介质层，在所述蚀刻停止层上方；以及第二导电特征，所述第二导电特征穿过所述第二电介质层，其中所述第二导电特征在所述石墨导电特征上方并电连接到所述石墨导电特征。
示例13.根据示例12所述的结构，其中所述石墨导电特征具有小于12nm的横向尺寸。
示例14.根据示例12所述的结构，其中所述电介质间隔层还包括与所述石墨导电特征重叠的水平部分，并且其中所述第二导电特征还穿过所述电介质间隔层的所述水平部分。
示例15.根据示例12所述的结构，还包括在所述石墨导电特征上方并与所述石墨导电特征接触的无定形碳层，其中所述第二导电特征在所述无定形碳层的顶表面上方并与所述无定形碳层的顶表面接触。
示例16.根据示例12所述的结构，还包括无定形碳层，其中所述第二导电特征穿过所述无定形碳层以接触所述石墨导电特征的晶体内部部分。
示例17.根据示例16所述的结构，其中所述无定形碳层还包括氟。
示例18.一种互连结构，包括：集成电路；双镶嵌结构，包括：金属线和过孔，其中所述双镶嵌结构包括阻挡层和在所述阻挡层上方的铜区域；石墨线，电耦合在所述过孔与所述集成电路之间；以及电介质间隔层，环绕所述石墨线。
示例19.根据示例18所述的结构，其中所述石墨线具有顶部宽度和大于所述顶部宽度的底部宽度。
示例20.根据示例18所述的结构，还包括在所述石墨线上方并与所述石墨线接触的无定形碳层。

Claims (10)

1.一种制造互连结构的方法，包括：
形成第一导电特征；
在所述第一导电特征上方沉积石墨层；
图案化所述石墨层以形成石墨导电特征；
在所述石墨层上沉积电介质间隔层；
在所述电介质间隔层上方沉积第一电介质层；
平坦化所述第一电介质层；
在所述第一电介质层上方形成第二电介质层；以及
在所述第二电介质层中形成第二导电特征，其中所述第二导电特征在所述石墨导电特征上方并电连接到所述石墨导电特征。
2.根据权利要求1所述的方法，其中平坦化所述第一电介质层停止在所述电介质间隔层的水平部分的顶表面上，其中所述水平部分与所述石墨导电特征重叠，并且其中所述第二导电特征穿过所述电介质间隔层的所述水平部分。
3.根据权利要求1所述的方法，其中在所述平坦化中，所述电介质间隔层的水平部分被去除，并且其中所述水平部分与所述石墨导电特征重叠。
4.根据权利要求1所述的方法，其中在形成所述电介质间隔层之后，所述石墨导电特征的表面部分已经转化为无定形层，并且所述电介质间隔层是沉积在所述无定形层上的。
5.根据权利要求4所述的方法，其中平坦化所述第一电介质层停止在所述无定形层的水平部分的顶表面上，其中所述水平部分与所述石墨导电特征重叠。
6.根据权利要求4所述的方法，其中在所述平坦化中，所述无定形层的水平部分被去除，其中所述水平部分与所述石墨导电特征重叠。
7.根据权利要求1所述的方法，其中图案化所述石墨层还形成石墨密封环。
8.根据权利要求7所述的方法，还包括在所述第二电介质层中形成导电环，其中所述导电环在所述石墨密封环上方并电连接到所述石墨密封环。
9.一种互连结构，包括：
第一导电特征；
石墨导电特征，在所述第一导电特征上方并电耦合到所述第一导电特征；
电介质间隔层，包括在所述石墨导电特征的侧壁上的侧壁部分；
第一电介质层，环绕所述电介质间隔层的侧壁部分；
蚀刻停止层，在所述第一电介质层和所述石墨导电特征上方；
第二电介质层，在所述蚀刻停止层上方；以及
第二导电特征，所述第二导电特征穿过所述第二电介质层，其中所述第二导电特征在所述石墨导电特征上方并电连接到所述石墨导电特征。
10.一种互连结构，包括：
集成电路；
双镶嵌结构，包括：
金属线和过孔，其中所述双镶嵌结构包括阻挡层和在所述阻挡层上方的铜区域；
石墨线，电耦合在所述过孔与所述集成电路之间；以及
电介质间隔层，环绕所述石墨线。
CN202210365589.XA 2021-05-13 2022-04-08 包含石墨的互连结构及其形成方法 Pending CN115116942A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163188187P 2021-05-13 2021-05-13
US63/188,187 2021-05-13
US17/382,001 US12334397B2 (en) 2021-05-13 2021-07-21 Interconnect structure including graphite and method forming same
US17/382,001 2021-07-21

Publications (1)

Publication Number Publication Date
CN115116942A true CN115116942A (zh) 2022-09-27

Family

ID=83324696

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210365589.XA Pending CN115116942A (zh) 2021-05-13 2022-04-08 包含石墨的互连结构及其形成方法

Country Status (5)

Country Link
US (2) US12334397B2 (zh)
KR (1) KR102872752B1 (zh)
CN (1) CN115116942A (zh)
DE (1) DE102021119215A1 (zh)
TW (1) TWI802008B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039286A (ko) * 1995-04-11 1996-11-25 김주용 비아홀 형성 방법
CN104885210A (zh) * 2012-12-17 2015-09-02 国际商业机器公司 石墨烯和金属互连
CN105374772A (zh) * 2014-08-26 2016-03-02 台湾积体电路制造股份有限公司 双镶嵌结构的结构和形成方法
CN106796983A (zh) * 2014-09-25 2017-05-31 高通股份有限公司 具有低k金属间电介质以供减小寄生电容的mram集成
CN107680932A (zh) * 2016-08-01 2018-02-09 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US20180138076A1 (en) * 2016-11-17 2018-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure including air gap
US20180166333A1 (en) * 2016-12-14 2018-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnect structure having a graphene barrier layer
US20200083093A1 (en) * 2018-09-11 2020-03-12 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
US20200161298A1 (en) * 2017-07-01 2020-05-21 Intel Corporation Metallization structures under a semiconductor device layer

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2205767C (en) * 1996-05-23 2001-04-03 Sharp Kabushiki Kaisha Nonaqueous secondary battery and a method of manufacturing a negative electrode active material
US7018917B2 (en) * 2003-11-20 2006-03-28 Asm International N.V. Multilayer metallization
KR100563487B1 (ko) 2003-12-31 2006-03-27 동부아남반도체 주식회사 반도체 소자의 금속배선 형성방법
US7371634B2 (en) * 2005-01-31 2008-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous carbon contact film for contact hole etch process
US7772702B2 (en) * 2006-09-21 2010-08-10 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
JP5572944B2 (ja) 2008-12-18 2014-08-20 富士通株式会社 配線構造体の製造方法及び配線構造体
US8598593B2 (en) * 2011-07-15 2013-12-03 Infineon Technologies Ag Chip comprising an integrated circuit, fabrication method and method for locally rendering a carbonic layer conductive
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US9397023B2 (en) * 2014-09-28 2016-07-19 Texas Instruments Incorporated Integration of heat spreader for beol thermal management
JP6542144B2 (ja) 2016-03-14 2019-07-10 株式会社東芝 半導体装置およびその製造方法
US9553019B1 (en) * 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
WO2018063272A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Graphene nanoribbon interconnects and interconnect liners
US10164018B1 (en) * 2017-05-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnect structure having graphene-capped metal interconnects
CN114514638B (zh) * 2019-10-04 2025-02-18 株式会社Lg新能源 球化后的碳质负极活性材料、其制造方法以及包含其的负极和锂二次电池
CN112151503B (zh) * 2020-08-17 2022-10-25 复旦大学 一种石墨烯/铜复合互连结构及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039286A (ko) * 1995-04-11 1996-11-25 김주용 비아홀 형성 방법
CN104885210A (zh) * 2012-12-17 2015-09-02 国际商业机器公司 石墨烯和金属互连
CN105374772A (zh) * 2014-08-26 2016-03-02 台湾积体电路制造股份有限公司 双镶嵌结构的结构和形成方法
CN106796983A (zh) * 2014-09-25 2017-05-31 高通股份有限公司 具有低k金属间电介质以供减小寄生电容的mram集成
CN107680932A (zh) * 2016-08-01 2018-02-09 中芯国际集成电路制造(上海)有限公司 互连结构及其制造方法
US20180138076A1 (en) * 2016-11-17 2018-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure including air gap
US20180166333A1 (en) * 2016-12-14 2018-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor interconnect structure having a graphene barrier layer
US20200161298A1 (en) * 2017-07-01 2020-05-21 Intel Corporation Metallization structures under a semiconductor device layer
US20200083093A1 (en) * 2018-09-11 2020-03-12 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same

Also Published As

Publication number Publication date
DE102021119215A1 (de) 2022-11-17
TW202245086A (zh) 2022-11-16
TWI802008B (zh) 2023-05-11
KR20220154604A (ko) 2022-11-22
US20220367266A1 (en) 2022-11-17
KR102872752B1 (ko) 2025-10-16
US20240379430A1 (en) 2024-11-14
US12334397B2 (en) 2025-06-17

Similar Documents

Publication Publication Date Title
JP5730471B2 (ja) パターン形成キャップを用いるエアギャップ形成と一体化
US11183422B2 (en) Semiconductor structure and method for manufacturing the same
US10269567B2 (en) Multi-layer mask and method of forming same
TWI882118B (zh) 半導體結構、積體晶片、以及半導體結構、半導體裝置與積體晶片形成方法
CN115241123A (zh) 半导体器件及其形成方法
US20250329578A1 (en) Method for reducing line end spacing and semicondcutor devices manufactured thereof
US20240387380A1 (en) Redistribution layer features
US12183577B2 (en) Metal hard masks for reducing line bending
US20240355633A1 (en) Processes for reducing line-end spacing
KR102872752B1 (ko) 그래파이트를 포함하는 인터커넥트 구조체 및 그 형성 방법
US12266703B2 (en) Dielectric structures for semiconductor device structures
US12125790B2 (en) Airgap isolation for back-end-of-the-line semiconductor interconnect structure with top via
US12068196B2 (en) Forming gate line-end of semiconductor structures with improved metal gate height
CN114068402B (zh) 用于减少线弯曲的金属硬掩模
KR102717437B1 (ko) 반도체 구조 및 그 형성 방법
CN121011564A (zh) 互连结构和形成半导体结构的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination