CN114667555B - 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备 - Google Patents

Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路和显示设备。移位寄存器单元包括：控制电路(10)，连接至输入信号端(IN)、时钟信号端(CLK)和输出控制端(GP)，被配置为基于输入信号端(IN)和时钟信号端(CLK)的信号向输出控制端(GP)提供输出控制信号；以及输出电路(20)，连接至输出控制端(GP)、输出信号端(GO)和阈值电压控制端(DG)，被配置为在输出控制端(GP)的电位的控制下向输出信号端(GP)提供输出信号，并在阈值电压控制端(DG)的信号的控制下对输出电路(20)中多个晶体管中的至少一个晶体管的阈值电压进行调整。

Description

移位寄存器单元及其驱动方法、栅极驱动电路和显示设备

技术领域

本公开涉及显示技术领域，具体涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示设备。

背景技术

在显示设备中，控制像素亮度的电压会由于漏电而随时间变化，为了使保持像素亮度波动在合理的范围内，即使对于静态画面，也需要栅极驱动电路以一定的频率扫描像素以便刷新提供给像素的显示数据(电压)，这会导致较高的功耗。通常，通过降低刷新频率的方式来达到降低功耗的目的。传统的栅极驱动电路在正常刷新频率(例如30Hz以上)可以正常工作，但在超低刷新频率(如1Hz)下输出的扫描信号中会产生较大噪声，影响像素显示。

发明内容

根据本公开的一方面，提供了一种移位寄存器单元，包括：

控制电路，连接至输入信号端、时钟信号端和输出控制端，被配置为基于所述输入信号端和所述时钟信号端的信号向所述输出控制端提供输出控制信号；以及

输出电路，连接至所述输出控制端、输出信号端和阈值电压控制端，被配置为在所述输出控制端的电位的控制下向所述输出信号端提供输出信号，并在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整。

在一些实施例中，所述输出电路包括：

充电子电路，连接至电源信号端、所述输出控制端和所述输出信号端，被配置为在所述输出控制端的电位的控制下将所述电源信号端的电位提供至所述输出信号端；

放电子电路，连接至放电控制节点、参考信号端和所述输出信号端，被配置为在所述放电控制节点的电位的控制下将所述参考信号端的电位提供至所述输出信号端；以及

控制子电路，连接至所述输出控制端和所述放电控制节点，被配置为基于所述输出控制端的电位来控制所述放电控制节点的电位，

其中所述充电子电路、所述放电子电路和所述控制子电路中的至少一个还连接所述阈值电压控制端并且还配置为在所述阈值电压控制端的信号的控制下调整自身包含的至少一个晶体管的阈值电压。

在一些实施例中，所述充电子电路包括第一晶体管，所述第一晶体管的栅极连接至所述输出控制端，所述第一晶体管的第一极连接至所述电源信号端，所述第一晶体管的第二极连接至所述输出信号端。

在一些实施例中，所述阈值电压控制端包括第一阈值电压控制端，所述第一晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第一晶体管的第一栅极连接至所述输出控制端，所述第一晶体管的第二栅极连接至所述第一阈值电压控制端。

在一些实施例中，所述放电子电路包括：

第二晶体管，所述第二晶体管的栅极连接至所述放电控制节点，所述第二晶体管的第一极连接至所述参考信号端，所述第二晶体管的第二极连接至所述输出信号端；以及

第一电容，所述第一电容的第一端连接至所述放电控制节点，所述第一电容的第二端连接至所述输出信号端。

在一些实施例中，所述阈值电压控制端包括第二阈值电压控制端，所述第二晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第二晶体管的第一栅极连接至所述放电控制节点，所述第二晶体管的第二栅极连接至所述第二阈值电压控制端。

在一些实施例中，所述阈值电压控制端包括第一阈值电压控制端和第二阈值电压控制端，所述第一晶体管和所述第二晶体管均为具有第一栅极和第二栅极的双栅晶体管，其中，

所述第一晶体管的第一栅极连接至所述输出控制端，所述第一晶体管的第二栅极连接至所述第一阈值电压控制端；

所述第二晶体管的第一栅极连接至所述放电控制节点，所述第二晶体管的第二栅极连接至所述第二阈值电压控制端。

在一些实施例中，所述控制子电路包括：

第三晶体管，所述第三晶体管的栅极连接至所述输出控制端，所述第三晶体管的第一极连接至所述电源信号端，所述第三晶体管的第二极连接至所述放电控制节点；

第四晶体管，所述第四晶体管的栅极连接至第一时钟信号端，所述第四晶体管的第一极连接至参考信号端，所述第四晶体管的第二极连接至所述放电控制节点；以及

第二电容，所述第二电容的第一端连接至第二时钟信号端，所述第二电容的第二端连接至所述放电控制节点。

在一些实施例中，所述阈值电压控制端包括第一阈值电压控制端，所述第三晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第三晶体管的第一栅极连接至所述输出控制端，所述第三晶体管的第二栅极连接至所述第一阈值电压控制端。

在一些实施例中，所述阈值电压控制端包括第二阈值电压控制端，所述第四晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第四晶体管的第一栅极连接至所述第一时钟信号端，所述第四晶体管的第二栅极连接至所述第二阈值电压控制端。

在一些实施例中，所述阈值电压控制端包括第一阈值电压控制端和第二阈值电压控制端，所述第三晶体管和所述第四晶体管均为具有第一栅极和第二栅极的双栅晶体管，其中，

所述第三晶体管的第一栅极连接至所述输出控制端，所述第三晶体管的第二栅极连接至所述第一阈值电压控制端；

所述第四晶体管的第一栅极连接至所述第一时钟信号端，所述第四晶体管的第二栅极连接至所述第二阈值电压控制端。

在一些实施例中，所述控制电路包括：

输入子电路，连接至输入信号端、参考信号端、第三时钟信号端、第一控制节点和第二控制节点，被配置为在第三时钟信号端的信号的控制下，将所述输入信号端的电位提供至第一控制节点，将所述参考信号端的电位提供至所述第二控制节点；

输出子电路，连接至所述第一控制节点、所述第二控制节点、所述输出控制端、第四时钟信号端和电源信号端，被配置为在所述第一控制节点的电位的控制下，将所述第四时钟信号端的电位提供至所述输出控制端，以及在所述第二控制节点的控制下，将所述电源信号端的电位提供至所述输出控制端；以及

调整子电路，连接至第三时钟信号端、第四时钟信号端、电源信号端、所述第一控制节点和所述第二控制节点，被配置为在所述第一控制节点的电位的控制下将所述第三时钟信号端的电位提供至所述第二控制节点，以及在所述第四时钟信号端和所述第二控制节点的电位的控制下将所述电源信号端的电位提供至所述第一控制节点。

在一些实施例中，所述输入子电路包括：

第五晶体管，所述第五晶体管的栅极连接至所述第三时钟信号端，所述第五晶体管的第一极连接至所述输入信号端，所述第五晶体管的第二极连接至所述第一控制节点；以及

第六晶体管，所述第六晶体管的栅极连接至所述第三时钟信号端，所述第六晶体管的第一极连接至所述参考信号端，所述第六晶体管的第二极连接至所述第二控制节点。

在一些实施例中，所述输出子电路包括：

第七晶体管，所述第七晶体管的栅极连接至所述参考信号端，所述第七晶体管的第一极连接至所述第一控制节点；

第八晶体管，所述第八晶体管的栅极连接至所述第七晶体管的第二极，所述第八晶体管的第一极连接至所述第四时钟信号端，所述第八晶体管的第二极连接至所述输出控制端；

第九晶体管，所述第九晶体管的栅极连接至所述第二控制节点，所述第九晶体管的第一极连接至所述电源信号端，所述第九晶体管的第二极连接至所述输出控制端；

第三电容，所述第三电容的第一端连接至所述第八晶体管的栅极，所述第三电容的第二端连接至所述第八晶体管的第二极；以及

第四电容，所述第四电容的第一端连接至所述第九晶体管的栅极，所述第四电容的第二端连接至所述第九晶体管的第一极。

在一些实施例中，所述调整子电路包括：

第十晶体管，所述第十晶体管的栅极连接至所述第一控制节点，所述第十晶体管的第一极连接至所述第三时钟信号端，所述第十晶体管的第二极连接至所述第二控制节点；

第十一晶体管，所述第十一晶体管的栅极连接至所述第二控制节点，所述第十一晶体管的第一极连接至所述电源信号端；以及

第十二晶体管，所述第十二晶体管的栅极连接至所述第四时钟信号端，所述第十二晶体管的第一极连接至所述第十一晶体管的第二极，所述第十二晶体管的第二极连接至所述第一控制节点。

根据本公开的另一方面，提供给了一种栅极驱动电路，包括多级级联的上述移位寄存器单元，其中所述多级移位寄存器单元的阈值电压控制端连接为接收阈值电压控制信号。

根据本公开的另一方面，提供了一种显示设备，包括上述栅极驱动电路。

根据本公开的另一方面，提供了一种上述移位寄存器单元的驱动方法，包括：

在第一时段，控制电路基于输入信号端和时钟信号端的信号向输出控制端提供输出控制信号，所述输出电路在所述输出控制端的电位的控制下向所述输出信号端提供输出信号；以及

在第二时段，控制电路基于输入信号端和时钟信号端的信号向输出控制端提供输出控制信号，所述输出电路在所述输出控制端的电位的控制下保持所述输出信号端的输出信号的电平，并在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整。

在一些实施例中，所述输出电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述阈值电压控制端包括第一阈值电压控制端，所述第一晶体管和第三晶体管中的至少一个为具有第一栅极以及与所述第一阈值电压控制端连接的第二栅极的双栅晶体管，并且所述在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整包括：

向所述第一阈值电压控制端施加第一电平的阈值电压控制信号，使得所述第一晶体管和所述第三晶体管中的所述至少一个的阈值电压改变，从而成为增强型晶体管。

在一些实施例中，所述第一电平高于与第一晶体管和第三晶体管连接的电源信号端的电源信号的电平。

在一些实施例中，所述输出电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述阈值电压控制端包括第二阈值电压控制端，所述第二晶体管和第四晶体管中的至少一个为具有第一栅极以及与所述第二阈值电压控制端连接的第二栅极的双栅晶体管，并且所述在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整包括：

向所述第二阈值电压控制端施加第二电平的阈值电压控制信号，使得所述第二晶体管和所述第四晶体管中的所述至少一个的阈值电压改变，从而成为耗尽型晶体管。

在一些实施例中，所述第二电平低于与所述第二晶体管和所述第四晶体管连接的参考信号端的参考信号的电平。

附图说明

图1示出了根据本公开实施例的移位寄存器单元的示意框图。

图2示出了根据本公开实施例的移位寄存器单元中的输出电路的示意框图。

图3示出了根据本公开一实施例的输出电路的电路图。

图4示出了根据本公开另一实施例的输出电路的电路图。

图5示出了根据本公开另一实施例的输出电路的电路图。

图6示出了根据本公开另一实施例的输出电路的电路图。

图7示出了根据本公开另一实施例的输出电路的电路图。

图8A示出了根据本公开实施例的输出电路中采用的双栅晶体管的等效电路图。

图8B示出了图8A的双栅晶体管的截面图

图9示出了根据本公开实施例的输出电路中采用的双栅晶体管的传输曲线图。

图10示出了根据本公开实施例的移位寄存器单元的电路图。

图11示出了根据本公开实施例的栅极驱动电路的示意图。

图12示出了根据本公开实施例的移位寄存器单元在数据更新阶段的操作时序图。

图13示出了根据本公开实施例的移位寄存器单元在数据更新阶段和数据保持阶段的操作时序图。

图14示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。

图15示出了根据本公开实施例的显示设备的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，将源极和漏极中的一个称为第一极，将源极和漏极中的另一个称为第二极。在以下示例中以P型薄膜晶体管为例进行描述。本领域技术人员可以理解，本公开实施例显然可以应用于N型薄膜晶体管的情况。

图1示出了根据本公开实施例的移位寄存器单元的示意框图。

如图1所示，移位寄存器单元包括控制电路10和输出电路20。

控制电路10连接至输入信号端IN、时钟信号端CLK和输出控制端GP。控制电路10可以基于输入信号端IN和时钟信号端CLK的信号向输出控制端GP提供输出控制信号。

输出电路20连接至输出控制端GP、输出信号端GO和阈值电压控制端DG。输出电路20可以在输出控制端GP的电位的控制下向输出信号端GO提供输出信号，并在阈值电压控制端DG的信号的控制下对输出电路20中多个晶体管中的至少一个晶体管的阈值电压进行调整。

移位寄存器单元的输出电路中通常包括多个晶体管，在移位寄存器工作过程中，这些晶体管中的一个或一些处于导通状态，而另一个或一些处于关断状态。处于关断状态的晶体管可能由于源极和漏极之间存在一定的电压差而产生一定的漏电流，从而导致漏电；处于导通状态的晶体管可能由于栅极电压不稳定而出现导通不充分的情况，这些都会引起输出信号端的输出信号中出现噪声。本公开的实施例通过使输出电路在阈值电压控制端的信号的控制下对输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整，能够在晶体管栅极电压不变的情况下使需要处于关断状态的晶体管的电流减小，使需要处于导通状态的晶体管的电流增大，从而减小由于晶体管漏电或导通不充分而在输出信号中产生的噪声。

下面将参考图2至图7来说明本公开实施例的输出电路的一些示例。

图2示出了根据本公开实施例的移位寄存器单元中的输出电路的示意框图。

输出电路200包括充电子电路210、放电子电路220和控制子电路230。

充电子电路210连接至电源信号端VDD、输出控制端GP和输出信号端GO。充电子电路210可以在输出控制端GP的电位的控制下将电源信号端VDD的电位提供至输出信号端GO。

放电子电路220连接至放电控制节点PD_ox、参考信号端VSS和输出信号端GO。放电子电路220可以在放电控制节点PD_ox的电位的控制下将参考信号端VSS的电位提供至输出信号端GO。

控制子电路230连接至输出控制端GP和放电控制节点PD_ox。控制子电路230可以基于输出控制端GP的电位来控制放电控制节点PD_ox的电位。

充电子电路210、放电子电路220和控制子电路230中的至少一个还连接阈值电压控制端DG，图2中用虚线示出了与阈值电压控制端DG的可能连接。充电子电路210、放电子电路220和控制子电路230中连接至阈值电压控制端DG的子电路可以在阈值电压控制端DG的信号的控制下调整自身包含的至少一个晶体管的阈值电压。

图3示出了根据本公开一实施例的输出电路的电路图。

如图3所示，输出电路300包括充电子电路310、放电子电路320和控制子电路330。以上对于充电子电路210、放电子电路220和控制子电路230的描述同样适用于充电子电路310、放电子电路320和控制子电路330，这里不再赘述。

充电子电路310包括第一晶体管T1，放电子电路320包括第二晶体管T2和第一电容C1，控制子电路330包括第三晶体管T3、第四晶体管T4和第二电容C2。

在本实施例中，第一晶体管T1为具有第一栅极和第二栅极的双栅晶体管。第一晶体管T1的第一栅极连接至输出控制端GP，第一晶体管T1的第二栅极连接至第一阈值电压控制端CK_DG，第一晶体管T1的第一极连接至电源信号端VDD，第一晶体管T1的第二极连接至输出信号端GO。

第二晶体管T2的栅极连接至放电控制节点PD_ox，第二晶体管T2的第一极连接至参考信号端VSS，第二晶体管T2的第二极连接至输出信号端GO。

第一电容C1的第一端连接至放电控制节点PD_ox，第一电容C1的第二端连接至输出信号端GO。

第三晶体管T3的栅极连接至输出控制端GP，第三晶体管T3的第一极连接至电源信号端VDD，第三晶体管T3的第二极连接至放电控制节点PD_ox。

第四晶体管T4的栅极连接至第一时钟信号端CK，第四晶体管T4的第一极连接至参考信号端VSS，第四晶体管T4的第二极连接至放电控制节点PD_ox。

第二电容C2的第一端连接至第二时钟信号端CB，第二电容C2的第二端连接至放电控制节点PD_ox。

图4示出了根据本公开另一实施例的输出电路的电路图。图4的输出电路与图3的输出电路类似，区别至少在于图4中第二晶体管T2为双栅晶体管，为了简明起见，下面将主要对区别部分进行详细说明。

如图4所示，输出电路400包括充电子电路410、放电子电路420和控制子电路430。控制子电路430可以与图3中的控制子电路330以相同的方式实现，以上对于控制子电路330的描述同样适用于控制子电路430。

充电子电路410包括第一晶体管T1，第一晶体管T1的栅极连接至输出控制端GP，第一晶体管T1的第一极连接至电源信号端VDD，第一晶体管T1的第二极连接至输出信号端GO。

放电子电路包括第二晶体管T2和第一电容C1。

在本实施例中，第二晶体管T2为具有第一栅极和第二栅极的双栅晶体管。第二晶体管T2的第一栅极连接至放电控制节点PD_ox，第二晶体管T2的第二栅极连接至第二阈值电压控制端CB_DG，第二晶体管T2的第一极连接至参考信号端VSS，第二晶体管T2的第二极连接至输出信号端GO。类似于图3，图4中的第一电容C1的第一端连接至放电控制节点PD_ox，第一电容C1的第二端连接至输出信号端GO。

图5示出了根据本公开另一实施例的输出电路的电路图。图5的输出电路与图3的输出电路类似，区别至少在于图5中的第一晶体管T1和第三晶体管T3均为双栅晶体管，为了简明起见，下面将主要对区别部分进行详细说明。

如图5所示，输出电路500包括充电子电路510、放电子电路520和控制子电路530。充电子电路510和放电子电路520可以分别与图3中的充电子电路310和放电子电路320以相同的方式实现，以上对于充电子电路310和放电子电路320的描述同样适用于充电子电路510和放电子电路520。

控制子电路530包括第三晶体管T3和第四晶体管T4。在本实施例中，除了第一晶体管T1之外，第三晶体管T3也为具有第一栅极和第二栅极的双栅晶体管。第一晶体管T1的第二栅极和第三晶体管T3的第二栅极均连接至第一阈值电压控制端CK_DG。第三晶体管T3的第一栅极连接至输出控制端GP，第三晶体管T3的第一极连接至电源信号端VDD，第三晶体管T3的第二极连接至放电控制节点PD_ox。类似于图3，图5中的第四晶体管T4的栅极连接至第一时钟信号端CK，第四晶体管T4的第一极连接至参考信号端VSS，第四晶体管T4的第二极连接至放电控制节点PD_ox。

图6示出了根据本公开另一实施例的输出电路的电路图。图6的输出电路与图3的输出电路类似，区别至少在于图6中的第二晶体管T2和第四晶体管T4均为双栅晶体管，为了简明起见，下面将主要对区别部分进行详细说明。

如图6所示，输出电路600包括充电子电路610、放电子电路620和控制子电路630。充电子电路610可以与图3中的充电子电路310以相同的方式实现，以上对于充电子电路310的描述同样适用于充电子电路610。

放电子电路620包括第二晶体管T2和第一电容C1，控制子电路630包括第三晶体管T3和第四晶体管T4。在本实施例中，第二晶体管T2和第四晶体管T4均为具有第一栅极和第二栅极的双栅晶体管，第二晶体管T2的第二栅极和第四晶体管的第二栅极均连接至第二阈值电压控制端CB_DG。

第二晶体管T2的第一栅极连接至放电控制节点PD_ox，第二晶体管T2的第一极连接至参考信号端VSS，第二晶体管T2的第二极连接至输出信号端GO。第四晶体管T4的第一栅极连接至第一时钟信号端CK，第四晶体管T4的第一极连接至参考信号端VSS，第四晶体管T4的第二极连接至放电控制节点PD_ox。类似于图3，图6中的第一电容C1的第一端连接至放电控制节点PD_ox，第一电容C1的第二端连接至输出信号端GO；第三晶体管T3的栅极连接至输出控制端GP，第三晶体管T3的第一极连接至电源信号端VDD，第三晶体管T3的第二极连接至放电控制节点PD_ox。

图7示出了根据本公开另一实施例的输出电路的电路图。图7的输出电路与图5的输出电路类似，区别至少在于图7中的第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4均为双栅晶体管，为了简明起见，下面将主要对区别部分进行详细说明。

如图7所示，输出电路700包括充电子电路710、放电子电路720和控制子电路730。充电子电路710和放电子电路720可以与图5中的充电子电路510和放电子电路520以相同的方式实现，以上对于充电子电路510和放电子电路520的描述同样适用于充电子电路710和放电子电路720。

控制子电路730包括第三晶体管T3、第四晶体管T4和第二电容C2。在本实施例中，第三晶体管T3和第四晶体管T4均为具有第一栅极和第二栅极的双栅晶体管。第三晶体管T3的第二栅极与第一晶体管T1的第二栅极均连接至第一阈值电压控制端CK_DG，第四晶体管T4的第二栅极与第二晶体管T2的第二栅极均连接至第二阈值电压控制端CB_DG。

第三晶体管T3的第一栅极连接至输出控制端GP，第三晶体管T3的第一极连接至电源信号端VDD，第三晶体管T3的第二极连接至放电控制节点PD_ox。第四晶体管T4的第一栅极连接至第一时钟信号端CK，第四晶体管T4的第一极连接至参考信号端VSS，第四晶体管T4的第二极连接至放电控制节点PD_ox。类似于图5，图7中的第二电容C2的第一端连接至第二时钟信号端CB，第二电容C2的第二端连接至放电控制节点PD_ox。

本公开的上述实施例中，将输出电路中的多个晶体管(例如T1至T4)中的至少一个实现为双栅晶体管，双栅晶体管的第一栅极在输出电路中正常连接，而第二栅极受控于相应的阈值电压控制端的电压。通过这种方式，可以对输出电路中的晶体管的阈值电压进行调整以使调整后的晶体管可以充分导通或关断，从而减少输出信号中的噪声。下面将参考图8A、图8B和图9来说明本公开实施例采用的双栅晶体管的结构和电学特性。

图8A示出了根据本公开实施例的输出电路中采用的双栅晶体管的等效电路图。图8B示出了图8A的双栅晶体管的截面图。如图8A所示，双栅晶体管具有第一栅极G1、第二栅极G2、第一极(例如源极D)和第二极(例如漏极S)。双栅晶体管可以在第一栅极G1处信号的控制下将来自第一极的信号传送到第二极。双栅晶体管还可以在第二栅极G2处信号的控制下调整自身的阈值电压，下文将参考图9对此进行详细说明。

如图8B所示，双栅晶体管包括形成在衬底801上的第二栅极803(底栅)。可选地，衬底801和第二栅极803之间可以设有阻挡层802。第二栅极803上覆盖有第一绝缘层804。在第一绝缘层804上形成有源层，有源层包括沟道805和位于沟道805两侧的掺杂区806。在有源层上形成有第二绝缘层807，在第二绝缘层807上形成有第一栅极808(顶栅)。第一栅极808(顶栅)被层间介质层811覆盖。可选地，可以在第一栅极808与层间介质层811之间形成附加栅极810，附加栅极810与第一栅极808之间设有附加绝缘层809。可以在掺杂区806上方形成有通孔，该通孔穿过第二绝缘层807、附加绝缘层809(如果有的话)和层间介质层811。在通孔中形成有第一极812和第二极813。第一极812和第二极813分别与沟道805两侧的掺杂区806电连接。衬底801可以为玻璃衬底。第一栅极808、第二栅极803和附加栅极810可以由钼(Mo)制成，第一绝缘层804、第二绝缘层807和附加绝缘层809可以由氧化硅(SiOx)制成。

双栅晶体管导通时会沿图8B中沟道805产生电流，在第一栅极施加相同电压的情况下，通过向第二栅极施加不同的电压，可以改变该电流的大小。下面将参考图9对此进行详实说明。

图9示出了根据本公开实施例的输出电路中采用的双栅晶体管的传输曲线图，其中横坐标表示双栅晶体管的栅源电压Vgs，即第一栅极与源极之间的电压，纵坐标表示流过双栅晶体管的电流Id。图9中分别示出了对双栅晶体管的第二电极G2施加不同电压的情况下双栅晶体管的传输曲线。如图9所示，相比于双栅晶体管的第二栅极G2的电压等于0V的情况，在第二栅极G2的电压小于0V时(例如-2V)，双栅晶体管的传输曲线向右平移，也就是说，对于相同的栅源电压Vgs，阈值电压增大，电流Id增大(也称作阈值电压右移)；在第二栅极G2的电压大于0V时(例如2V)，双栅晶体管的传输曲线向左平移，也就是说，对于相同的栅源电压Vgs，阈值电压减小，电流Id减小(也称作阈值电压左移)。对于P型晶体管来说，阈值电压变大意味着电流增大，使晶体管可以变成耗尽型；阈值电压变小意味着电流减小，使晶体管可以变成增强型。对于N型晶体管来说，阈值电压变大意味着电流增大，使晶体管可以变成增强型；阈值电压变小意味着电流减小，使晶体管可以变为耗尽型。

图10示出了根据本公开实施例的移位寄存器单元的电路图。

移位寄存器单元1000包括控制电路和输出电路1200。

如图10所示，控制电路可以包括输入子电路1101、输出子电路1102和调整子电路1103。在图10中，与控制电路连接的时钟信号端包括第三时钟信号端CK’和第四时钟信号端CB’。第三时钟信号端CK’可以与第一时钟信号端CK相同或不同，第四时钟信号端CB’可以与第二时钟信号端CB相同或不同。

输入子电路1101连接至输入信号端IN、参考信号端VSS、第三时钟信号端CK’、第一控制节点PD_in和第二控制节点PU。输入子电路1101可以在第三时钟信号端CK’的信号的控制下，将输入信号端IN的电位提供至第一控制节点PD_in，将所述参考信号端VSS的电位提供至第二控制节点PU。在图10中，输入子电路1101包括第五晶体管T5和第六晶体管T6。第五晶体管T5的栅极连接至第三时钟信号端CK’，第五晶体管的第一极连接至输入信号端IN，第五晶体管T5的第二极连接至第一控制节点PD_in。第六晶体管T6的栅极连接至第三时钟信号端CK’，所述第六晶体管T6的第一极连接至参考信号端VSS，第六晶体管T6的第二极连接至所述第二控制节点PU。

输出子电路1102连接至第一控制节点PD_in、第二控制节点PU、输出控制端GP、第四时钟信号端CB’和电源信号端VDD。输出子电路1102可以在第一控制节点PD_in的电位的控制下，将第四时钟信号端CB’的电位提供至输出控制端GP，以及在第二控制节点PU的控制下，将电源信号端VDD的电位提供至输出控制端GP。在图10中，输出子电路1102包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第三电容C3和第四电容C4。第七晶体管T7的栅极连接至参考信号端VSS，第七晶体管T7的第一极连接至第一控制节点PD_in。第八晶体管T8的栅极与第七晶体管T7的第二极连接(例如连接于第三控制节点PD_out)，第八晶体管T8的第一极连接第四时钟信号端CB’，第八晶体管T8的第二极连接至输出控制端GP。第九晶体管T9的栅极连接至第二控制节点PU，第九晶体管T9的第一极连接至电源信号端VDD，第九晶体管T9的第二极连接至输出控制端GP。第三电容C3的第一端连接至第八晶体管T8的栅极，第三电容C3的第二端连接至第八晶体管T8的第二极。第四电容C4的第一端连接至第九晶体管T9的栅极，第四电容C4的第二端连接至第九晶体管T9的第一极。

调整子电路1103连接至第三时钟信号端CK’、第四时钟信号端CB’、电源信号端VDD、第一控制节点PD_in和第二控制节点PU。调整子电路1103可以在第一控制节点PD_in的电位的控制下将第三时钟信号端CK’的电位提供至第二控制节点PU，以及在第四时钟信号端CB’和第二控制节点PU的电位的控制下将电源信号端VDD的电位提供至第一控制节点PD_in。在图10中，调整子电路1103包括第十晶体管T10、第十一晶体管T11和第十二晶体管T12。第十晶体管T10的栅极连接至所述第一控制节点PD_in，第十晶体管T10的第一极连接至第三时钟信号端CK’，第十晶体管T10的第二极连接至第二控制节点PU。第十一晶体管T11的栅极连接至第二控制节点PU，第十一晶体管T11的第一极连接至电源信号端VDD。第十二晶体管T12的栅极连接至所述第四时钟信号端CB’，第十二晶体管T12的第一极与第十一晶体管T11的第二极连接(例如连接于第四控制节点PD_f)，第十二晶体管T12的第二极连接至第一控制节点PD_in。

图11示出了根据本公开实施例的栅极驱动电路的示意图。

如图11所示，栅极驱动电路2000包括多级级联的移位寄存器单元，为了便于描述，仅示出了前四级移位寄存器单元GOA1至GOA4。每一个移位寄存器单元GOA1至GOA4可以由上述任意实施例的移位寄存器单元来实现。

多级移位寄存器单元的阈值电压控制端连接为接收阈值电压控制信号，例如在图11中，移位寄存器单元GOA1至GOA4的第一阈值电压控制端CK_DG均连接为接收第一阈值电压控制信号ck_dg，第二阈值电压控制端CB_DG均连接为接收第二阈值电压控制信号cb_dg。在图11中，对于奇数级移位寄存器单元，例如第一级移位寄存器单元GOA1和第三级移位寄存器单元GOA3，第一时钟信号端CK连接为接收第一时钟信号ck，第二时钟信号端CB连接为接收第二时钟信号cb；对于偶数级移位寄存器单元，例如第二级移位寄存器单元GOA2和第四级移位寄存器单元GOA4，第一时钟信号端CK连接为接收第二时钟信号cb，第二时钟信号端CB连接为接收第一时钟信号ck。这里所谓“奇数”和“偶数”是可以互换使用的。第三时钟信号端和第四时钟信号端(如果有的话，例如在图10的示例中)可以以类似的方式连接。第n级移位寄存器单元GOA(n)的输入信号端IN连接至第n-1级移位寄存器单元GOA(n-1)的输出控制端GP，其中n为大于1的整数。第一级移位寄存器单元GOA1的输入信号端IN可以连接为接收启动信号STV。

每一级移位寄存器单元可以根据其输入信号端和时钟信号端的信号在其输出信号端，从而产生相应的输出信号。通过这种级联的方式，使得多级移位寄存器单元产生顺次移位的多个输出信号OUT<1>、OUT<2>、OUT<3>、OUT<4>……，用以扫描显示面板上的各行像素。

通常，一帧可以包括数据更新阶段和数据保持阶段。在数据更新阶段，各级移位寄存器单元产生输出信号以扫描各行像素，被扫描的像素可以基于施加到该像素的数据信号而发光，该过程也称作数据更新。在各级移位寄存器均完成像素扫描之后，进入数据保持阶段。在数据保持阶段，各级移位寄存器的输出信号电平保持不变，而各行像素以其在数据更新阶段接收到的数据信号继续进行显示，该过程也称作数据保持。下面将结合图12和图13来说明本公开实施例的移位寄存器单元的操作。

图12示出了根据本公开实施例的移位寄存器单元在数据更新阶段的操作时序图。下面将结合图10的移位寄存器单元的电路结构来对图12的操作时序进行说明，为了便于描述，假设第一时钟信号端CK和第三时钟信号端CK’接收相同的时钟信号，第二时钟信号端CB和第四时钟信号端CB’接收相同的时钟信号。

在时段t1，输入信号端IN输入低电平，第三时钟信号端CK’为低电平，第四时钟信号端CB’为高电平。第三时钟信号端CK’为低电平使第五晶体管T5导通，从而第一控制节点PD_in为低电平。参考信号端VSS的低电平使第七晶体管T7导通，第一控制节点PD_in的低电平被传输到第三控制节点PD_out，从而使第八晶体管T8导通。第三时钟信号端CK’为低电平还使第六晶体管T6导通，参考信号端VSS的低电平被提供至第二控制节点PU，从而使第九晶体管T9导通。第八晶体管T8和第九晶体管T9均导通使得输出控制端GP输出高电平的输出控制信号。输出控制端GP的高电平使得第一晶体管T1和第三晶体管T3关断。第一时钟信号端CK的低电平使第四晶体管T4导通，从而将参考信号端VSS的低电平被提供至放电控制节点PD_ox。放电控制节点PD_ox的低电平使第二晶体管T2导通，从而使输出信号端GO输出低电平的输出信号。该时段t1也称作输入时段。

在时段t2，输入信号端IN输入高电平，第三时钟信号端CK’为高电平，第四时钟信号端CB’为低电平。第三时钟信号端CK’为高电平使第五晶体管T5和第六晶体管T6均关断，第一控制节点PD_in的电位维持为低电平。第一控制节点PD_in为低电平使第十晶体管T10导通，从而将第三时钟信号端CK’的高电平传输至第二控制节点PU。第二控制节点PU为高电平使第九晶体管T9和第十一晶体管T11均关断。由于第七晶体管T7处于导通状态，第一控制节点PD_in的低电平被传输至第三控制节点PD_out，第八晶体管T8导通，从而使第四时钟信号端CB’的低电平被提供至输出控制端GP，从而使输出控制端GP输出低电平的输出控制信号。输出控制端GP的低电平使第一晶体管T1和第三晶体管T3导通。第一晶体管T1的导通将电源信号端VDD的高电平提供至输出信号端GO。第三晶体管T3的导通将电源信号端VDD的高电平提供至放电控制节点PD_ox。放电控制节点PD_ox为高电平使第二晶体管T2关断，从而停止对输出信号端GO的下拉。该时段t2也称作输出时段。

在时段t3，输入信号端IN输入高电平，第三时钟信号端CK’为低电平，第四时钟信号端CB’为高电平。第三时钟信号端CK’为低电平使第五晶体管T5和第六晶体管T6均导通，从而使第一控制节点PD_in为高电平，第二控制节点PU为低电平。第二控制节点PU为低电平使第九晶体管T9导通，从而使输出控制端GP输出高电平的输出控制信号。输出控制端GP为高电平使第一晶体管T1和第三晶体管T3关断。第一时钟信号端CK为低电平使第四晶体管T4导通，使得放电控制节点PD_ox的电位为低电平。放电控制节点PD_ox为低电平使第二晶体管T2导通，从而在输出信号端GO输出低电平。该时段t3也称作复位时段。

在时间段t4，输入信号端IN输入高电平，第三时钟信号端CK’为高电平，第四时钟信号端CB’为低电平，输出控制端GP输出高电平的输出控制信号，第一晶体管T1、第三晶体管T3和第四晶体管T4均关断。由于第二电容C2的耦合作用，第四时钟信号端CB’的低电平使放电控制节点PD_ox的电位被拉低，第二晶体管T2导通，输出信号端GO输出低电平。

图13示出了根据本公开实施例的移位寄存器单元在数据更新阶段和数据保持阶段的操作时序图。下面将同样结合图10的移位寄存器单元的电路结构来对图13的操作时序进行说明，

如图13所示，一帧包括数据更新阶段和数据保持阶段。

在数据更新阶段，移位寄存器单元可以如以上参考图12所描述的方式进行操作。在这期间，第一阈值电压控制端CK_DG和第二阈值电压控制端CB_DG可以为中间电平VHM，中间电平VHM可以为0V，使得输出电路的晶体管T1至T4各自的阈值电压不被改变。当然也可以施加其他值的VHM，以根据需要将晶体管T1至T4的阈值电压调整到期望的参考值。

在数据保持阶段，移位寄存器单元将输出信号保持在低电平。在数据保持阶段，输入信号端IN持续为高电平，可以使第三时钟信号CK’和第四时钟信号CB’均保持在低电平，从而使输出控制端GP保持高电平。当然，也可以通过其他方式使输出控制端GP保持高电平，例如通过使第三时钟信号CK’和第四时钟信号CB’均保持在高电平或者根据需要在高电平和低电平之间变化，也可以使输出控制端GP保持高电平。第一时钟信号CK和第二时钟信号CB保持低电平，从而使输出信号端GO保持低电平。在数据保持阶段，第一阈值电压控制端CK_DG处的第一阈值电压控制信号为高于中间电平VHM的第一电平VHH，第二阈值电压控制端CB_DG处的第二阈值电压控制信号为低于中间电平VHM的第二电平VHL。

第二阈值电压控制端CB_DG为第二电平VHL(负电压)使第二晶体管T2和第四晶体管T4的阈值电压右移，第二晶体管T2和第四晶体管T4(在图10中均为P型双栅晶体管)变为耗尽型，始终处于导通状态，因此当输出信号端GO和放电控制节点PD_ox有噪声时，可以及时将噪声去除，确保输出信号端GO稳定在参考信号端VSS的低电平。第二电平VHL可以设置为低于参考信号端VSS的参考信号的电平，例如大约低一倍。例如VSS＝-7V，VHL＝-15。

第一阈值电压控制端CK_DG为VHH(正电压)使第一晶体管T1和第三晶体管T3的阈值电压左移，第一晶体管T1和第三晶体管T3(在图10中均为P型双栅晶体管)变为增强型，且栅源电压Vgs＝0，传输曲线处于IV平直段，从而使第一晶体管T1和第三晶体管T3的漏电最小化，延长输出信号端GO稳定在参考信号端VSS的低电平的时间。第一电平VHH可以设置为高于源信号端VDD的电源信号的电平，例如高若干伏，但是未超过VDD的两倍。例如VDD＝7V，VHH＝10V。

对于图10的电路结构来说，若第一晶体管T1至第四晶体管T4均为单栅极晶体管，在超低刷新频率(如1Hz)输出信号中将会存在较大噪声，甚至可高达1.46V。相比之下，本公开的实施例通过在移位寄存器单元的输出电路中设置双栅晶体管并调整其阈值电压，有效减小了输出信号中的噪声，即使在低刷新频率下，也能够使输出信号保持在稳定水平。

以上虽然参考图10的移位寄存器单元对操作时序进行了描述，然而本公开的实施例不限于此。对于本公开任意实施例的移位寄存器单元，可以采用类似的方式来调整输出电路中的任意一个或多个晶体管的阈值电压。另外，虽然本公开的实施例以P型晶体管为例进行了说明，然而本公开的实施例也可以适用于N型晶体管，通过相应改变阈值电压控制信号的波形同样能够实现对输出电路中任意一个或多个晶体管的阈值电压的调整。

图14示出了根据本公开实施例的移位寄存器单元的驱动方法的流程图。

在步骤S101，在第一时段(例如上述数据更新阶段)，控制电路基于输入信号端和时钟信号端的信号向输出控制端提供输出控制信号，输出电路在输出控制端的电位的控制下向输出信号端提供输出信号。

在步骤S102，在第二时段(例如上述数据保持阶段)，控制电路基于输入信号端和时钟信号端的信号向输出控制端提供输出控制信号，输出电路在输出控制端的电位的控制下保持所述输出信号端的输出信号的电平，并在阈值电压控制端的信号的控制下对输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整。

例如对于上述第一晶体管T1和第三晶体管T3中的至少一个为具有双栅晶体管的情况(如图3、图5和图7所示)，可以向第一阈值电压控制端CK_DG施加第一电平VHH的阈值电压控制信号，使得第一晶体管T1和/或第三晶体管T3的阈值电压右移，从而成为增强型晶体管。

对于上述第二晶体管T2和第四晶体管T4中的至少一个为双栅晶体管的情况(如图4、图6和图7所示)，可以向第二阈值电压控制端CB_DG施加第二电平VHL的阈值电压控制信号，使得第二晶体管T2和/或第四晶体管T4的阈值电压左移，从而成为耗尽型晶体管。

图15示出了根据本公开实施例的显示设备的示意图。如图15所示，显示设备3000包括栅极驱动电路3100。栅极驱动电路3100可以由上述任意实施例的栅极驱动电路来实现。根据本公开实施例的显示设备3000可以是电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

应当注意的是，在以上的描述中，仅以示例的方式，示出了本公开实施例的技术方案，但并不意味着本公开实施例局限于上述步骤和结构。在可能的情形下，可以根据需要对步骤和结构进行调整和取舍。因此，某些步骤和单元并非实施本公开实施例的总体发明思想所必需的元素。

至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开实施例的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开实施例的范围不局限于上述特定实施例，而应由所附权利要求所限定。

Claims (13)

1.一种移位寄存器单元，包括：

控制电路，连接至输入信号端、时钟信号端和输出控制端，被配置为基于所述输入信号端和所述时钟信号端的信号向所述输出控制端提供输出控制信号；以及

输出电路，连接至所述输出控制端、输出信号端和阈值电压控制端，被配置为在所述输出控制端的电位的控制下向所述输出信号端提供输出信号，并在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整；

其中，所述输出电路包括：

充电子电路，连接至电源信号端、所述输出控制端和所述输出信号端，被配置为在所述输出控制端的电位的控制下将所述电源信号端的电位提供至所述输出信号端；

放电子电路，连接至放电控制节点、参考信号端和所述输出信号端，被配置为在所述放电控制节点的电位的控制下将所述参考信号端的电位提供至所述输出信号端；以及

控制子电路，连接至所述输出控制端和所述放电控制节点，被配置为基于所述输出控制端的电位来控制所述放电控制节点的电位，

其中，所述充电子电路、所述放电子电路和所述控制子电路中的至少一个还连接所述阈值电压控制端并且还配置为在所述阈值电压控制端的信号的控制下调整自身包含的至少一个晶体管的阈值电压；

其中，所述充电子电路包括第一晶体管，所述第一晶体管的栅极连接至所述输出控制端，所述第一晶体管的第一极连接至所述电源信号端，所述第一晶体管的第二极连接至所述输出信号端；

其中，所述阈值电压控制端包括第一阈值电压控制端和第二阈值电压控制端，所述第一晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第一晶体管的第一栅极连接至所述输出控制端，所述第一晶体管的第二栅极连接至所述第一阈值电压控制端；

其中，所述放电子电路包括：

第二晶体管，所述第二晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第二晶体管的第一栅极连接至所述放电控制节点，所述第二晶体管的第二栅极连接至所述第二阈值电压控制端，所述第二晶体管的第一极连接至所述参考信号端，所述第二晶体管的第二极连接至所述输出信号端；以及

第一电容，所述第一电容的第一端连接至所述放电控制节点，所述第一电容的第二端连接至所述输出信号端；

其中，所述控制子电路包括：

第三晶体管，所述第三晶体管的栅极连接至所述输出控制端，所述第三晶体管的第一极连接至所述电源信号端，所述第三晶体管的第二极连接至所述放电控制节点；

第四晶体管，所述第四晶体管的栅极连接至第一时钟信号端，所述第四晶体管的第一极连接至参考信号端，所述第四晶体管的第二极连接至所述放电控制节点；以及

第二电容，所述第二电容的第一端连接至第二时钟信号端，所述第二电容的第二端连接至所述放电控制节点；所述第三晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第三晶体管的第一栅极连接至所述输出控制端，所述第三晶体管的第二栅极连接至所述第一阈值电压控制端。

2.根据权利要求1所述的移位寄存器单元，其中，所述第四晶体管为具有第一栅极和第二栅极的双栅晶体管，所述第四晶体管的第一栅极连接至所述第一时钟信号端，所述第四晶体管的第二栅极连接至所述第二阈值电压控制端。

3.根据权利要求1至2中任一项权利要求所述的移位寄存器单元，其中，所述控制电路包括：

输入子电路，连接至输入信号端、参考信号端、第三时钟信号端、第一控制节点和第二控制节点，被配置为在第三时钟信号端的信号的控制下，将所述输入信号端的电位提供至第一控制节点，将所述参考信号端的电位提供至所述第二控制节点；

输出子电路，连接至所述第一控制节点、所述第二控制节点、所述输出控制端、第四时钟信号端和电源信号端，被配置为在所述第一控制节点的电位的控制下，将所述第四时钟信号端的电位提供至所述输出控制端，以及在所述第二控制节点的控制下，将所述电源信号端的电位提供至所述输出控制端；以及

调整子电路，连接至第三时钟信号端、第四时钟信号端、电源信号端、所述第一控制节点和所述第二控制节点，被配置为在所述第一控制节点的电位的控制下将所述第三时钟信号端的电位提供至所述第二控制节点，以及在所述第四时钟信号端和所述第二控制节点的电位的控制下将所述电源信号端的电位提供至所述第一控制节点。

4.根据权利要求3所述的移位寄存器单元，其中，所述输入子电路包括：

第五晶体管，所述第五晶体管的栅极连接至所述第三时钟信号端，所述第五晶体管的第一极连接至所述输入信号端，所述第五晶体管的第二极连接至所述第一控制节点；以及

第六晶体管，所述第六晶体管的栅极连接至所述第三时钟信号端，所述第六晶体管的第一极连接至所述参考信号端，所述第六晶体管的第二极连接至所述第二控制节点。

5.根据权利要求3所述的移位寄存器单元，其中，所述输出子电路包括：

第七晶体管，所述第七晶体管的栅极连接至所述参考信号端，所述第七晶体管的第一极连接至所述第一控制节点；

第八晶体管，所述第八晶体管的栅极连接至所述第七晶体管的第二极，所述第八晶体管的第一极连接至所述第四时钟信号端，所述第八晶体管的第二极连接至所述输出控制端；

第九晶体管，所述第九晶体管的栅极连接至所述第二控制节点，所述第九晶体管的第一极连接至所述电源信号端，所述第九晶体管的第二极连接至所述输出控制端；

第三电容，所述第三电容的第一端连接至所述第八晶体管的栅极，所述第三电容的第二端连接至所述第八晶体管的第二极；以及

第四电容，所述第四电容的第一端连接至所述第九晶体管的栅极，所述第四电容的第二端连接至所述第九晶体管的第一极。

6.根据权利要求3所述的移位寄存器单元，其中，所述调整子电路包括：

第十晶体管，所述第十晶体管的栅极连接至所述第一控制节点，所述第十晶体管的第一极连接至所述第三时钟信号端，所述第十晶体管的第二极连接至所述第二控制节点；

第十一晶体管，所述第十一晶体管的栅极连接至所述第二控制节点，所述第十一晶体管的第一极连接至所述电源信号端；以及

第十二晶体管，所述第十二晶体管的栅极连接至所述第四时钟信号端，所述第十二晶体管的第一极连接至所述第十一晶体管的第二极，所述第十二晶体管的第二极连接至所述第一控制节点。

7.一种如权利要求1至6中任一项所述的移位寄存器单元的驱动方法，包括：

在第一时段，控制电路基于输入信号端和时钟信号端的信号向输出控制端提供输出控制信号，所述输出电路在所述输出控制端的电位的控制下向所述输出信号端提供输出信号；以及

在第二时段，控制电路基于输入信号端和时钟信号端的信号向输出控制端提供输出控制信号，所述输出电路在所述输出控制端的电位的控制下保持所述输出信号端的输出信号的电平，并在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整。

8.根据权利要求7所述的驱动方法，其中，所述输出电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述阈值电压控制端包括第一阈值电压控制端，所述第一晶体管和第三晶体管中的至少一个为具有第一栅极以及与所述第一阈值电压控制端连接的第二栅极的双栅晶体管，并且所述在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整包括：

向所述第一阈值电压控制端施加第一电平的阈值电压控制信号，使得所述第一晶体管和所述第三晶体管中的所述至少一个的阈值电压改变，从而成为增强型晶体管。

9.根据权利要求8所述的驱动方法，其中，所述第一电平高于与第一晶体管和第三晶体管连接的电源信号端的电源信号的电平。

10.根据权利要求7所述的驱动方法，其中，所述输出电路包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述阈值电压控制端包括第二阈值电压控制端，所述第二晶体管和第四晶体管中的至少一个为具有第一栅极以及与所述第二阈值电压控制端连接的第二栅极的双栅晶体管，并且所述在所述阈值电压控制端的信号的控制下对所述输出电路中多个晶体管中的至少一个晶体管的阈值电压进行调整包括：

向所述第二阈值电压控制端施加第二电平的阈值电压控制信号，使得所述第二晶体管和所述第四晶体管中的所述至少一个的阈值电压改变，从而成为耗尽型晶体管。

11.根据权利要求10所述的驱动方法，其中，所述第二电平低于与所述第二晶体管和所述第四晶体管连接的参考信号端的参考信号的电平。

12.一种栅极驱动电路，包括多级级联的如权利要求1至6中任一项所述的移位寄存器单元，其中所述多级级联的移位寄存器单元的阈值电压控制端连接为接收阈值电压控制信号。

13.一种显示设备，包括如权利要求12所述的栅极驱动电路。