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CN103415920A - 半导体器件 - Google Patents

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CN103415920A
CN103415920A CN2012800122046A CN201280012204A CN103415920A CN 103415920 A CN103415920 A CN 103415920A CN 2012800122046 A CN2012800122046 A CN 2012800122046A CN 201280012204 A CN201280012204 A CN 201280012204A CN 103415920 A CN103415920 A CN 103415920A
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CN
China
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semiconductor
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gate electrode
drain electrode
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金子贵昭
井上尚也
林喜宏
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Renesas Electronics Corp
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Abstract

本发明涉及半导体器件，所述半导体器件包括：半导体器件形成于其上的半导体衬底；第一焊盘及第二焊盘；形成于半导体衬底之上的第一绝缘膜；嵌入到设置于第一绝缘膜内的沟槽中的多个布线线路；设置为覆盖第一绝缘膜和多个布线线路的第二绝缘膜；形成于第二绝缘膜之上的半导体层；与半导体层连接的源电极；以及与半导体层连接的漏电极。多个布线线路包括设置于与半导体层相对的位置的栅电极。半导体层、源电极、漏电极和栅电极构成ESD保护器件以释放由ESD浪涌导致的从第一焊盘到第二焊盘的电流。

Description

半导体器件
技术领域
本发明涉及半导体器件，并且特别地涉及设置有静电放电（ESD）保护器件的半导体器件。
背景技术
ESD保护器件通常集成于半导体器件内，以保护设置有集成电路的半导体器件免受ESD浪涌影响。ESD保护器件需要使用诸如晶体管和二极管的有源元件，以获得像可变电阻那样的动态操作。
在通用的半导体器件中，因为有源元件形成于半导体衬底（例如，硅衬底）内，所以形成于半导体衬底之上的晶体管或二极管被用于ESD保护器件。图1是示出这样的半导体器件的结构的示例的截面图。图1的半导体器件100包括逻辑区100A和ESD保护器件区100B。
逻辑区100A是逻辑电路和集成电路形成于其内的区域。详细地说，半导体元件102（例如，MOS晶体管）形成于半导体衬底101的逻辑区100A的一部分内，并且在其上设置有多个布线层（在图1中为6个布线层）103。每个布线层103都包括布线线路104以及使布线线路104与相邻布线层103的布线线路电分离的层间绝缘膜105。半导体元件102、最下层布线层103的布线线路104、以及两个相邻布线层103的布线线路104通过设置为穿过层间绝缘膜105的通路接触部（via-contact）106电连接。集成电路由半导体元件102、布线线路104和通路接触部106形成。
另一方面，ESD保护器件区100B是ESD保护器件107形成于其内的区域。ESD保护器件107形成于半导体衬底101的ESD保护器件区100B的一部分内。有源元件被用于ESD保护器件107，并且具有PNPN结构的闸流晶体管在图1的示例中被形成为ESD保护器件107。ESD保护器件107通过设置于每个布线层103内的布线线路104和通路接触部106与设置于最上层布线层103内的I/O焊盘和地焊盘连接。在图1中，与I/O焊盘连接的布线线路以附图标记108示出，而与地焊盘连接的布线线路以附图标记109示出。当ESD浪涌被施加于I/O焊盘时，ESD保护器件107被开启以将ESD浪涌传递到地焊盘。通过这样的操作使内部的集成电路受到保护，免受ESD浪涌的影响。
如图1所示，将形成于半导体衬底上的晶体管或二极管用作ESD保护器件的半导体元件的一个问题是：引起用于形成ESD保护器件的芯片面积增加。因为ESD保护器件形成于半导体衬底上，所以用于形成ESD保护器件的区域必须与用于形成集成电路的区域分离地设置。这导致芯片面积增加。此外，当施加ESD浪涌时，具有大面积的晶体管或二极管必须被形成为ESD保护器件，因为大量的电流会流过ESD保护器件。这使芯片面积增加的问题变得越来越严重。
应当注意，JP2010-141230A公开了使用设置于布线层内的半导体层来形成半导体器件的技术，该技术与本发明相关。作为半导体层的材料，以氧化物半导体（例如，InGaZnO（IGZO）和ZnO）、多晶硅及非晶硅为例。作为设置于布线层内的半导体器件的应用，以作为开关元件的晶体管为例。此外，还公开了为半导体器件设置捕获膜（trap film）和背栅电极并且将半导体器件用作存储器件的技术。关于ESD保护，JP2010-141230A没有作任何描述。
此外，JP2010-41058A、JP2010-98280A和JP2010-135762A公开了具有氧化物半导体膜的薄膜晶体管。在这些参考文献所公开的技术中，具有氧化物半导体膜的薄膜晶体管被用于有源矩阵显示单元，例如液晶显示器。
引用列表
[专利文献1]JP2010-141230A
[专利文献2]JP2010-41058A
[专利文献3]JP2010-98280A
[专利文献4]JP2010-135762A
发明内容
因此，本发明的一个目的是减小具有ESD保护器件的半导体器件的芯片尺寸。
在本发明的一个方面中，半导体器件包括半导体元件形成于其上的半导体衬底、第一焊盘及第二焊盘、形成于半导体衬底上的第一绝缘膜、嵌入到设置于第一绝缘膜内的沟槽中的多个布线线路、设置为覆盖第一绝缘膜和多个布线线路的第二绝缘膜、形成于第二绝缘膜上的半导体层、与半导体层连接的源电极，以及与半导体层连接的漏电极。多个布线线路包括设置于与半导体层相对的位置的栅电极。半导体层、源电极、漏电极和栅电极构成ESD保护器件以释放因ESD浪涌所致的从第一焊盘到第二焊盘的电流。
根据本发明，能够减小ESD保护器件的半导体器件的芯片尺寸。
附图说明
图1是示出设置有ESD保护器件的半导体器件的结构示例的截面图；
图2是示出根据本发明的一种实施例的半导体器件的结构的截面图；
图3是示出在图2的半导体器件中的ESD保护器件附近的一种结构的截面图；
图4A是示出在图2的半导体器件中的ESD保护器件的平面布置的布置图；
图4B是示出在该实施例中的半导体器件的ESD保护器件附近的另一种结构的截面图；
图4C是示出在图4B的半导体器件中的ESD保护器件的平面布置的布置图；
图5A是示出在本发明的半导体器件中的ESD保护器件的一个使用模式示例的电路图；
图5B是示出在本发明的半导体器件中的ESD保护器件的另一个使用模式示例的电路图；
图6是示出本发明的半导体器件的修改例的截面图；
图7A是示出在本发明的实施例中的ESD保护器件的晶体管工作特性的图表；
图7B是示出在本发明的实施例中的ESD保护器件的二极管工作特性的图表；
图8A是示出其击穿电压被测量的ESD保护器件的端子连接的电路图；
图8B是示出含有作为栅极绝缘膜的20nm的SiN膜的ESD保护器件的漏极电流特性的图表；
图8C是示出用作栅极绝缘膜的SiN膜的膜厚与在栅电极和漏电极之间的击穿电压的关系的图表；
图9A是示出进行测量的ESD保护器件中的漏电极与栅电极重叠的ESD保护器件的结构的截面图；
图9B是示出进行测量的ESD保护器件中的漏电极的端部的位置在平面结构内与栅电极的端部的位置相重合的ESD保护器件的结构的截面图；
图9C是示出进行测量的ESD保护器件中的漏电极与栅电极不重叠的ESD保护器件的结构的截面图；
图10A是示出含有作为栅极绝缘膜的20nm的SiN膜并且其中重叠长度为0.16μm、0.0μm和-0.16μm的ESD保护器件的漏极电流特性的图表；
图10B是示出含有作为栅极绝缘膜的30nm的SiN膜并且其中重叠长度为0.16μm、0.0μm和-0.16μm的ESD保护器件的漏极电流特性的图表；
图10C是示出含有作为栅极绝缘膜的50nm的SiN膜并且其中重叠长度为0.16μm、0.0μm和-0.16μm的ESD保护器件的漏极电流特性的图表；
图11是示出在图9A至图9C中的ESD保护器件的重叠长度与在栅电极和漏电极之间的击穿电压的关系的图表；
图12是示出使用ESD保护器件来保护内部电路的电路结构的示例的电路图；
图13是示出具有图12中的电路配置的半导体器件的结构的示例的截面图；
图14是示出使用ESD保护器件来保护内部电路的电路配置的另一示例的电路图；以及
图15是示出具有图14中的电路配置的半导体器件的结构的示例的截面图。
具体实施方式
图2是示出根据本发明的一种实施例的半导体器件10的结构的截面图。半导体元件2（例如，MOS晶体管）形成于半导体衬底1的表面部分，在该半导体衬底1上形成有多个布线层3。在本实施例中，例如，将硅衬底用作半导体衬底1。每个布线层3包括层间绝缘膜4以及嵌入到为绝缘膜4的表面部分设置的沟槽内的布线线路5。在本实施例中，在最上层布线层3内的布线线路5是铝布线线路，而在其余的布线层3内的布线线路5是铜布线线路。并且，布线层3的数量为8个。例如，将具有比氧化硅低的介电常数的低介电常数绝缘层用作层间绝缘膜4。例如，作为低介电常数绝缘层，能够使用SiOC膜、SiLK膜（SiLK是注册商标）、HSQ（含氢硅倍半氧烷）膜、MHSQ（甲基化含氢硅倍半氧烷）膜、MSQ（甲基硅倍半氧烷）膜或者它们中的任意膜的多孔膜。半导体元件2、最下层布线层3内的布线线路5、以及两个相邻布线层3的布线线路5通过设置为穿过层间绝缘膜4的通路接触部6电连接。
存在这样的情形：将最上层布线层3称为布线层3-1，而将从顶部起的第二布线层3称为布线层3-2。将最上层层间绝缘膜4称为层间绝缘膜4-1，而将从顶部起的第二层间绝缘膜4称为层间绝缘膜4-2。
另外，以扩散防止层7覆盖除最上层层间绝缘膜4-1外的层间绝缘膜4以及嵌入到它们之内的布线线路5。扩散防止层7是用于防止布线线路5的材料（尤其是铜布线线路的铜）扩散的绝缘膜。例如，作为扩散防止层7，能够使用SiN膜、SiO2膜和SiCN膜。例如，扩散防止层7的厚度为10-50nm。应当注意，存在这样的情形：将最上层扩散防止层7称为扩散防止层7-1。
本发明的半导体器件10的一个特征在于：除了半导体衬底1外还形成了半导体层12，并且使用半导体层12来形成的有源元件被用于ESD保护器件11。在本实施例中，薄膜晶体管被用于ESD保护器件11。图3是示出ESD保护器件11的结构以及在其周围的半导体器件10的截面图。
布线沟槽形成于第二层间绝缘膜4-2内，并且布线线路5-1和5-2被嵌入到这些布线沟槽内。在本实施例中，布线线路5-1和5-2两者都是铜布线线路，并且在相同的布线线路形成工艺中使用镶嵌法（damascene method）来形成。布线线路5-2被用作薄膜晶体管的栅电极，该薄膜晶体管被用作ESD保护器件11（下文将描述）。因此，存在这样的情形：将布线线路502称为栅电极13。
半导体层12形成于扩散防止层7-1上，与栅电极13相对。在本实施例中，半导体层12由诸如InGaZnO（IGZO）、InZnO（IZO）、ZnO、ZnAlO和ZnCuO的氧化物半导体形成。可以在相对较低的温度下（在等于或小于400℃的温度下）形成这些氧化物半导体层。优势在于：当半导体层12由这些氧化物半导体中的任一种形成时，半导体层12能够在与用来形成半导体层12之下的布线层3的通用布线线路工艺相符的温度下形成。
硬掩模层14形成于半导体层12上。硬掩模层14是在半导体层12的图形化工艺中用作掩模的绝缘膜，并且例如SiO2膜和SiN膜被用作硬掩模层14。硬掩模层14起着在半导体器件10的制造工艺中防止半导体层12减少的作用。最上层层间绝缘膜4-1被形成为覆盖半导体层12和硬掩模层14。
布线沟槽和通孔形成于层间绝缘膜4-1内，并且以阻挡金属层8-3至8-5覆盖布线沟槽和通孔。阻挡金属层8-3被形成为接触布线层3-2的布线线路5-1，而阻挡金属层8-4和8-5被形成为接触半导体层12。例如，作为阻挡金属层8-3至8-5的材料，以Ti、Ta、Ru、W以及它们的氮化物或氧化物为例。阻挡金属层8-3至8-5可以是由任意这些材料形成的单层，并且可以是任意这些材料的两个或更多个层的叠层。例如，作为叠层阻挡金属层8-3至8-5的示例，以TiN（上层）/Ti（下层）或者TaN（上层）/Ta（下层）的叠层为例。阻挡金属层8-3至8-5在同一形成工艺中共同形成。阻挡金属层8-4和8-5被形成为在接触部分与半导体层12具有欧姆接触。
布线线路5-3至5-5和通路接触部6-3至6-5形成于被阻挡金属层8-3至8-5覆盖的布线沟槽和通孔内。布线线路5-3至5-5是属于布线层3-1的布线线路。布线线路5-3至5-5和通路接触部6-3至6-5在同一形成工艺中共同形成。布线线路5-3通过通路接触部6-3与布线层3-2内的布线线路5-1连接。另一方面，布线线路5-4和5-5分别通过通路接触部6-4和6-5与半导体层12连接。
布线线路5-4、通路接触部6-4和阻挡金属层8-4被用作薄膜晶体管的源电极，该薄膜晶体管被用作ESD保护器件11（下文将提及）。它们总体上被称为源电极15。另一方面，布线线路5-5、通路接触部6-5和阻挡金属层8-5被用作薄膜晶体管的漏电极。它们总体上被称为漏电极16。
在具有上述结构的半导体器件10中，布线线路5-1和5-3及通路接触部6-3被集成于半导体器件10内，作为集成电路的构件。另一方面，半导体层12、栅电极13、源电极15、漏电极16和扩散防止层7-1构成了薄膜晶体管。此时，位于半导体层12与栅电极13之间的扩散防止层7-1的一部分起着栅极绝缘膜的作用。在本实施例中，这种结构的薄膜晶体管被用于ESD保护器件11。当半导体层12由诸如InGaZnO（IGZO）、InZnO（IZO）、ZnO、ZnAlO和ZnCuO的氧化物半导体形成时，半导体层12起着N型半导体的作用，并且ESD保护器件11作为以电子为载流子的薄膜晶体管来工作。
图4A是示出半导体层12、栅电极13、源电极15和漏电极16的平面布置的示例的平面图。在此，在图4A中，X轴被定义为从源电极15到漏电极16的方向，而Y轴被定义为正交于X轴。半导体层12在源电极15与漏电极16之间的部分与栅电极13相对，并且这部分被用作沟道区。在图4A的平面布置中，源电极15、漏电极16和半导体层12各自的接触平面都具有相同的矩形形状。在源电极15与漏电极16之间的沿着半导体层12的距离是薄膜晶体管的栅极长度L，而在源电极15、漏电极16和半导体层12的接触平面的Y方向上的宽度是栅极宽度W。
图4A示出了源电极15和漏电极16各自的一部分与栅电极13重叠的平面布置。在图4A中，源电极15相对于栅电极13的重叠长度以符号dOL1示出，而漏电极16相对于栅电极13的重叠长度以符号dOL2示出。在此，重叠长度是在平面内从源电极15或漏电极16的端部到栅电极13的端部的距离。
可以使用源电极15和漏电极16不与栅电极13重叠的另一种平面布置。特别地，如图4B和图4C所示，采用漏电极16不与栅电极13重叠的结构（即，在漏电极16与半导体层12之间的接触平面在垂直于半导体衬底1的方向上不与栅电极13重叠的结构），在增大漏电极16与栅电极13之间的击穿电压方面是有效的。如图4B和图4C所示，在漏电极16不与栅电极13重叠的结构中，在漏电极16与栅电极13之间的距离deff变大。通过增加距离，由于漏极电压而施加于栅电极的端部的有效电场强度相比重叠结构而降低。因此，可以有效地增大在漏电极16与栅电极13之间的击穿电压。
图5A和图5B示意性地示出了在半导体器件10中的ESD保护器件11的使用示例。在一种实施例中，如图5A所示，ESD保护器件11的栅电极13与源电极15连接，而共同连接的栅电极13和源电极15与地焊盘17连接。另一方面，ESD保护器件11的漏电极16与I/O焊盘18连接，以输入和输出信号。根据这样的连接，ESD保护器件11起着栅极接地型N沟道晶体管的作用。此外，如图5B所示，电阻元件19可以与栅电极13连接。例如，电阻元件19可以通过布线线路电阻来实现。
上文说明的本实施例的半导体器件10的结构存在各种优点。首先，根据本实施例的半导体器件10的结构，芯片面积能够减小。图1所示的半导体器件100的结构除了逻辑电路区100A之外还需要设置ESD保护器件区100B。另一方面，因为在本实施例的半导体器件10中，ESD保护器件11能够形成于半导体衬底1的半导体器件2的区域之上，所以不需要为ESD保护器件11设置专用的区域。这在芯片面积的减小方面是有效的。
另外，在具有本实施例的结构的ESD保护器件11中，存在可以在宽的范围内调整击穿电压的优点。栅电极13与漏电极16之间的击穿电压能够通过适当地选择扩散防止层7-1的材料和膜厚而在宽的范围内进行调整。此外，如图4B和图4C所示，当漏电极16不与栅电极13重叠时，可以基于漏电极16与栅电极13之间的距离来调整在栅电极13与漏电极16之间的击穿电压。
特别地，由于击穿电压调整，本实施例的ESD保护器件11能够被设计成高击穿电压器件。首先，如果使扩散防止层7-1的膜厚变厚，则能够增大在漏电极16与栅电极13之间的击穿电压。此外，当漏电极16不与栅电极13重叠时（如图4B所示），栅电极13与漏电极16之间的击穿电压能够通过增加漏电极16与栅电极13之间的距离来增大。此外，可以通过选择具有大带隙的材料作为半导体层12而增大源电极15与漏电极16之间的击穿电压。例如，一般地，因为氧化物半导体具有比硅的带隙（大约1.2eV）大的带隙，所以能够通过将氧化物半导体用作半导体层12而使在栅电极13与漏电极16之间的击穿电压变大。例如，InGaZnO（IGZO）的带隙为3.3-3.4eV，而诸如InZnO（IZO）、ZnO、ZnAlO和ZnCuO的其他氧化物半导体具有等于或大于3.2eV的带隙。以此方式，根据在本实施例中的ESD保护器件11的结构，取决于设计，能够实现具有20-100V的击穿电压的ESD保护器件，而这在使用一般的硅半导体衬底的CMOS集成电路中是困难的。
此外，在本实施例的半导体器件10中存在ESD浪涌达不到半导体衬底1的优点。在ESD保护器件107被设置于半导体衬底101内的结构中，当ESD浪涌如图1中的箭头所示出的那样被施加于焊盘（在图1中为I/O焊盘）时，存在大电流流过半导体衬底101的可能。当大电流流过半导体衬底1时，存在发生因功率消耗所致的局部加热从而导致由于该热量而在半导体衬底101（例如，硅衬底）中发生热破坏的可能。另一方面，在本实施例中，因ESD浪涌所致的电流能够被传送到地焊盘17而不流过半导体衬底1，从而能够防止半导体衬底1的热破坏。此外，通过使用图1所示的常规ESD保护器件以及本实施例的ESD保护器件11两者，使得能够减弱被传递到半导体衬底的ESD浪涌的结构成为可能。根据这样的结构，能够在不增加芯片面积的情况下提高ESD保护器件的特性。
当设置于布线层3内的ESD保护器件11像本实施例一样地使用时，可以预料，热量通过大电流和大电压的施加而在ESD保护器件11和布线层3的布线线路5内局部产生。要处理该问题，可以在ESD保护器件11附近形成具有高的热导率的金属布线线路（例如，Cu布线线路和Al布线线路），作为热辐射路线。图6是示出具有高的热导率的金属布线被设置于ESD保护器件11附近的结构的示例的截面图。在图6所示的结构中，用于热辐射的布线线路21和22形成于与源电极15和漏电极16相同的布线层3-1内。此外，用于热辐射的布线线路23形成于布线层3-1以上的布线层3内，在该布线层3-1内形成有源电极15和漏电极16。以此方式，通过采用由布线线路21至23使在ESD保护器件11和布线层3内局部产生的热量减少的结构，能够提高ESD保护器件11的耐热性和可靠性。布线线路21至23可以用作电源线、地线和信号布线线路，并且可以专用于热辐射。当布线线路21至23专用于热辐射时，它们不必与其他布线线路5以及别的器件连接。
上述ESD保护器件11可以被用于保护内部电路免受ESD浪涌的影响。在此，内部电路是使用形成于半导体衬底1之上的有源元件（主要为MOS晶体管）的电路，使用形成于半导体衬底1之上的布线层3内的有源元件（使用形成于布线层3内的半导体层的有源元件）的电路，以及含有形成于半导体衬底1之上的有源元件和形成于布线层3内的有源元件两者的电路。
图12示出了使用上述ESD保护器件11来保护内部电路203免受ESD浪涌影响的电路配置的示例。在图12的电路配置中，ESD保护器件11的地和内部电路203的地是分离的，地焊盘201与ESD保护器件11连接，而地焊盘202与内部电路203连接。通过使ESD保护器件11的地与内部电路203的地分离，使大容量的电流确定地流向与ESD保护器件11连接的地焊盘201成为可能。当为ESD保护器件11和内部电路203设置共同地时，存在着在工作电压以上的电压被短暂施加于内部电路203的担心。但是，通过分离地，能够避免该问题。因而，能够提高针对ESD浪涌的可靠性。
图13是示出图12所示的电路配置的半导体器件的结构的示例的截面图。在图13的这种情形中，I/O焊盘18与内部电路203和ESD保护器件11两者连接，但是本发明并不限定于这样的配置。当ESD浪涌204从I/O焊盘18进入时，电流流过形成于布线层3内的ESD保护器件11。也就是说，没有ESD浪涌204侵入含有形成于半导体衬底1上的半导体器件2的内部电路203，能够使ESD浪涌204流入与ESD保护器件11连接的地焊盘201。因而，能够防止内部电路203被破坏。
图14示出了含有使用形成于半导体衬底1之上的有源元件的内部电路206以及使用形成于布线层3内的有源元件的内部电路207两者的半导体器件的电路配置的示例。形成于布线层3内的有源元件意指通过使用形成于布线层3内的半导体层而形成的有源元件，如ESD保护器件11。内部电路206和207电连接，并且来自形成于半导体衬底1内的有源元件的输出信号被供应给形成于布线层3内的有源元件。应当注意，形成于半导体衬底1内的有源元件以及形成于布线层3内的有源元件可以在没有电连接的情况下单独地工作。当使用形成于半导体衬底1内的有源元件的内部电路206的工作电压以及使用形成于布线层3内的有源元件的内部电路207的工作电压彼此不同时，I/O焊盘可以分开设置。在图14的电路配置中，与内部电路206连接的I/O焊盘18以及与内部电路207连接的I/O焊盘18A分开设置。在这种情况下，所希望的是将ESD保护器件与I/O焊盘18和18A中的每一个连接。在图14的电路配置中，ESD保护器件11和11A与I/O焊盘18和18A连接，该I/O焊盘18和18A分别与内部电路206和207连接。
图15是示出具有图14的电路配置的半导体器件的结构的示例的截面图。在图15的结构中，使用形成于半导体衬底1内的有源元件的内部电路206以及使用形成于布线层3内的有源元件的内部电路207电连接。此外，设置ESD保护器件11和11A以保护内部电路206和207。
以下，将描述示出作为示例被实际制成的ESD保护器件11的特性的实验结果。
<示例>
图7A是示出像晶体管那样工作的ESD保护器件11的特性的示例的图表，而图7B是示出像二极管那样工作的ESD保护器件11的特性的示例的图表。在所测量的ESD保护器件11中，半导体层12由IGZO形成，并且还将20-nm的SiN用作栅极绝缘膜（扩散防止层7-1）。如图7A所示，当在源极电压（源电极15的电压）被固定于0V并且漏极电压Vd（漏电极16的电位）被固定于1V的状态下给栅电极13施加正向偏压时，有漏极电流流过，然而当给栅电极施加负向偏压时，漏极电流被阻断。该结果意味着ESD保护器件11实际上像晶体管那样工作。另一方面，如图7B所示，当在栅电极13和源电极15被固定于0V的状态下给漏电极16施加正向偏压时，漏极电流被阻断（这意味着ESD保护器件11采用二极管接法），然而当给漏电极16施加负向偏压时，有漏极电流流过。在图7B的示例中，导通电压为-0.7V。该结果意味着ESD保护器件11实际上像二极管那样工作（执行整流操作）。以此方式，本发明的发明人通过实验确认了制备于布线层3内的ESD保护器件11实际上作为有源元件（晶体管或二极管）来工作。
如上所述，本实施例的ESD保护器件11的优点在于：能够实现高的击穿电压特性，并且击穿电压的调整自由度大。本发明的发明人实际测量了ESD保护器件11的击穿电压，并且证实了这样的优点。进行击穿电压测量的ESD保护器件11的结构如下。半导体层12为10nm的IGZO膜，并且将20-50nm的SiN膜用作栅极绝缘膜（扩散防止层7-1）。栅极长度L和栅极宽度W是0.6μm。源电极15和漏电极16与栅电极13重叠，并且重叠长度dOL1和dOL2为0.16μm。如图8A所示，在栅电极13和源电极15共同固定地连接至0V的情况下，偏压被施加于漏电极16。当ESD保护器件11被用作栅极接地型N沟道晶体管时，在技术上正确的是以这样的接法来测量击穿电压，因为栅电极13和源电极15被共同连接。
图8B是示出当半导体层12为10nm的IGZO膜并且栅极绝缘膜（扩散防止层7-1）为20nm的SiN膜时，根据施加于漏电极16的偏压（漏极电压Vd）的变化的漏极电流Id和栅极电流Ig的变化的图表。增加漏极电压Vd，ESD保护器件11在高于20V的某一电压下被破坏，而漏极电流Id和栅极电流Ig快速地增加，然后快速地降低。破坏模式是栅极绝缘膜的击穿。也就是说，该测量允许测量ESD保护器件11的栅电极和漏电极之间的击穿电压，并且指示源电极和漏电极之间的击穿电压高于栅电极与漏电极之间的击穿电压。
图8C是示出用作栅极绝缘膜的SiN膜的膜厚与以此方式测量的ESD保护器件11的击穿电压的关系的图表。通过将SiN膜的膜厚设定为20nm，能够在栅电极与漏电极之间实现等于或大于20V的击穿电压。此外，通过将SiN膜的膜厚增加至50nm，可以使在漏电极与栅电极之间的击穿电压增加至大约50V。此外，本实施例的ESD保护器件11能够实现击穿电压特性，并且具有大的击穿电压调整自由度。应当注意，虽然ESD保护器件11的击穿电压能够通过增加SiN膜的膜厚来增加，但是所希望的是SiN膜的膜厚等于或小于100nm，因为如果SiN膜的膜厚过厚，则流过ESD保护器件11的电流会变小。
在栅电极与漏电极之间的击穿电压能够通过增加在半导体层12的平面内的栅电极13与漏电极16之间的距离（即，防止漏电极16重叠于栅电极13之上）来增大。本发明的发明人通过测量实际制成的ESD保护器件11的特性证明了上述情况。图9A至图9C是示出ESD保护器件11的截面结构的截面图。在图9A的结构中，漏电极16与栅电极13重叠，在图9B的结构中，漏电极16的端部与栅电极13的端部在平面方向上相重合，而在图9C的结构中，漏电极16不与栅电极13重叠。应当注意，在漏电极16不与栅电极13重叠的结构（图9C）中，在平面方向上从漏电极16到栅电极13的距离被定义为负值的重叠长度。像图8B和图8C的情形那样，半导体层12是10nm的IGZO膜，而20-50nm的SiN膜被用作栅极绝缘膜（扩散防止层7-1）。栅极长度L和栅极宽度W是0.6μm。
图10A、图10B和图10C是在SiN膜的膜厚分别为20nm、30nm和50nm时的漏极电流特性的图表。单点划线指示在重叠长度为0.16μm时的漏极电流，虚线指示在重叠长度为0.0μm时的漏极电流，而实线指示在重叠长度为-0.16μm时（即，在不发生任何重叠时）的漏极电流。在漏极电流特性的图表中，栅电极与漏电极之间的电压VGD在漏极电流突然改变的地方示出了栅电极与漏电极之间的击穿电压。
图11是示出在栅电极和漏电极之间的击穿电压与从漏电极16到栅电极13的重叠长度的关系的图表。如同根据图11所理解的，栅电极与漏电极之间的击穿电压不取决于在漏电极16与栅电极13重叠的结构中的重叠长度、以及在漏电极16的端部与栅电极13的端部在平面方向上彼此相重合的结构中的重叠长度。这是因为在漏电极16与栅电极13之间的距离deff（按最短的长度）与扩散防止层7-1的膜厚相同。另一方面，当漏电极16不与栅电极13重叠时，在漏电极16与栅电极13之间的距离deff增大。应当认为，在栅电极与漏电极之间的击穿电压的增大是由距离deff的增大引起的。
如上所述，对本发明的实施例已经进行了详细描述，但是本发明并不限定于上述实施例。本发明能够在由本领域技术人员进行各种修改之后实现。特别地，虽然在图2中公开了为最上层布线层3-1设置半导体层12的结构，但是应当注意，半导体层12可以设置于适合的位置，只要半导体层12与半导体衬底1分离即可。
附图标记说明
10：半导体器件
1： 半导体衬底
2： 半导体器件
3： 布线层
4： 层间绝缘膜
5： 布线线路
6： 通路
7： 扩散防止层
8： 阻挡金属层
11：ESD保护器件
12：半导体层
13：栅电极
14：        硬掩模层
15：        源电极
16：        漏电极
17：        地焊盘
18：        I/O焊盘
19：        电阻元件
21，22，23：布线线路
100：       半导体器件
101：       半导体衬底
102：       半导体元件
103：       布线层
104：       布线线路
105：       层间绝缘膜
106：       通路
107：       ESD保护器件
108、109：  布线线路
201、202：  地焊盘
203：       内部电路
204：       ESD浪涌
206，207：  内部电路

Claims (7)

1.一种半导体器件，包括：
半导体器件形成于其上的半导体衬底；
第一焊盘及第二焊盘；
形成于所述半导体衬底之上的第一绝缘膜；
多个布线线路，嵌入到设置于所述第一绝缘膜中的沟槽中；
设置为覆盖所述第一绝缘膜和所述多个布线线路的第二绝缘膜；
形成于所述第二绝缘膜之上的半导体层；
与所述半导体层连接的源电极；以及
与所述半导体层连接的漏电极，
其中所述多个布线线路包括设置于与所述半导体层相对的位置的栅电极，并且
其中所述半导体层、所述源电极、所述漏电极和所述栅电极构成ESD保护器件，以从所述第一焊盘向所述第二焊盘释放由ESD浪涌导致的电流。
2.根据权利要求1所述的半导体器件，其中所述半导体层由InGaZnO、InZnO、ZnO、ZnAlO和ZnCuO中的任意材料形成。
3.根据权利要求1或2所述的半导体器件，其中所述漏电极与所述半导体层接触的接触部分在垂直于所述半导体衬底的方向上与所述栅电极不重叠。
4.根据权利要求1至3中的任一项所述的半导体器件，其中所述栅电极与所述漏电极之间的击穿电压等于或大于20V。
5.根据权利要求4所述的半导体器件，其中所述第二绝缘膜是SiN膜。
6.根据权利要求5所述的半导体器件，其中所述第二绝缘膜的膜厚在20nm与100nm之间。
7.根据权利要求1至6中的任一项所述的半导体器件，还包括：
设置于所述ESD保护器件附近的布线线路，用以辐射热量。
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