CN102610556A - 减小双层前金属介电质层开裂现象的方法 - Google Patents
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Abstract
本发明提供了一种减小双层前金属介电质层开裂现象的方法、以及所述方法制备的MOS器件，在第一金属介电层和第二金属介电层之间，形成有过渡层，其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性，由于过渡层原位生长在第一金属介电层上，没有破真空，所以使得过渡层与第一金属介电层之间产生了很好的粘结性；同时过渡层与第二金属介电层性质接近，与第二金属介电层之间也具有良好的粘结性，从而缓解或消除了双层前金属介电层两层薄膜之间的开裂。
Description
技术领域
本发明涉及一种改善半导体器件性能的方法，尤其涉及一种防止MOS器件中双层前金属介电质层开裂的方法。
背景技术
随着CMOS技术按摩尔定律而高速发展，当器件的关键尺寸已缩小至90nm之下以后，沉积PMD通常需要采用高密度等离子体化学气相沉积（HDP CVD）形成。该方法是沉积和蚀刻同时进行，其需要较高的等离子体密度以及较大功率的射频电源，通常所用的射频功率为5000瓦以上。
中国专利CN1216407C披露了一种可改善高密度等离子体化学气相沉积法所成形的金属层间介电层均匀度控制不佳的情况的制造方法，首先是在制作有多个内连导线的半导体基底上，共形成一均匀性与附着性俱佳的薄PE-TEOS。而后，以高密度等离子体化学气相法于第一氧化层上形成第二氧化层，并填入那些内连导线间的间隙。最后，再以等离子体增强化学气相沉积法于第二氧化层上形成第三氧化层。根据该发明的方法，不仅可达到极佳的间隙填充效果，还可改善介电层品质不佳的情形。
中国专利CN100454497C涉及一种在半导体基底中填充缝隙的方法。在反应室中提供基底和含有至少一种重氢化合物的气体混合物。使该气体混合物反应而通过同时进行的层沉积和蚀刻在基底上形成材料层。该材料层填充缝隙，使得缝隙内的材料是基本上没有间隙的。该发明包括提供改善沉积速率均匀性的方法。材料在至少一种选自D2、HD、DT、T2和TH的气体的存在条件下沉积在表面上。在沉积期间净沉积速率横跨表面具有的偏差程度在其他方面基本上相同的条件下相对于使用H2沉积发生的偏差程度获得了可测得的改善。
中国专利CN1299358C提供了一种具有双层保护层的镶嵌金属内连线结构，包含有一半导体晶片；一介电层设于该半导体晶片上，该介电层内形成有一镶嵌凹洞；一铜金属导线，设于该镶嵌凹洞内，该铜金属导线具有一经过CMP研磨过的上表面，使该上表面约与该介电层齐平；以及一双层保护层，包括一HDPCVD氮化硅层以及一掺杂碳化硅(doped silicon carbide)上层覆于该铜金属导线的上表面。该铜金属导线层的该上表面是在CMP研磨后，以氢气等离子体或氨气(ammonia)等离子体预处理。该高密度等离子体化学气相沉积氮化硅层是利用在350℃下的高密度等离子体化学气相沉积(HDPCVD)法沉积而成。
但是利用HDP方法在形成PMD时，由于其等离子体密度高、功率大以及生长的时间长，在实际生产过程中，会造成对栅极氧化层的损伤，使其漏电流增加，器件的可靠性下降。
为了降低沉积前金属介电质层时等离子体对栅极氧化层的损伤，可采用双层前金属层沉积法，例如，第一层为HDP方法沉积的PSG（磷硅玻璃），第二层为等离子体增强化学气相沉积法（PECVD）沉积的SiO2，其中HDP PSG中的P主要用来捕获游离于器件中的金属离子。
然而这第一金属介电层和第二金属介电层两种不同性质的薄膜在其界面粘结性能不好，在后续的加工步骤过程中，容易产生开裂的现象。
发明内容
为了缓解或消除双层前金属层介电层之间的开裂现象，本发明提供了一种减小双层前金属介电质层开裂现象的方法，本发明在沉积金属介电层完成之后，原位生长一层过渡层，利用该方法，可消除双层前金属介电质层在两层薄膜之间开裂的现象。
因此，本发明的第一个目的是提供一种减小双层前金属介电质层开裂现象的方法，具体地，该方法步骤包括：
步骤1，提供具有NMOS和/或PMOS区域的衬底，在所述衬底上沉积蚀刻阻挡层；
步骤2，在所述阻挡层上沉积第一金属介电层；
步骤3，在第一金属介电层上原位沉积一层过渡层；
步骤4，在所述过渡层上沉积第二金属介电层；
步骤5，对第二金属介电层进行化学机械研磨至设计要求的厚度；
其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性。
本发明的第二个目的是提供一种MOS器件，包括衬底，所述衬底中包含NMOS和/或PMOS区域，在所述衬底上依次沉积有蚀刻阻挡层、第一金属介电层，在所述第一金属介电层上有一层原位生长的过渡层，在所述过渡层上方沉积有第二金属介电层；其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性。
本发明上述的方法和MOS器件中，所述第一金属介电层材质优选为磷酸硅玻璃，尤其是高密度等离子体工艺制备的磷硅玻璃（HDP-PSG）。其中，P含量优选为2~8%。
其中，第一金属介电层沉积温度优选为≤500℃。
本发明上述的方法和MOS器件中，所述过渡层材质优选为二氧化硅，所述第一金属介电层厚度与所述过渡层厚度比例优选为800~2000：50~500，并分别优选为800~2000?和50~500?。
本发明所述过渡层原位沉积条件优选为包括：
底部射频功率（LF Power） 3000~5000W；
中部射频功率（MF Power） 1000~2000W；
高部射频功率（HF Power） 4000~6000W；
硅烷流量（Silane Flow） 200~300sccm；
氦气流量（Helium Flow） 200~300sccm；
顶部氧气流量（O2-top Flow） 300~600sccm；
侧部氧气流量（O2-side Flow） 100~300sccm。
本发明上述的方法和MOS器件中，所述第二金属介电层材质优选为二氧化硅，在过渡层上的沉积方法优选为CVD，更佳的沉积方法为PECVD。
其中，第二金属介电层沉积温度优选为300~500℃。
其中，第二金属介电层沉积厚度与第一金属介电层沉积厚度之间的比例优选为3000~10000：800~2000，第二金属介电层沉积厚度优选为3000~10000?。
本发明上述的方法和MOS器件中，所述蚀刻阻挡层可以是氮化硅、碳化硅、碳氮化硅、聚合物阻挡层、TEOS阻挡层等。
本发明提供的减小双层前金属介电质层开裂现象的方法、以及所述方法制备的MOS器件，在第一金属介电层和第二金属介电层之间，形成有过渡层，通过过渡层与第一金属介电层和第二金属介电层之间良好的粘结性能，将第一金属介电层和第二金属介电层连接，可有效地防止或缓解双层前金属介电质层开裂现象。
附图说明
图1为本发明减小双层前金属介电质层开裂现象的方法的流程示意图；
图2为本发明MOS器件结构示意图。
具体实施方式
本发明提供了一种减小双层前金属介电质层开裂现象的方法、以及所述方法制备的MOS器件，在第一金属介电层和第二金属介电层之间，形成有过渡层，其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性。
虽然过渡层与第一金属介电层材质之间粘结性能不如与第二金属介电层材质之间的粘结性，但是由于过渡层原位生长在第一金属介电层上，没有破真空，所以使得过渡层与第一金属介电层之间产生了很好的粘结性；同时过渡层与第二金属介电层性质接近，过渡层与第二金属介电层之间也具有良好的粘结性，从而缓解或消除了双层前金属介电层两层薄膜之间的开裂。
下面参照图1和图2，通过具体实施例对本发明减小双层前金属介电质层开裂现象的方法、以及所述方法制备的MOS器件进行详细的介绍和描述，以使更好的理解本发明，但是应当理解的是，下述实施例并不限制本发明范围。
实施例1
步骤1，提供含NMOS和/或PMOS区域的衬底，并沉积阻挡层
提供一种CMOS器件的衬底1，衬底中包含有NMOS和PMOS区域。
采用化学气相沉积（CVD）的方法，在衬底1上沉积一层氮化硅阻挡层2。
步骤2，在阻挡层上方沉积第一金属介电层
400℃条件下，在氮化硅阻挡层的上方沉积一层材质为HDP PSG的第一金属介电层3，并控制第一金属介电层3是厚度为800?。
其中，HDP PSG中P含量为5%。
步骤3，在第一金属介电层上原位沉积过渡层
第一金属层生长完成后，向第一金属层上原位沉积不含磷的二氧化硅过渡层4，二氧化硅过渡层4的原位沉积条件如下：
底部射频功率（LF Power） 4000W；
中部射频功率（MF Power） 2000W；
高部射频功率（HF Power） 5000W；
硅烷流量（Silane Flow） 200sccm；
氦气流量（Helium Flow） 200sccm；
顶部氧气流量（O2-top Flow） 600sccm；
侧部氧气流量（O2-side Flow） 200sccm。
控制二氧化硅过渡层4的厚度为200?。
步骤4，在过渡层上沉积第二金属介电层
采用PECVD方法，350℃条件下，在过渡层4上沉积材质为二氧化硅的第二金属介电层5。由于后续工序中还需要进行平坦化，因此，第二金属介电层5的厚度应当较大，本实施例中，控制第二金属介电层5的厚度为3000?。
步骤5，对第二金属介电层进行化学机械研磨，直至达到设计要求的厚度
化学机械研磨为本领域现有技术，因此，本实施例中不再赘述。
参照图2，本实施例制备的MOS器件为CMOS器件，包括衬底1，衬底内含有PMOS区域11和NMOS区域12，PMOS区域11和NMOS区域12被浅沟槽13隔开。
在衬底1上有蚀刻阻挡层2，阻挡层2将衬底1（包括PMOS区域11和NMOS区域）覆盖，阻挡层2上为HDP HSG材质的第一金属介电层3，第一金属介电层3的厚度为800?，P含量为5%。
第一金属介电层3上有一层原位沉积的二氧化硅过渡层4，过渡层4的厚度为200?，过渡层4上为二氧化硅材质的第二金属介电层5。
由于过渡层4原位沉积在HDP PSG上，没有破真空，与第一金属介电层3的粘结性能较好，同时过渡层4与第二金属层5为相同材质，因此性能相同，具有良好的粘结性能。
在NMOS区域12的一侧，还设有钨塞14。
实施例2
步骤1，提供含NMOS和/或PMOS区域的衬底，并沉积阻挡层
本步骤参照实施例1中步骤1所述方法实施。
步骤2，在阻挡层上方沉积第一金属介电层
480℃条件下，在氮化硅阻挡层的上方沉积一层材质为HDP PSG的第一金属介电层3，并控制第一金属介电层3是厚度为1800?。
其中，HDP PSG中P含量为3%。
步骤3，在第一金属介电层上原位沉积过渡层
第一金属层生长完成后，向第一金属层上原位沉积不含磷的二氧化硅过渡层4，二氧化硅过渡层4的原位沉积条件如下：
底部射频功率（LF Power） 4700W；
中部射频功率（MF Power） 1500W；
高部射频功率（HF Power） 4000W；
硅烷流量（Silane Flow） 200sccm；
氦气流量（Helium Flow） 250sccm；
顶部氧气流量（O2-top Flow） 400sccm；
侧部氧气流量（O2-side Flow） 230sccm。
控制二氧化硅过渡层4的厚度为60?。
步骤4，在过渡层上沉积第二金属介电层
采用PECVD方法，300℃条件下，在过渡层4上沉积材质为二氧化硅的第二金属介电层5。由于后续工序中还需要进行平坦化，因此，第二金属介电层5的厚度应当较大，本实施例中，控制第二金属介电层5的厚度为8000?。
步骤5，对第二金属介电层进行化学机械研磨，直至达到设计要求的厚度
化学机械研磨为本领域现有技术，因此，本实施例中不再赘述。
参照图2，本实施例制备的MOS器件为CMOS器件，第一金属介电层3的厚度为1800?，P含量为3%。
第一金属介电层3上有一层原位沉积的二氧化硅过渡层4，过渡层4的厚度为60?，过渡层4上为二氧化硅材质的第二金属介电层5。
实施例3
步骤1，提供含NMOS和/或PMOS区域的衬底，并沉积阻挡层
本步骤参照实施例1中步骤1所述方法实施。
步骤2，在阻挡层上方沉积第一金属介电层
450℃条件下，在氮化硅阻挡层的上方沉积一层材质为HDP PSG的第一金属介电层3，并控制第一金属介电层3是厚度为1000?。
其中，HDP PSG中P含量为6%。
步骤3，在第一金属介电层上原位沉积过渡层
第一金属层生长完成后，向第一金属层上原位沉积不含磷的二氧化硅过渡层4，二氧化硅过渡层4的原位沉积条件如下：
底部射频功率（LF Power） 3300W；
中部射频功率（MF Power） 2000W；
高部射频功率（HF Power） 6000W；
硅烷流量（Silane Flow） 300sccm；
氦气流量（Helium Flow） 200sccm；
顶部氧气流量（O2-top Flow） 600sccm；
侧部氧气流量（O2-side Flow） 100sccm。
控制二氧化硅过渡层4的厚度为300?。
步骤4，在过渡层上沉积第二金属介电层
采用PECVD方法，400℃条件下，在过渡层4上沉积材质为二氧化硅的第二金属介电层5。由于后续工序中还需要进行平坦化，因此，第二金属介电层5的厚度应当较大，本实施例中，控制第二金属介电层5的厚度为10000?。
步骤5，对第二金属介电层进行化学机械研磨，直至达到设计要求的厚度
参照图2，本实施例制备的MOS器件为CMOS器件，第一金属介电层3的厚度为1000?，P含量为6%。
第一金属介电层3上有一层原位沉积的二氧化硅过渡层4，过渡层4的厚度为300?，过渡层4上为二氧化硅材质的第二金属介电层5。
实施例4
步骤1，提供含NMOS和/或PMOS区域的衬底，并沉积阻挡层
步骤2，在阻挡层上方沉积第一金属介电层
480℃条件下，在氮化硅阻挡层的上方沉积一层材质为HDP PSG的第一金属介电层3，并控制第一金属介电层3是厚度为900?。
其中，HDP PSG中P含量为8%。
步骤3，在第一金属介电层上原位沉积过渡层
第一金属层生长完成后，向第一金属层上原位沉积不含磷的二氧化硅过渡层4，二氧化硅过渡层4的原位沉积条件如下：
底部射频功率（LF Power） 5000W；
中部射频功率（MF Power） 1000W；
高部射频功率（HF Power） 6000W；
硅烷流量（Silane Flow） 200sccm；
氦气流量（Helium Flow） 300sccm；
顶部氧气流量（O2-top Flow） 500sccm；
侧部氧气流量（O2-side Flow） 300sccm。
控制二氧化硅过渡层4的厚度为500?。
步骤4，在过渡层上沉积第二金属介电层
采用PECVD方法，500℃条件下，在过渡层4上沉积材质为二氧化硅的第二金属介电层5。由于后续工序中还需要进行平坦化，因此，第二金属介电层5的厚度应当较大，本实施例中，控制第二金属介电层5的厚度为10000?。
步骤5，对第二金属介电层进行化学机械研磨，直至达到设计要求的厚度
参照图2，本实施例制备的MOS器件为CMOS器件，第一金属介电层3的厚度为900?，P含量为8%。
第一金属介电层3上有一层原位沉积的二氧化硅过渡层4，过渡层4的厚度为500?，过渡层4上为二氧化硅材质的第二金属介电层5。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。
Claims (10)
1.一种减小双层前金属介电质层开裂现象的方法，其特征在于，
步骤1，提供具有NMOS和/或PMOS区域的衬底，在所述衬底上沉积蚀刻阻挡层；
步骤2，在所述阻挡层上沉积第一金属介电层；
步骤3，在第一金属介电层上原位生长一层过渡层；
步骤4，在所述过渡层上沉积第二金属介电层；
步骤5，对第二金属介电层进行化学机械研磨至设计要求的厚度；
其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性。
2.根据权利要求1所述的减小双层前金属介电质层开裂现象的方法，其特征在于，第一金属介电层厚度、过渡层厚度比例为800~2000：50~500。
3.根据权利要求1所述的减小双层前金属介电质层开裂现象的方法，其特征在于，所述第一金属介电层材质为磷酸硅玻璃。
4.根据权利要求1所述的减小双层前金属介电质层开裂现象的方法，其特征在于，所述第一金属介电层中P含量为2~8%。
5.根据权利要求1~4中任意一项所述的减小双层前金属介电质层开裂现象的方法，其特征在于，所述过渡层和/或第二介电层材质为二氧化硅。
6.根据权利要求5所述的减小双层前金属介电质层开裂现象的方法，其特征在于，所述过渡层原位沉积条件包括：
底部射频功率 3000~5000W；
中部射频功率 1000~2000W；
高部射频功率 4000~6000W；
硅烷流量 200~300sccm；
氦气流量 200~300sccm；
顶部氧气流量 300~600sccm；
侧部氧气流量 100~300sccm。
7.一种MOS器件，其特征在于，包括衬底，所述衬底中包含NMOS和/或PMOS区域，在所述衬底上依次沉积有蚀刻阻挡层、第一金属介电层，在所述第一金属介电层上有一层原位生长的过渡层，在所述过渡层上方沉积有第二金属介电层；
其中，过渡层材质与第二金属介电层材质之间的粘结性大于过渡层与第一金属介电层材质之间的粘结性。
8.根据权利要求7所述的MOS器件，其特征在于，所述第二金属介电层和/或过渡层材质为二氧化硅。
9.根据权利要求7所述的MOS器件，其特征在于，所述第一金属介电层为磷酸硅玻璃。
10.根据权利要求7~9中任意一项所述的MOS器件，其特征在于，所述第一金属介电层与过渡层厚度比例为800~2000：50~500。
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