CN102054836B

CN102054836B - 一种用于静电放电的晶闸管

Info

Publication number: CN102054836B
Application number: CN200910198070.1A
Authority: CN
Inventors: 何军; 单毅
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-10-28
Filing date: 2009-10-28
Publication date: 2012-11-21
Anticipated expiration: 2029-10-28
Also published as: CN102054836A

Abstract

一种用于静电放电的晶闸管，包括：寄生PNP管、寄生NPN管及短沟道NMOS管；所述寄生PNP管的发射极连接阳极接线柱，其基极通过N阱的寄生电阻连接阳极接线柱；其集电极连接寄生NPN管的基极，并通过P阱的寄生电阻连接阴极接线柱；所述寄生NPN管的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻连接阳极接线柱；所述短沟道NMOS管的漏极通过N阱的寄生电阻连接阳极接线柱，其源极连接阴极接线柱，所述短沟道NMOS管的栅长小于0.35微米。本发明通过在一定范围内变化短沟道NMOS管的实际栅长，能够得到较低的且可以调节的晶闸管触发电压。

Description

一种用于静电放电的晶闸管

技术领域

本发明涉及半导体集成电路的保护电路设计领域，尤其是涉及一种用于静电放电的晶闸管。

背景技术

在集成电路芯片的制造、封装和使用过程中，都会出现ESD(Electro StaticDischarge，静电放电)现象。ESD表现为瞬间的高压脉冲，这种瞬间释放的大量电荷极有可能破坏集成电路内部的功能器件。因此，通常在内部电路和外部信号源或电源之间设置一个用于静电放电的晶闸管。

目前，常用的静电保护电路中典型的放电单元晶闸管的结构如图1所示，其中左侧P⁺、N阱、右侧P阱、N⁺组成了一个晶闸管，左侧的N⁺和P⁺共同连接到阳极接线柱，右侧的N⁺和P⁺共同连接到阴极接线柱，阴影部分表示STI(Shallow Trench Isolation，浅槽隔离)。所述保护装置的等效电路如虚线部分所示，寄生PNP三极管T1’(由左侧P⁺、N阱和右侧P阱组成)的基极通过N阱寄生电阻Rnw’连接到阳极接线柱10’，以提供发射极与基极之间的压降；寄生NPN三极管T2’(由N阱、右侧P阱和N⁺组成)的基极通过P阱寄生电阻Rpw’连接到阴极接线柱20’，以提供基极与发射极之间的压降。

在阳极上出现一个ESD脉冲后，当该ESD电压高到一定程度时，N阱和P阱构成的反向p-n结被击穿，产生一个漏电流流入P阱，此电流流经所述P阱寄生电阻Rpw’并在其两端产生电压降，使得T2’的基极和发射极处于正偏，T2’开始导通。一旦T2’导通后，有电流流入T2’的集电极，此电流流经N阱寄生电阻Rnw’并在其两端同样产生电压降，使得T1’的发射极和基极正偏，因此T1’也随之导通。如此一个正反馈触发机制使得整个晶闸管结构得以导通，泄放ESD电流、消除ESD的过高电压，保护内部电路。

但是，晶闸管构成的保护装置触发电压(导通电压)，取决于N阱和P阱构成的反向p-n结发生击穿时加在阳极的电压，一般该保护装置的导通电压都高于内部电路的栅氧化层击穿电压，栅氧化层被击穿时保护装置还未导通，无法真正起到保护内部电路的作用。

发明内容

本发明解决的问题是提供一种用于静电放电的晶闸管，以降低晶闸管的触发电压，从而提供对内部电路有效的保护。

为解决上述问题，本发明提供一种用于静电放电的晶闸管，包括：寄生PNP管、寄生NPN管及短沟道NMOS管；

所述寄生PNP管的发射极连接阳极接线柱，其基极通过N阱的寄生电阻连接阳极接线柱；其集电极连接寄生NPN管的基极，并通过P阱的寄生电阻连接阴极接线柱；

所述寄生NPN管的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻连接阳极接线柱；

所述短沟道NMOS管的漏极通过N阱的寄生电阻连接阳极接线柱，其源极连接阴极接线柱，所述短沟道NMOS管的栅长小于0.35微米。

优选的，所述短沟道NMOS管的栅长为0.13～0.2微米。

本发明还提供另一种用于静电放电的晶闸管，包括：寄生PNP管、寄生NPN管及短沟道PMOS管；

所述短沟道PMOS管的漏极通过P阱的寄生电阻连接阳极接线柱，其源极连接阴极接线柱，所述短沟道PMOS管的栅长小于0.35微米。

优选的，所述短沟道PMOS管的栅长为0.13～0.2微米。

与现有技术相比，本发明具有以下优点：

本发明的用于静电放电的晶闸管，在N阱和P阱之间插入一个增强型的短沟道NMOS管或PMOS管，使得在ESD电压较低时，即可将晶闸管导通，快速泄放ESD电流、消除ESD的过高电压，有效保护内部电路；

除此之外，通过在一定范围内变化短沟道NMOS管或PMOS管的实际栅长，能够得到较低的且可以调节的晶闸管触发电压，可以满足不同静电保护电路的需求。

附图说明

图1是现有技术中一种静电保护电路中典型的放电单元晶闸管的结构示意图；

图2是本发明一种用于静电放电的晶闸管的结构示意图；

图3是对应图2中用于静电放电的晶闸管的等效电路图；

图4是当图2晶闸管中的NMOS管栅长减小时，晶闸管的等效电路图；

图5是本发明另一种用于静电放电的晶闸管的结构示意图；

图6是当图5晶闸管中的PMOS管栅长减小时，晶闸管的等效电路图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明实施例做进一步详细的说明。

通常的用于静电放电的晶闸管利用一个PNP三极管和一个NPN三极管互相正反馈形成，也就是利用了CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)的“闩锁效应”原理构建的导通电阻极低的一种晶闸管。普通的SCR利用N阱/P阱反向击穿产生衬底电流从而触发PNP或NPN三极管。由于存在正反馈通路，无论是PNP三极管先触发，还是NPN三极管先触发，另外一个三极管都会随之触发。但是，在CMOS制作工艺中，N阱/P阱反向击穿电压很高，一般都要高于15V，用这样的ESD器件无法保护0.35um及以下工艺的较薄的栅极氧化层。

LVT-SCR(Low Voltage Triggered Silicon Controlled Rectmer，低触发电压晶闸管)利用了MOS管漏极靠近栅极的PN结低方向击穿电压特性，在普通SCR中加入了一个NMOS管，该晶闸管的结构如图2所示，加入的NMOS管相当于在NPN三极管T2的集电极和基极之间加入了一个低反向击穿电压的反偏二极管，如图3所示。当在阳极接线柱10和阴极接线柱20分别施加电压，阳极和阴极间发生ESD事件，该等效反偏二极管在较低的电压下即可击溃，产生的衬底电流通过阱电阻的同时，抬升NPN三极管T2和PNP三极管T1的衬底电位，从而触发PNP三极管T1和NPN三极管T2进而启动晶闸管。

本发明同样是在晶闸管中插入一个NMOS管，如图2所示，但是该NMOS管为短沟道NMOS管，其沟道长度远小于一般的NMOS管。所述寄生PNP管T1的发射极连接阳极接线柱，其基极通过N阱的寄生电阻Rnw连接阳极接线柱10，其集电极连接寄生NPN管T2的基极，并通过P阱的寄生电阻Rpw连接阴极接线柱20；所述寄生NPN管T2的发射极连接阴极接线柱20，其集电极通过N阱的寄生电阻Rnw连接阳极接线柱10；所述短沟道NMOS管的漏极通过N阱的寄生电阻Rnw连接阳极接线柱10，其源极通过P阱的寄生电阻Rpw连接阴极接线柱20。该短沟道NMOS管可以看作为两个背靠背的PN结(漏端/衬底端的N+/P-和源端/衬底端的N+/P-)，栅长间接定义了NPN管T2中P区的宽度，等效电路如图4所示。当在两个N极施加的电压存在较大压差时，如果P区被完全耗尽，会发生电场的穿通，也就是一般意义上的器件穿通(punch-through)。当两个N极间压差高于穿通临界电压时，流经NPN管T2的电流迅速增加几个量级，该电流流经N阱，通过N阱的寄生电阻Rnw用于降低N阱电位，从而触发PNP三极管T1，并启动晶闸管。

由于短沟道NMOS管等效的这两个背靠背的PN结都是典型的单边结(也就是N区的掺杂浓度很高，P区的掺杂浓度较低)，而单边结的耗尽区宽度主要取决于掺杂浓度较低的一边，对于给定掺杂浓度的P阱，NMOS的栅长实际限定了耗尽区的宽度，因此，也间接定义了临界穿通电压，耗尽区的宽度越小，耗尽区的临界穿通电压越低。由此，在一定范围内变化栅长，即可以得到可调的所需的临界穿通电压。

例如现有技术中，在一般的0.13um 1.2V/3.3V工艺中，I/O器件的穿通电压为3.3V，而3.3V NMOS的最小栅长为0.35um。根据本发明实施例，可以构建一个栅长范围为0.13um～0.2um的3.3V短沟道NMOS管，该栅长范围内的短沟道NMOS管源漏极间穿通电压约为7V～9V。同传统的LVT-SCR结构只能得到固定的9V触发电压相比，本发明晶闸管可以得到更底的、且可调整的触发电压。

在本发明的另一个实施例中，在晶闸管中插入一个PMOS管，如图5所示，且该PMOS管为短沟道PMOS管，其沟道长度远小于一般的PMOS管。该晶闸管包括：寄生PNP管T3、寄生NPN管T4及短沟道PMOS管；所述寄生PNP管T3的发射极连接阳极接线柱30，其基极通过N阱的寄生电阻Rnw连接阳极接线柱30；其集电极连接寄生NPN管T4的基极，并通过P阱的寄生电阻Rpw连接阴极接线柱40；所述寄生NPN管T4的发射极连接阴极接线柱40，其集电极通过N阱的寄生电阻Rnw连接阳极接线柱30；所述短沟道PMOS管的漏极通过P阱的寄生电阻Rpw连接阳极接线柱30，其源极连接阴极接线柱40。本实施例中的PMOS管可以看作为两个背靠背的PN结(漏端/衬底端的P+/N-和源端/衬底端的P+/N-)，栅长间接定义了PNP管T3中N区的宽度，等效电路如图6所示。当在两个P极施加的电压存在较大压差时，如果N区被完全耗尽，会发生电场的穿通，也就是一般意义上的器件穿通(punch-through)。当两个P极间压差高于穿通临界电压时，流经PNP管T3的电流迅速增加几个量级，该电流流经P阱，通过N阱的寄生电阻Rnw用于降低N阱电位，从而触发NPN三极管T4，启动晶闸管。

由于短沟道PMOS管等效的这两个背靠背的PN结都是典型的单边结(也就是P区的掺杂浓度很高，N区的掺杂浓度较低)，而单边结的耗尽区宽度主要取决于掺杂浓度较低的一边，对于给定掺杂浓度的P阱，PMOS的栅长实际限定了耗尽区的宽度，因此，也间接定义了临界穿通电压，耗尽区的宽度越小，耗尽区的临界穿通电压越低。由此，在一定范围内变化栅长，即可以得到可调的所需的临界穿通电压。

同样，根据本发明实施例，可以构建一个栅长范围为0.13um～0.2um的3.3V短沟道PMOS管，该晶闸管可以得到更底的、且可调整的触发电压。

本领域技术人员可以理解的是，安全范围内较低的触发电压可以进一步增加晶闸管的敏感度和响应速度，因此，能够达到更好的ESD防护效果。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种用于静电放电的晶闸管，其特征在于，包括：寄生PNP管、寄生NPN管及短沟道NMOS管；

2.根据权利要求1所述的用于静电放电的晶闸管，其特征在于，所述短沟道NMOS管的栅长为0.13～0.2微米。

3.一种用于静电放电的晶闸管，其特征在于，包括：寄生PNP管、寄生NPN管及短沟道PMOS管；

4.根据权利要求3所述的用于静电放电的晶闸管，其特征在于，所述短沟道PMOS管的栅长为0.13～0.2微米。