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CN101536184A - 焊盘结构和制造该焊盘结构的方法 - Google Patents

焊盘结构和制造该焊盘结构的方法 Download PDF

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CN101536184A CNA2007800420152A CN200780042015A CN101536184A CN 101536184 A CN101536184 A CN 101536184A CN A2007800420152 A CNA2007800420152 A CN A2007800420152A CN 200780042015 A CN200780042015 A CN 200780042015A CN 101536184 A CN101536184 A CN 101536184A
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Abstract

描述了焊盘结构和制造焊盘结构的方法，焊盘结构(1)包括：具有要被电接触的表面(17)的衬底(3)；在第一区域(a)与衬底的表面(17)接触的第一绝缘体层(5)；在与第一区域(a)相邻的第二区域(b)与衬底(3)的表面(17)接触的第一金属层(9)，并且其与第一绝缘体层(5)部分重叠；至少与第一绝缘体层(5)和第一金属层(9)部分重叠的第二绝缘体层(11)；至少在第二区域(b)与第二绝缘体层(11)部分重叠的第二金属层(13)；其中与衬底(3)的表面(17)垂直的第二金属层(13)的最大厚度(ti)小于与衬底(3)的表面(17)垂直的第一绝缘体层(5)的最大厚度(to)。形成最高水平的第二绝缘体层的表面提供对焊盘结构的划伤防护。

Description

焊盘结构和制造该焊盘结构的方法
技术领域
本发明涉及能够被用于半导体器件上的软焊料金属夹的焊盘的领域，还涉及制造这样的焊盘结构的方法。
背景技术
在微电子器件中，芯片上的特定区域必须通过例如金属夹来接触。为此，可在该芯片的表面上提供所谓焊盘。焊盘是芯片表面上的金属化区域，与衬底内形成了实际芯片的下层结构接触。其后，所述金属化区域可与外部线路接触，从而芯片的电路可与外部电路电接触。例如，所述线路可以被软焊接到焊盘上。
图1示出了现有技术的焊盘结构101。硅晶片被用作芯片的衬底103。在硅衬底103的表面的第一区域设置氧化物层105。在与所述第一区域相邻的第二区域中，在硅衬底内设置高掺杂区域107。在该第二区域中的硅衬底的表面与第一金属层109接触。该第一金属层不仅与高掺杂区域107接触，而且还部分地与氧化物层105重叠。硅氮化物层111与第一区域中的氧化物层105和第二区域中的第一金属层109部分地重叠。硅氮化物层被用于对移动离子进行钝化，并被用作对分立半导体的划伤防护。首先，第二金属层113被设置在第一金属层109之上，并且与硅氮化物层111部分重叠。从而，提供第一金属层109来创建与硅衬底103的电阻接触或肖特基接触，提供第二金属层113来实现焊盘的良好可焊性。
在图1所示的传统焊盘结构中，位于钝化硅氮化物层111之上的第二金属层113并未针对机械划伤而被防护。这会导致在组件的晶片背面加工和处理期间出现成品率损失。
而且，在针对硅衬底103背面进行的金属化的溅射过程期间会出现问题。例如，形成了焊盘结构的“最高”点的第二金属层可以与在溅射过程中衬底所在的卡盘热接触。因为第二金属层111是良好的热导体时，所以在溅射过程中由于所产生的热量通过第一和第二金属层被快速传导到卡盘，因而衬底不会在溅射过程中被溅射射束充分加热。由于溅射过程中的这种非充分加热，导致在形成背面接触的过程中可能出现问题，例如，不能充分地将溅射金属与硅衬底制成合金。
而且，由于第二金属层111与硅氮化物层109也在氧化物层105之上的区域中重叠，而使得在横向上靠近了硅衬底103的未被氧化物层105或硅氮化物层111所覆盖的表面，从而从所接触的第二区域到硅衬底的泄漏电流的路径长度可被缩短。在硅氮化物层109与外部环境的界面处，可出现泄漏电流。
图2示出了第二种传统的焊盘结构201。这种可选的焊盘结构201与图1所示的前一种焊盘结构101的不同之处在于：第二金属层213直接沉积在第一金属层209的顶部。因此，不同于在图1所示的前一种焊盘结构101中那样重叠硅氮化物层，第二金属层布置在硅氮化物层211之下。因此，由于第二金属层未形成焊盘结构201的最暴露层时，这减小了划伤被施加到第二金属层213的风险。然而，在彼此顶部上堆叠复杂的金属叠层需要在边沿设计中非常努力，以便避免当第一金属层209被另一金属层覆盖时出现未填充的空间。未填充的空间可累积湿度，湿度导致了最终芯片中的泄漏电流之类的寿命故障。
可能需要避免上述问题的焊盘结构和生产避免上述问题的焊盘结构的方法。尤其是，可能需要简化的焊盘结构，其中改善了芯片的可制造性和可靠性。
发明内容
这种需要可通过独立权利要求的主题而被实现。在从属权利要求和以下描述中说明了本发明的有利的实施例。
根据本发明的第一方面，提供一种焊盘结构，包括：衬底，其具有要被电接触的表面；第一绝缘体层，其在第一区域中与衬底的表面接触；第一金属层，其在与第一区域相邻的第二区域与衬底的表面接触，并且与第一绝缘体层部分重叠；第二绝缘体层，其至少与第一绝缘体层和第一金属层部分重叠；以及第二金属层，其至少在第二区域与第二绝缘体层部分重叠。其中，与衬底的表面垂直的第二金属层的最大厚度小于与衬底的表面垂直的第一绝缘体层的最大厚度。
在下面更详细地给出了第一方面的焊盘结构的特点和优点。
该衬底可以是可用于制造半导体器件的任何衬底。例如，可使用硅晶片或由不同的半导体材料制成的衬底。硅晶片可具有大约500μm厚度。衬底可包括具有不同的掺杂密度和半导体类型的多个区域。例如，可在衬底内布置弱的或高掺杂的n型和p型区域。衬底可具有要被电接触的表面。这种表面可包括高掺杂的区域。所建立的触点可以是电阻型或肖特基型。
第一绝缘体层在第一区域中与衬底的要被电接触的表面的至少一部分接触。第一绝缘体层可包括任何电介质材料，诸如热生长氧化物、沉积的氧化物或氮化硅(Si3N4)。可直接与衬底中的高掺杂区域相邻的提供第一绝缘体层，甚至与高掺杂区域稍微重叠。第一绝缘体层可在垂直于衬底的表面的方向上具有均匀的厚度。
第一金属层可被沉积在衬底表面的顶部之上与第一区域相邻的第二区域中，并且另外可被沉积在第一绝缘体层的顶部上的第一区域中。因此，第一金属层至少部分地与第一绝缘体层重叠。第一金属层可包括单一的金属材料，或者可被提供有由重叠在彼此顶部的不同金属材料制成的多个金属子层。可选择第一金属层的材料，从而用下方的衬底生成电阻触点或肖特基触点。例如，第一金属层可包括与衬底的表面直接接触的由NiFe制成的第一子层、与第一子层接触的由WTi制成的第二子层、和由Al制成的第三子层。这样的层结构可被提供来获得与下方的硅衬底接触的传统肖特基触点。第一金属层的厚度可以是大约1至2μm的数量级，并且可以在垂直于衬底的表面的方向上是均匀的。
第二绝缘体层至少部分地与第一绝缘体层重叠。优选地是，第二绝缘体层与第一绝缘体层完全重叠。换言之，在垂直于衬底表面的方向上，第二绝缘体层完全在衬底表面的第一区域上延伸。而且，优选的是，在第一金属层的外围区域中，第二绝缘体层还部分地与第一金属层重叠。
例如，在第一金属层未与第一绝缘体层重叠的区域中，第二绝缘体层可被直接布置在第一绝缘体层的顶部上，并且在第一金属层与第一绝缘体层重叠的区域中，第二绝缘体层可被直接布置在第一金属层的顶部上，而且在第一金属层直接与硅衬底接触的外围区域中，第二绝缘体层还可被直接布置在第一金属层的顶部上。
第二绝缘体层可由诸如氮化硅(Si3N4)之类的任意电介质材料制成。可通过诸如化学气相沉积、蒸镀、溅射等之类的任一传统沉积方法来沉积第二绝缘体层。第二绝缘体层可具有高硬度，从而展示出高的划伤抗性。第二绝缘体层可具有0.5至2.0μm的厚度，并且优选地大约1μm的厚度。
第二金属层可被直接沉积在第一金属层的顶部上，并且在外围区域中至少部分地与第二区域中的第二绝缘体层重叠。第二金属层可被直接沉积在第二绝缘体层的顶部之上，并且可延伸接近到与第一区域相邻的第二区域的边界。第二金属层可包括一个层堆叠，该层堆叠包括例如作为与第一金属层的触点金属的Ti子层、作为扩散阻挡层的Ni子层、以及Ag子层。第二金属层可以是使用例如传统的Ag软焊料可焊的金属层。根据Ag子层的厚度，子层的Ag材料可用作焊接伴料，或者在厚度低于0.5μm的情况下，子层的Ag材料在焊接期间被结合到软焊接材料中以将Ni子层作为焊接伴侣。
根据本发明，第二金属层的最大厚度小于第一绝缘体层的最大厚度。在垂直于衬底表面的方向上测量厚度。优选地是，第二金属层和第一绝缘体层二者都具有均匀的厚度，从而最大厚度对应于平均厚度。
通过上述焊盘结构，至少第二区域中的第二金属层被布置在比重叠了第一金属层和第一绝缘体层二者的第二绝缘体层的一部分低的水平处。在此，一层的一部分的“水平”应该被定义为远离衬底的该部分的表面距衬底的表面的距离。
在相对较软的第二金属层位于比相对较硬的第二绝缘体层低的水平的情况下，当所完成的焊盘结构例如在相对较硬的卡盘上时，相对较软的第二金属层在例如衬底的背面加工期间被保护免受划伤。
本发明的上述方面基于这样的想法：第二金属层的金属叠层位于整个下方电介质叠层之上以及第一金属层之上。仍旧由作为第二绝缘体层提供了划伤防护的氮化硅钝化层形成上方的晶片构形。在较早的加工步骤中用作第一绝缘体层的掩模氧化物的厚度可被改变，以设置第二金属层与钝化的第二绝缘体层表面高度之间的适当距离。该间隙(第二金属层的表面水平与第二绝缘体层的最暴露的表面水平之间的距离)必需足够大以避免在金属上出现划伤。通过第一绝缘体层的足够厚度来提供该间隙。第二金属层的边沿上的金属低于第二绝缘体层的距离等于第一绝缘体层的厚度减去第二金属层的厚度。第二金属层的主接触区域具有甚至更低的构形。通过第二绝缘体层和第一绝缘体层的厚度，第二金属层的主接触区域低于核心或芯片的边缘。
根据本发明的另一方面，提供一种制造焊盘结构的方法，包括以下步骤：提供具有要被电接触的表面的衬底；沉积第一绝缘体层，其在第一区域中与衬底的表面接触；沉积第一金属层，其在与第一区域相邻的第二区域中与衬底的表面接触，并且与第一绝缘体层部分重叠；沉积第二绝缘体层，其至少与第一绝缘体层和第一金属层部分重叠；沉积第二金属层，其至少在第二区域中与第二绝缘体层部分重叠。其中，垂直于衬底表面的第二金属层的厚度小于垂直于衬底表面的第一绝缘体层的厚度。
根据本发明的另一方面，提供一种包括上述焊盘结构的集成电路器件。
在下面将参照焊盘结构来描述本发明的示例性实施例。必须指出，与不同主题相关的特征的任何组合也是可能的。
根据实施例，第二金属层未与第一绝缘体层重叠。换言之，第二金属层没有横向地延伸到第一区域。第二绝缘体层在第一区域具有其最高水平，在第一区域中第二绝缘体层与第一绝缘体层和第一金属层重叠。当第二金属层仅在第二区域中而非在第一区域中与第二绝缘体层重叠时，第一区域中的氮化硅层形成了具有最高水平的焊盘结构的一部分。由于第二绝缘体层通常具有高硬度，其可保护处于下方水平的第二金属层免受划伤。
根据另一实施例，第二金属层远离衬底的表面距衬底的表面的最大距离比第二绝缘体层远离衬底的表面距衬底的表面的最大距离小一个间隙的量。换言之，第二金属层的最大水平比第二绝缘体层的最大水平低所述间隙的量。优选地，该间隙的量大于0.3μm。更优选地是，该间隙的量大于0.5μm，进一步优选地是大于1.0μm。假设一个针对焊盘结构的所有层的平均厚度，那么间隙的量可被表达为第一绝缘体层的厚度与第二金属层的厚度之间的差。通常，间隙的量越大，则划伤防护越高。
在本说明书的上下文中，术语“重叠”应该被解释为，与第二层重叠的第一层在垂直于衬底的方向上被布置在第二层之上。然而，术语“重叠”不应该被以限制方式解释。例如，第一层不需要与第二层直接接触，而且不同的结构或层可被布置在第一层和第二层之间。类似的定义也应用于衬底的表面的“第一区域”和“第二区域”的术语，其中，这些第一区域和第二区域意在包括各个表面之上的空间的整个垂直延伸。
必须注意，参照不同的主题来描述本发明的实施例。尤其是，参照设备权利要求来描述某些实施例，而参照方法权利要求来描述其它实施例。然而，本领域技术人员将从上述和以下描述中得出，除非另有说明，除了属于一类主题的特征的任一组合以及与不同主题相关的特征的任一组合之外，尤其在设备权利要求的特征和方法权利要求的特征之间，考虑用本申请进行公开。
附图说明
通过以下对优选实施例的描述并参照附图来得出本发明的其它特点和优点。
图1示出了传统的焊盘结构。
图2示出了另一种传统的焊盘结构。
图3示出了根据本发明的焊盘结构。
图中所示是示意性的。注意，在不同的图中，相似或相同的元
件被设有相同的标号或参考标记，它们仅第一位数字与对应的参考标
记不同。
参考标记列表
1；101；201          焊盘结构
3；103；203          衬底
5；105；205          第一绝缘体层
7；107；207          高掺杂区域
9；109；209          第一金属层
11；111；211         第二绝缘体层
13；113；213         第二金属层
17；                 将要接触的衬底的表面
19                   具有最高水平的第二绝缘体层的一部分
(a)                  第一区域
(b)                  第二区域
(c)                  第三区域
具体实施方式
图3示出了根据本发明的焊盘结构1。在将与硅衬底3接触的表面17上，在表面17的顶部上的第一区域(a)中提供用作第一绝缘体层5的氧化物层。该氧化物层具有大约1μm的最大厚度to。
在第二区域(b)中，在与衬底3的表面17的顶部之上与其直接接触地提供第一金属层9。第一金属层9包括金属叠层，该金属叠层包括NiFe制成的第一金属子层、包括WTi的第二金属子层、和包括Al的第三金属子层。第一金属层9在第二区域(b)中形成了与具有高掺杂区域7的下方衬底3接触的肖特基触点。
第一金属层9还延伸到第一区域(a)，其在该区域与第一绝缘体层5重叠。第一绝缘体层5用来在与高掺杂区域7接触的第一金属层9和位于第一绝缘体层之下的衬底3的区域之间进行绝缘。
包括氮化硅层的第二绝缘体层11沿着焊盘结构1的外围延伸，从而其与第一金属层9和第一绝缘体层5部分重叠，并且在与第一区域(a)相邻且与第二区域(b)相对的第三区域(c)中与衬底3接触。
第二金属层13位于第一金属层9的顶部之上。其包括一个叠层，该叠层包括作为与第一金属层9接触的接触金属的Ti子层、作为扩散阻挡层的Ni子层、和可用作可焊层和用作保护层的Ag子层。
第二金属层13在金属触点的外围区域中与第二绝缘体层11部分重叠。然而，整个第二金属层完全位于第二区域(b)内，并且未在第一区域(a)中与第一绝缘体层5重叠。第二绝缘体层13的厚度ti小于第一绝缘体层的厚度to。因此，即使在第二金属层13位于第二绝缘体层11的顶部之上的区域中，第二金属层13(即，图3中的第二金属层13的上表面)的水平比第二绝缘体层11的最大水平低一个间隙的量tg＝to-ti。因此，包围焊盘结构的包括第一金属层9和第二金属层13的金属的第二绝缘体层11保护该金属免受划伤。
注意，图3中，仅示意性地示出了整个焊盘结构1的一部分。整个焊盘结构可以是对称的，其中，第二绝缘体层11具有其最高水平的表面19完全包围金属层9和13。图3中的箭头表示焊盘结构的几何中心。
最后将详细描述用于制作根据本发明的焊盘结构的示例性方法。
首先，提供硅衬底3。在将要接触的衬底3的整个表面17之上生长热氧化物的第一绝缘体层。在接下来的步骤中，通过照相平板印刷来构造氧化物层5，从而在第一区域(a)中保留氧化物层5，并且在与第一区域(a)相邻的第二区域(b)和第三区域(c)中蚀刻掉氧化物层5。
接下来，掺杂离子被植入第二区域(b)以形成高掺杂区域7。在该植入步骤中，具有大约1μm的足够厚度的氧化物层5用作植入掩模。
其后，包括几个金属叠层的第一金属层9被沉积在衬底3的包括已经沉积了氧化物层5的整个表面上。其后通过照相平板印刷来构造第一金属层9，从而仅在第二区域(b)中保留第一金属层9，并且第一金属层9在第一区域(a)中与氧化物层5部分重叠。
接下来，在目前制造的焊盘结构的整个表面上通过照相平板印刷来构造所沉积的氮化硅层。最后，第二金属层被沉积在如此制造的整个焊盘结构上，并随后通过照相平板印刷而被构造。执行各个照相平板印刷步骤，从而获得上述焊盘结构。
应该注意，术语“包括”未排除其他元件或步骤，并且“一个”不排除多个。而且，可结合与不同实施例相关的所描述元件。
还应该注意，权利要求中的参考标记不应该被构造为限制权利要求的范围。
为了概括本发明的上述实施例，声明如下：
在本发明中，在不使用另外的电介质层或掩模步骤的情况下，上方的金属层被放置在某些区域上的钝化层的顶部之上，而在其它区域使得表面水平之下。因此，其结合了具有钝化和划伤防护的优点的良好可制造性，并且提供了改进的器件可靠性。

Claims (10)

1.一种焊盘结构(1)，包括：
衬底(3)，其具有要被电接触的表面(17)；
第一绝缘体层(5)，其在第一区域(a)中与衬底的表面(17)接触；
第一金属层(9)，其在与第一区域(a)相邻的第二区域(b)中与衬底(3)的表面(17)接触，并且其与第一绝缘体层(5)部分重叠；
第二绝缘体层(11)，其与第一绝缘体层(5)和第一金属层(9)至少部分重叠；
第二金属层(13)，其在第二区域(b)中与第二绝缘体层(11)至少部分重叠；
其中，与衬底(3)的表面(17)垂直的第二金属层(13)的最大厚度(ti)小于与衬底(3)的表面(17)垂直的第一绝缘体层(5)的最大厚度(to)。
2.如权利要求1所述的焊盘结构，其中，第二金属层(13)未与第一绝缘体层(5)重叠。
3.如权利要求1或2所述的焊盘结构，其中，第二金属层(13)的远离衬底(3)的表面距衬底(3)的表面(17)的最大距离比第二绝缘体层(11)的远离衬底(3)的表面距衬底(3)的表面(17)的最大距离小一个间隙的量(tg)。
4.如权利要求3所述的焊盘结构，其中，所述间隙的量(tg)大于0.3μm，优选地大于0.5μm。
5.如权利要求1至4之一所述的焊盘结构，其中，第二绝缘体层(11)在与第一区域(a)相邻的第三区域(c)中接触衬底(3)的表面(17)。
6.如权利要求1至5之一所述的焊盘结构，其中，第一绝缘体层(5)由氧化硅制成，并且第二绝缘体层(11)由氮化硅制成。
7.如权利要求1至6之一所述的焊盘结构，其中，第一金属层(9)由与衬底(3)形成了肖特基触点的金属制成。
8.如权利要求1至7之一所述的焊盘结构，其中，第二金属层(13)由可焊材料制成。
9.一种制造焊盘结构(1)的方法，包括以下步骤：
提供具有要被电接触的表面(17)的衬底(3)；
沉积第一绝缘体层(5)，其在第一区域(a)中与衬底(3)的表面(17)接触；
沉积第一金属层(9)，其在与第一区域(a)相邻的第二区域(b)中与衬底(3)的表面(17)接触，并且与第一绝缘体层(5)部分重叠；
沉积第二绝缘体层(11)，其与第一绝缘体层(5)和第一金属层(9)至少部分重叠；
沉积第二金属层(13)，其在第二区域(b)中与第二绝缘体层(11)至少部分重叠；
其中，与衬底(3)的表面(17)垂直的第二金属层(13)的厚度(ti)小于与衬底(3)的表面(17)垂直的第一绝缘体层(5)的厚度(to)。
10.一种包括如权利要求1至8之一所述的焊盘结构(1)的集成电路器件。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681696A (zh) * 2013-12-24 2014-03-26 京东方科技集团股份有限公司 一种电极引出结构、阵列基板以及显示装置
CN106256024B (zh) * 2014-04-30 2019-11-26 三菱电机株式会社 碳化硅半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2510307A1 (fr) * 1981-07-24 1983-01-28 Hitachi Ltd Dispositif a semi-conducteurs et procede de fabrication d'un tel dispositif
US5393701A (en) * 1993-04-08 1995-02-28 United Microelectronics Corporation Layout design to eliminate process antenna effect
GB2279804A (en) 1993-07-02 1995-01-11 Plessey Semiconductors Ltd Insulating layers for multilayer wiring
DE69330603T2 (de) * 1993-09-30 2002-07-04 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Verfahren zur Metallisierung und Verbindung bei der Herstellung von Leistungshalbleiterbauelementen
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
TW430935B (en) * 1999-03-19 2001-04-21 Ind Tech Res Inst Frame type bonding pad structure having a low parasitic capacitance
US7064447B2 (en) * 2001-08-10 2006-06-20 Micron Technology, Inc. Bond pad structure comprising multiple bond pads with metal overlap
JP4068838B2 (ja) * 2001-12-07 2008-03-26 株式会社日立製作所 半導体装置の製造方法
TW517360B (en) * 2001-12-19 2003-01-11 Ind Tech Res Inst Enhanced type wafer level package structure and its manufacture method
US7531898B2 (en) * 2002-06-25 2009-05-12 Unitive International Limited Non-Circular via holes for bumping pads and related structures
EP1429582B1 (en) 2002-12-09 2013-01-16 Onkyo Corporation Loudspeaker diaphragm and method for manufacturing the same
JP4696532B2 (ja) * 2004-05-20 2011-06-08 株式会社デンソー パワー複合集積型半導体装置およびその製造方法

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