CN101303895B

CN101303895B - 移位缓存器

Info

Publication number: CN101303895B
Application number: CN2008101266577A
Authority: CN
Inventors: 蔡宗廷; 陈勇志
Original assignee: AU Optronics Corp
Current assignee: AUO Corp
Priority date: 2008-06-17
Filing date: 2008-06-17
Publication date: 2011-07-27
Anticipated expiration: 2028-06-17
Also published as: CN101303895A

Abstract

本发明公开了一种移位缓存器，其包含多个以串联方式连接的移位缓存单元。每一移位缓存单元包含提升电路、提升驱动电路、下拉电路以及下拉驱动电路。提升电路耦接于第一频率信号，用来提供输出信号。提升驱动电路用来于接收前一级的移位缓存单元的驱动信号脉冲以及第二频率信号时导通，并用来于接收第三频率信号时不导通。下拉驱动电路耦接于下拉电路的一输入节点，用来于接收第一频率信号导通下拉电路，并用来于接收第三频率信号或是提升驱动电路输出信号时，不导通下拉电路。

Description

移位缓存器

技术领域

本发明涉及一种移位缓存器，尤其是指一种利用预充电来延长像素的充电时间的移位缓存器。

背景技术

功能先进的显示器渐成为现今消费电子产品的重要特色，其中液晶显示器已经逐渐成为各种电子设备如行动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记型计算机屏幕所广泛应用具有高分辨率彩色屏幕的显示器。

请参阅图1，图1是现有技术的液晶显示器10的功能方块图。液晶显示器10包含一液晶显示面板12、一栅极驱动器(gate driver)14以及源极驱动器(source driver)16。液晶显示面板12包含多个像素(pixel)，而每一个像素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024×768分辨率的液晶显示面板12来说，共需要1024×768×3个像素单元20组合而成。栅极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各自所需的电压，以显示不同的灰阶。当同一列充电完毕后，栅极驱动器14便将该列的扫描信号关闭，然后栅极驱动器14再输出扫描信号将下一列的晶体管22打开，再由源极驱动器16对下一列的像素单元20进行充放电。如此依序下去，直到液晶显示面板12的所有像素单元20都充电完成，再从第一列开始充电。

在目前的液晶显示面板设计中，栅极驱动器14等效上为移位缓存器(shiftregister)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板12。以一个1024×768分辨率的液晶显示面板12以及60Hz的更新频率为例，每一个画面的显示时间约为1/60＝16.67ms。所以每一个扫描信号的脉波约为16.67ms/768＝21.7μs。而源极驱动器16则在这21.7μs的时间内，将像素单元20充放电到所需的电压，以显示出相对应的灰阶。

然而，对于使用于非晶硅薄膜工艺技术制造的高分辨率液晶显示面板的栅极驱动器14而言，常常会因为像素单元20的晶体管22导通时间太短，导致液晶电容充电时间不足，或是栅极驱动器14内部晶体管的偏压(stress)问题而造成液晶显示面板12的表现发生异常。如图2所示，图2是现有技术的移位缓存器的信号时序图。如图2所示，美国专利公告第7,310,402号揭露的移位缓存器的输出扫描信号OUT-N无法快速地到达高电压逻辑位准。由于对应像素的晶体管必须在高电压逻辑位准才能有效开启导通，所以现有技术的移位缓存器有效的充电时间非常短暂，有可能导致像素还未到达所要电压前就晶体管就不导通。如此一来，显示质量会受到影响。

美国专利公告第5,222,082号所述的移位缓存器包含多个移位缓存单元，而每一移位缓存单元是用来依据频率信号，将输入信号延迟输出而为输出信号。而下一级的移位缓存单元则将上一级的移位缓存单元的输出信号做为输入信号，再延迟输出成为自身的输出信号。然而，移位缓存单元的晶体管的栅极电压会在延迟输出之后仍长时间维持在高电压，直到下一次扫描循环之前才会回复至低电压准位，如此一来，会导致晶体管的临界电压发生偏移(shift)。此外，当晶体管处于正偏压时，正偏压的偏压时间越长对晶体管临界电压偏移程度影响也越大，这会影响晶体管的有效运作，连带影响晶体管的使用寿命。最后甚至会导致移位缓存器的使用寿命缩短。

为了改善上述晶体管的栅极电压因长时间处于高电压准位(亦即正偏压)的状态而影响晶体管的运作，一般来说，会试图让晶体管的栅极电压仅维持一段时间的高电压准位的状态后，就回复至低电压准位。美国专利公告第5,517,542号的移位缓存器利用第N+2级的移位缓存单元的输出信号OUT_n+2 去控制第N级的移位缓存单元的信号。美国专利公告第6,845,140号的移位缓存器利用第N+1级的移位缓存单元的输出信号去控制第N级的移位缓存单元的信号。这两种架构的移位缓存器的移位缓存单元是利用下一级(或下两级)的移位缓存单元的输出信号以使得晶体管的栅极电压由高电压准位转换为低电压准位，如此一来电晶体的栅极电压不会长时间维持在高电压准位，故能达到降低偏压效应的目的。但是这两种架构是利用下一级(或下两级)的移位缓存单元的输出信号传递控制信号到当前的移位缓存单元，因此信号的干扰也在所难免。

发明内容

因此，本发明之一目的在于提供一种预充电的移位缓存器，不仅可以延长像素的充电时间，同时也能拉长移位缓存器的表现寿命，以解决上述先前技术的问题。

依据本发明的上述目的，本发明提供一种移位缓存器，其包含多个以串联方式连接的移位缓存单元。每一移位缓存单元是用来依据一第一频率信号、一第二频率信号、一第三频率信号、一第四频率信号以及该每一移位缓存单元之前一个移位缓存单元的一驱动信号脉冲输出该每一移位缓存单元的输出信号，每一移位缓存单元包含一提升电路、一提升驱动电路、一下拉电路以及一下拉驱动电路。该提升电路耦接于该第一频率信号，用来提供该输出信号。该提升驱动电路用来在接收的前一级的移位缓存单元的该驱动信号脉冲或该第二频率信号为高电压逻辑准位时导通该提升电路，并用来在接收的该第三频率信号为高电压逻辑准位时不导通该提升电路。该下拉电路用来提供一电源电压。该下拉驱动电路耦接于该下拉电路的一输入节点，用来于接收的该第一频率信号为高电压逻辑准位时导通该下拉电路，并用来于移位缓存单元接收的该第三频率信号为高电压逻辑准位时或是当前级移位缓存单元的一驱动信号脉冲为高电压逻辑准位时，不导通该下拉电路。

本发明之另一目的为提供一种移位缓存单元包含一提升电路、一提升驱动电路、一下拉电路以及一下拉驱动电路。该提升电路耦接于该第一频率信号，用来提供该输出信号。该提升驱动电路用来在接收的前一级的移位缓存单元的该驱动信号脉冲或该第二频率信号为高电压逻辑准位时导通该提升电路，并用来在接收的该第三频率信号为高电压逻辑准位时不导通该提升电路。该下拉电路用来提供一电源电压。该下拉驱动电路耦接于该下拉电路的一输入节点，用来于接收的该第一频率信号为高电压逻辑准位时导通该下拉电路，并用来在移位缓存单元接收的该第三频率信号为高电压逻辑准位时或是当前级移位缓存单元的一驱动信号脉冲为高电压逻辑准位时，不导通该下拉电路。

附图说明

图1为先前技术液晶显示器的功能方块图；

图2为先前技术移位缓存器的信号时序图；

图3为本发明移位缓存器的移位缓存单元的电路图；

图4为图3中移位缓存单元的各信号以及节点的时序图。

【主要组件符号说明】

10 液晶显示器 12 液晶显示面板

14 栅极驱动器 16 源极驱动器

20 像素单元 22 晶体管

100[n]移位缓存单元 T1-T11 晶体管

102 提升电路 104 提升驱动电路

106 下拉电路 108 下拉驱动电路

CKO 第一频率信号 CKE 第二频率信号

XCKO 第三频率信号 XCKE第四频率信号

P、Q节点 OUT(n) 输出端

ST(n)、ST(n-1)驱动信号端

具体实施方式

请参阅图3，图3为本发明移位缓存器中移位缓存单元100的电路图。本实施例的移位缓存器可适用于液晶显示器。移位缓存器包含多个串接(cascade-connected)的移位缓存单元100[n]。移位缓存单元100[n]用来依据一第一频率信号CKO、一第二频率信号CKE、一第三频率信号XCKO、一第四频率信号XCKE以及每一移位缓存单元100[n]的前一个移位缓存单元100[n-1]的一驱动信号脉冲输出每一移位缓存单元100[n]的扫描信号。当第一级移位缓存单元100[1]自输入端ST(0)接收到一触发起始脉冲Vst之后，移位缓存单元100[1]就会隔一标准频率(clock cycle)输出产生输出信号脉冲ST(1)，接下来，每一移位缓存单元100[n]是依据第一频率信号CKO、第二频率信号CKE、第三频率信号XCKO、第四频率信号XCKE以及每一移位缓存单元100[n]的前一个移位缓存单元100[n-1]在驱动信号端ST(n-1)输出的驱动信号脉冲，以每隔一标准频率的方式在该每一移位缓存单元100[n]的输出端OUT(n)输出一输出信号，该输出信号即扫瞄信号脉冲，用来开启对应的像素晶体管。第一频率信号CKO与第二频率信号CKE的相位相差180度，第三频率信号XCKO与第四频率信号XCKE的相位相差180度，第一频率信号CKO与第三频率信号 XCKO的相位相差90度，第二频率信号CKE与第四频率信号XCKE的相位相差90度。

每一移位缓存单元100[n]包含一提升电路(pull-up circuit)102、一提升驱动电路(pull-up driving circuit)104、一下拉电路(pull-down circuit)106以及一下拉驱动电路(pull-down driving circuit)108。提升电路102耦接于第一频率信号CKO，用来在输出端OUT(n)提供输出信号。提升驱动电路104用来在接收前一级的移位缓存单元100[n-1]的驱动信号脉冲以及第二频率信号CKE时导通提升电路102，用来在接收第三频率信号XCKO时不导通提升电路102。下拉电路106用来提供一电源电压Vss。下拉驱动电路108用来在接收第一频率信号CKO时导通下拉电路106，并用来在移位缓存单元接收第三频率信号XCKO或是提升驱动电路104输出信号时，不导通下拉电路106。

提升电路102包含一第一晶体管T1以及一第二晶体管T2。第一晶体管T1的漏极耦接至第一频率信号CKO，第一晶体管T1的栅极耦接至提升电路102的输入节点Q，第一晶体管T1的源极耦接至一输出节点OUT(n)。第二晶体管T2的漏极耦接至第一频率信号CKO，第二晶体管T2的栅极耦接至提升电路102的输入节点Q，第二晶体管T2的源极耦接至一驱动信号端ST(n)。

提升驱动电路104包含一第三晶体管T3、一电容C1、一第四晶体管T4、一第五晶体管T5以及一第六晶体管T6。第三晶体管T3的漏极与栅极耦接至前一级的移位缓存单元100[n-1]的驱动信号端ST(n-1)，第三晶体管T3的源极耦接至提升电路102的输入节点Q。电容C1的一端耦接至提升电路102的输入节点Q，另一端耦接至第二频率信号CKE。第四晶体管T4的漏极耦接至提升电路102的输入节点Q，第四晶体管T4的栅极耦接至第三频率信号XCKO，第四晶体管T4的源极耦接至电源电压VSS。第五晶体管T5的漏极耦接至驱动信号端ST(n)，第五晶体管T5的栅极连接至第三频率信号XCKO及源极连接至电源电压VSS。第六晶体管T6的漏极耦接至输出节点OUT(n)，第六晶体管T6的栅极连接至第三频率信号XCKO，第六晶体管T6的源极连接至电源电压VSS。

下拉电路106包含一第七晶体管T7以及一第八晶体管T8。第七晶体管T7的漏极耦接至提升电路102的输入节点Q，第七晶体管T7的栅极耦接至下拉电路106的输入节点P，第七晶体管T7的源极耦接至电源电压VSS。第八晶体管T8的漏极耦接至驱动信号端ST(n)，第八晶体管T8的栅极耦接至下拉电路106的输入节点P，第八晶体管T8的源极耦接至电源电压VSS。

下拉驱动电路108包含一第九晶体管T9、一第十晶体管T10以及一第十一晶体管T11。第九晶体管T9的漏极与栅极耦接至第一频率信号CKO，第九晶体管T9的源极耦接至下拉电路106的输入节点P。第十晶体管T10的漏极连接至下拉电路106的输入节点P，第十晶体管T10的栅极耦接至第四频率信号XCKE，第十晶体管T10的源极耦接至电源电压VSS。第十一晶体管T11的漏极耦接至下拉电路106的输入节点P，第十一晶体管T11的栅极耦接至提升电路102的输入节点Q，第十一晶体管T11的源极耦接至电源电压VSS。

请同时参考图3以及图4，图4为图3中各信号以及节点的时序图。在时段t0-t1期间，第一频率信号CKO和第四频率信号XCKE处于高电压逻辑准位，第二频率信号CKE以及第三频率信号XCKO处于低电压逻辑准位。来自前一级移位缓存单元100[n-1]的驱动信号端ST(n-1)的驱动信号亦处于高电压逻辑准位，使得晶体管T3会开启(turn on)导通。此时节点Q的电位开始被拉高，导致晶体管T1、T2亦被开启导通第一频率信号CKO，使输出端OUT(n)的电位也开始朝高电压逻辑准位上升。此时因为第三频率信号XCKO处于低电压逻辑准位，所以晶体管T4、T5、T6是不导通，而第一频率信号CKO和第四频率信号XCKE处于高电压逻辑准位，所以晶体管T9、T10导通，使得下拉电路106的输入节点P的电位提升至高电压逻辑准位，因此下拉电路106的晶体管T7、T8皆导通。所以驱动信号端ST(n)的电位仍保持低电压逻辑准位。此时，电容C1会储存节点Q以及第二频率信号CKE之间的电位差。

在时段t1-t2期间，第一频率信号CKO和第二频率信号CKE处于高电压逻辑准位，第三频率信号XCKO以及第四频率信号XCKE处于低电压逻辑准位。因为来自前一级移位缓存单元100[n-1]的驱动信号端ST(n-1)的驱动信号亦处于低电压逻辑准位，所以晶体管T3会不导通。但因为第二频率信号CKE处于高电压逻辑准位，所以节点Q的电位随着电容C1储存的电位差而浮动提升，因此节点Q的电位还是处于高电压逻辑准位使得晶体管T1、T2被开启导通第一频率信号CKO，使输出端OUT(n)继续保持高电压逻辑准位。同时，下拉电路106的晶体管T7、T8不导通，所以驱动信号端ST(n)的电位会因第一频率信号CKO之故处于高电压逻辑准位，并输出至下一级的移位缓存单元 100[n+1]。

在时段t2-t3期间，第二频率信号CKE和第三频率信号XCKO处于高电压逻辑准位，第一频率信号CKO以及第四频率信号XCKE处于低电压逻辑准位。此时，提升电路102以及下拉电路106皆不导通，而晶体管T4、T5、T6是导通，所以输出端OUT(n)的电位会被下拉至低电压逻辑准位，而驱动信号端ST(n)的电位则维持为低电压逻辑准位。

本实施例的移位缓存器可应用于液晶显示器的栅极驱动器。

相较于现有技术，本发明的移位缓存器在每一级移位缓存单元中，当起始信号进入本级移位缓存单元时，本级移位缓存单元开始产生输出扫描信号，此时对应像素的晶体管会预先稍微打开，使得上一级的数据信号开始输入，以达到预充电的效果。当本级移位缓存单元的数据信号时序到时，输出扫描信号已到达完全的最高电压，得以将像素内的晶体管完全打开，并快速输入正确的数据信号。另外利用频率信号本身由最高电压下降至最低电压的周期变化，来使得此输出扫描信号的下降时间大幅降低。此外本发明的移位缓存器采用较低的频率，利用起始信号一半频率的频率来驱动晶体管，利用较低的频率来驱动可以延长电路的操作寿命，因此，此移位缓存器电路不仅可以产生较好的输出波形，并且又可以有较长的电路操作寿命以通过可靠度测试。由于消耗功率与操作频率成正比，较低的操作频率产生的功耗也相对较低，因此也比较省电。另外每一级移位缓存单元的起始信号是由上一级移位缓存单元所产生，而不需要由下一级移位缓存单元的输出信号来驱动，所以在不需要再额外设计拟制级移位缓存单元，减少实际应用上的问题。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种移位缓存器，其特征在于，包含：

多个移位缓存单元，该多个移位缓存单元以串联的方式连接，每一移位缓存单元用来依据一第一频率信号、一第二频率信号、一第三频率信号、一第四频率信号以及该每一移位缓存单元的前一个移位缓存单元的一驱动信号脉冲输出该每一移位缓存单元的输出信号，每一移位缓存单元包含：

一提升电路(pull-up circuit)耦接于该第一频率信号，用来提供该输出信号；

一提升驱动电路(pull-up driving circuit)，耦接于该提升电路，用来在接收的前一级的移位缓存单元的该驱动信号脉冲或该第二频率信号为高电压逻辑准位时导通该提升电路，但在接收的该第二频率信号与第三频率信号均为高电压逻辑准位时不导通该提升电路；

一下拉电路(pull-down circuit)，用来提供一电源电压；以及

一下拉驱动电路(pull-down driving circuit)，耦接于该下拉电路的一输入节点，用来于接收的该第一频率信号为高电压逻辑准位时导通该下拉电路，但于所述的移位缓存单元接收的该第三频率信号为高电压逻辑准位时或是当前级移位缓存单元的一驱动信号脉冲与该第一频率信号均为高电压逻辑准位时，不导通该下拉电路。

2.如权利要求1所述的移位缓存器，其特征在于，该提升电路包含：

一第一晶体管，该第一晶体管的漏极耦接至该第一频率信号，该第一晶体管的栅极耦接至该提升电路的输入节点，该第一晶体管的源极耦接至一输出节点；以及

一第二晶体管，该第二晶体管的漏极耦接至该第一频率信号，该第二晶体管的栅极耦接至该提升电路的输入节点，该第二晶体管的源极耦接至一驱动信号端。

3.如权利要求2所述的移位缓存器，其特征在于，该提升驱动电路包含：

一第三晶体管，该第三晶体管的漏极与栅极耦接至前一级的移位缓存单元的驱动信号端，该第三晶体管的源极耦接至该提升电路的输入节点；

一电容，其一端耦接至该提升电路的输入节点，另一端耦接至该第二频率信号；

一第四晶体管，该第四晶体管的漏极耦接至该提升电路的输入节点，该第四晶体管的栅极耦接至该第三频率信号，该第四晶体管的源极耦接至该电源电压；

一第五晶体管，该第五晶体管的漏极耦接至该驱动信号端，该第五晶体管的栅极连接至第三频率信号及源极连接至电源电压；以及

一第六晶体管，该第六晶体管的漏极耦接至该输出节点，该第六晶体管的栅极连接至该第三频率信号，该第六晶体管的源极连接至该电源电压。

4.如权利要求3所述的移位缓存器，其特征在于，该下拉电路包含：

一第七晶体管，该第七晶体管的漏极耦接至该提升电路的输入节点，该第七晶体管的栅极耦接至该下拉电路的输入节点，该第七晶体管的源极耦接至该电源电压；

一第八晶体管，该第八晶体管的漏极耦接至该驱动信号端，该第八晶体管的栅极耦接至该下拉电路的输入节点，该第八晶体管的源极耦接至该电源电压。

5.如权利要求4所述的移位缓存器，其特征在于，该下拉驱动电路包含：

一第九晶体管，该第九晶体管的漏极与栅极耦接至该第一频率信号，该第九晶体管的源极耦接至该下拉电路的输入节点；

一第十晶体管，该第十晶体管的漏极连接至该下拉电路的输入节点，该第十晶体管的栅极耦接至该第四频率信号，该第十晶体管的源极耦接至该电源电压；

一第十一晶体管，该第十一晶体管的漏极耦接至该下拉电路的输入节点，该第十一晶体管的栅极耦接至该提升电路的输入节点，该第十一晶体管的源极耦接至该电源电压。

6.如权利要求1所述的移位缓存器，其特征在于，该第一频率信号与该第二频率信号的相位相差180度，该第三频率信号与该第四频率信号的相位相差180度，该第一频率信号与该第三频率信号的相位相差90度，该第二频率信号与该第四频率信号的相位相差90度。

7.如权利要求1所述的移位缓存器，其特征在于，该位移缓存器应用于一液晶显示器。

8.一种移位缓存单元，特征在于，包含：

一提升电路耦接于一第一频率信号，用来提供该输出信号；

一提升驱动电路用来在接收的前一级的移位缓存单元的一驱动信号脉冲或一第二频率信号为高电压逻辑准位时导通该提升电路，但在接收的一第二频率信号与一第三频率信号均为高电压逻辑准位时不导通该提升电路；

一下拉电路，用来提供一电源电压；以及

一下拉驱动电路，耦接于该下拉电路的一输入节点，用来于接收的该第一频率信号为高电压逻辑准位时导通该下拉电路，但于该移位缓存单元接收的该第三频率信号为高电压逻辑准位时或是当前级移位缓存单元的一驱动信号脉冲与该第一频率信号均为高电压逻辑准位时，不导通该下拉电路。

9.如权利要求8所述的移位缓存单元，其特征在于，该提升电路包含：

10.如权利要求9所述的移位缓存单元，其特征在于，该提升驱动电路包含：

一第五晶体管，该第五晶体管的漏极耦接至该驱动信号端，该第五晶体管的栅极连接至该第三频率信号及源极连接至电源电压；以及

11.如权利要求10所述的移位缓存单元，其特征在于，该下拉电路包含：

12.如权利要求11所述的移位缓存单元，其特征在于，该下拉驱动电路包含：

13.如权利要求8所述的移位缓存单元，其特征在于，该第一频率信号与该第二频率信号的相位相差180度，该第三频率信号与一第四频率信号的相位相差180度，该第一频率信号与该第三频率信号的相位相差90度，该第二频率信号与该第四频率信号的相位相差90度。

14.如权利要求8所述的移位缓存单元，其特征在于，该驱动信号脉冲是一触发起始脉冲。