[go: up one dir, main page]

CN100521111C - 等离子体蚀刻方法 - Google Patents

等离子体蚀刻方法 Download PDF

Info

Publication number
CN100521111C
CN100521111C CNB2007101281534A CN200710128153A CN100521111C CN 100521111 C CN100521111 C CN 100521111C CN B2007101281534 A CNB2007101281534 A CN B2007101281534A CN 200710128153 A CN200710128153 A CN 200710128153A CN 100521111 C CN100521111 C CN 100521111C
Authority
CN
China
Prior art keywords
etching
plasma
gas
lower electrode
upper electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007101281534A
Other languages
English (en)
Other versions
CN101106086A (zh
Inventor
和田畅弘
佐佐木彦一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN101106086A publication Critical patent/CN101106086A/zh
Application granted granted Critical
Publication of CN100521111C publication Critical patent/CN100521111C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种等离子体蚀刻方法，即使规定的蚀刻条件是蚀刻开口性降低的条件，也能够同时获得良好的开口性以及蚀刻性。向处理容器(10)内搬入依次形成有作为蚀刻对象的氧化膜和图案化的光致抗蚀剂膜的半导体晶片(W)，载置于下部电极(16)，接着向处理容器(10)内供给含有CxFy、稀有气体、O2的气体作为处理气体，向上部电极(34)施加用于等离子体生成的高频波，向下部电极(16)施加用于偏置的高频波，生成处理气体的等离子体，蚀刻氧化膜，在晶片温度或图案形状等的蚀刻条件是蚀刻开口性降低的条件的情况下，向上部电极(34)施加规定的直流电压，以获得良好的蚀刻开口性。

Description

等离子体蚀刻方法
技术领域
本发明涉及适用于氧化膜的蚀刻、例如高深宽比接触(HARC，High Aspect Ratio Contact)处理的等离子体蚀刻方法，以及存储着执行这种等离子体蚀刻方法的控制程序且可被计算机读取的存储介质。
背景技术
在半导体器件的制造工艺中，通过光刻工序在作为被处理基板的半导体晶片上形成光致抗蚀剂图案，然后以其作为掩模进行蚀刻。
最近，半导体器件越来越细微化，因而在蚀刻中也越来越要求微细加工，例如，在高深宽比接触(HARC)工艺中，在氧化膜上形成的孔洞(hole)和沟槽(trench)的深宽比越来越大，因此，在氧化膜的蚀刻工艺中，要求极大的选择比以及极好的开口性。
按照这样的要求，在专利文献1中，具有如下技术被提案，使用相对设置上部电极和下部电极的平行平板型等离子体蚀刻装置，在下部电极上载置半导体晶片，作为蚀刻气体，使用C5F8或C4F6等碳氟系气体、氧气以及Ar等稀有气体，通过低压、蚀刻气体的大流量化规定蚀刻气体在腔室(chamber)内的滞留时间，进行等离子体蚀刻，从而提高选择比以及开口性。
然而，在专利文献1中，根据蚀刻条件有时不一定能够得到所期望的开口性。例如，在半导体晶片的温度(下部电极温度)较低的情况(例如，0℃的情况)下，开口性良好且相对于掩模的选择比高，但是，随着晶片温度上升，开口性变差，在规定温度以上时，产生蚀刻在中途停止的蚀刻终止。而且，根据图案形状，开口性也有所不同，对于孔洞来说可充分地蚀刻到底部，而对于线状、例如沟槽来说，则发生蚀刻终止。
虽然可以考虑增加稀释气体或O2气体作为发生蚀刻终止的情况时的应对法，但是，都为选择比下降的方向，并不优选。
专利文献：日本特开2002-25979号公报
发明内容
本发明鉴于上述问题而提出，目的在于提供一种等离子体蚀刻方法，该方法即使在规定的蚀刻条件为蚀刻开口性降低的情况下，也能够同时获得良好的开口性以及选择性。
并且，本发明还提供一种计算机可读取的存储介质，其存储着执行这样的等离子体蚀刻方法的程序。
为了解决上述课题，本发明提供了一种等离子体蚀刻方法，其特征在于：使用如下等离子体蚀刻装置，上述等离子体蚀刻装置，在内部可以真空排气的处理容器内，设置作为基板载置台的下部电极和以与下部电极相对的方式形成的上部电极，向上述上部电极或下部电极施加等离子体生成用的相对高频率的高频电力，向上述下部电极施加偏置用的相对低频率的高频电力，将供给到上述处理容器内的处理气体等离子体化，进行等离子体蚀刻，作为上述处理气体，使用包含CxFy(x、y为1以上的整数)、稀有气体和O2的气体，向上述处理容器内供给该处理气体，同时向上述上部电极或上述下部电极施加高频电力，产生上述处理气体的等离子体，并且向上述下部电极施加偏置用的高频电力，同时经由掩模层对形成在基板上的氧化膜进行等离子体蚀刻，在规定的蚀刻条件是蚀刻开口性降低的条件的情况下，向上述上部电极施加规定的直流电压，以获得良好的蚀刻开口性。
本发明还提供一种等离子体蚀刻方法，其特征在于：使用如下等离子体蚀刻装置，上述等离子体蚀刻装置，在内部可以真空排气的处理容器内，设置有作为基板载置台的下部电极和以与下部电极相对的方式形成的上部电极，向上述下部电极施加兼用为等离子体生成用和偏置用的高频电力，将供给到上述处理容器内的处理气体等离子体化，进行等离子体蚀刻，作为上述处理气体，使用包含CxFy(x、y为1以上的整数)、稀有气体和O2的气体，向上述处理容器内供给该处理气体，同时向上述下部电极施加兼用为等离子体生成用和偏置用的高频电力，同时经由掩模层对形成在基板上的氧化膜进行等离子体蚀刻，在规定的蚀刻条件是蚀刻开口性降低的条件的情况下，向上述上部电极施加规定的直流电压，以获得良好的蚀刻开口性。
在上述任何一种的构成中，作为上述规定的蚀刻条件，能够为基板的温度，作为这种开口性降低的温度来说，能够为上述基板的温度在20℃以上，甚至40℃以上。
另外，作为上述规定的蚀刻条件，能够为蚀刻图案的形状，作为这种开口性降低的图案形状，能够为上述蚀刻图案包括线状形状的图案。并且，在上述蚀刻图案除了包括这种线状形状，还包括孔洞形状的情况下，优选均按规定值以上的深度进行蚀刻。
另外，优选上述CxFy的x为4以上，y为6以上，具体地说，例如，上述CxFy是从C4F6、C5F8以及C4F8中选择出的一种气体，或两种以上的混合气体。并且，上述稀有气体，可以为Ar或Xe或Ar和Xe的混合气体。
本发明还提供一种计算机可读取的存储介质，其特征在于：存储控制等离子体蚀刻装置用的、在计算机上运行的控制程序，其中，上述等离子体蚀刻装置，在内部可以真空排气的处理容器内，设置作为基板载置台的下部电极和以与下部电极相对的方式形成的上部电极，向上述上部电极或下部电极施加等离子体生成用的相对高频率的高频电力，向上述下部电极施加偏置用的相对低频率的高频电力，或者，向上述下部电极施加兼用为等离子体生成用和偏置用的高频电力，将供给到上述处理容器内的处理气体等离子体化，进行等离子体蚀刻，上述控制程序，在运行时使计算机控制上述等离子体蚀刻装置，以进行上述的蚀刻方法。
根据本发明，由于使用包含CxFy(x、y为1以上的整数)、稀有气体、O2的气体作为上述处理气体，向该处理容器内供给上述处理气体，同时向上述上部电极或上述下部电极施加高频电力，产生上述处理气体的等离子体，并且向上述下部电极施加偏置用的高频电力，然后经由光致抗蚀剂掩模层对形成在基板上的氧化膜进行等离子体蚀刻，所以，能够进行选择性高的等离子体蚀刻，而且，如果规定的蚀刻条件是蚀刻开口性降低的条件，则向上述上部电极施加一定的直流电压以获得良好的蚀刻开口性，因此，不产生蚀刻终止，并且能够同时获得良好的开口性以及选择性。
附图说明
图1是在本发明的实施中所使用的等离子体蚀刻装置的一个示例的概况截面示意图。
图2是在图1的等离子体蚀刻装置中与第一高频电源相连接的匹配器的构造示意图。
图3是在本发明的一个实施方式的实施中所使用的半导体晶片W的构造的截面示意图。
图4是在使半导体晶片的温度上升时产生的蚀刻终止的说明图。
图5是在图4所示的产生蚀刻终止的温度下，向上部电极施加直流电压，蚀刻氧化膜时的状态的截面示意图。
图6是用于说明通过施加直流电压改善蚀刻时的开口性的机理的示意图。
图7是在图1的等离子体处理装置中，向上部电极施加直流电压时的Vdc以及等离子体层厚度的变化的示意图。
图8是表示使半导体晶片温度变化时的蚀刻的开口性以及施加直流电压时的蚀刻的开口性的实验结果的示意图。
图9是用于说明选择比中flat和facet的定义的图。
图10是在本发明的其他实施方式的实施中所使用的半导体晶片W的构造的截面示意图。
图11是说明孔洞和沟槽的蚀刻的开口性的不同的截面图。
图12是向上部电极施加直流电压，蚀刻氧化膜时的孔洞以及沟槽的状态的截面示意图。
图13是用于说明在上部电极上不施加直流电压时和施加直流电压时，比较孔洞和沟槽的蚀刻开口性的实验结果的示意图。
图14是能够应用于本发明实施方式的其他类型的等离子体蚀刻装置例的概况示意图。
图15是能够应用于本发明实施方式的另一其他类型的等离子体蚀刻装置例的概况示意图。
[符号说明]
10：腔室(处理容器)
16：基座(下部电极)
34：上部电极
44：供电棒
46、88：匹配器
48：第一高频电源
50：可变直流电源
51：控制器
52：导通断开开关
66：处理气体供给源
84：排气装置
90：第二高频电源
91：GND块
101、201：Si基板
102、203：蚀刻终止膜
103、204：氧化膜
104、205：防反射膜(BARC)
105、206：光致抗蚀剂膜
107、207：孔洞
107a、207a、208a：肩(shoulder)部
208：沟槽
W：半导体晶片(被处理基板)
具体实施方式
下面，参照附图，具体地说明本发明的实施方式。
图1是在本发明的实施中所使用的等离子体蚀刻装置的一个示例的概略截面示意图。
该等离子体蚀刻装置，作为电容耦合型平行平板等离子体蚀刻装置而构成，具有例如由表面经过阳极氧化处理的铝构成的大致呈圆筒状的腔室(处理容器)10。该腔室10被保护接地。
在腔室10的底部，经由由陶瓷等构成的绝缘板12配置有圆柱状的基座支承台14，在基座支承台14的上面设置有由例如铝形成的基座16。基座16构成下部电极，在其上载置作为被处理基板的半导体晶片W。
在基座16的上面，设置有以静电力吸附保持半导体晶片W的静电卡盘18。该静电卡盘18，具有由一对绝缘层或绝缘片夹持由导电膜构成的电极20的结构，直流电源22电连接于电极20。而且，利用来自直流电源22的直流电压所产生的库仑力等的静电力，将半导体晶片W吸附保持在静电卡盘18上。
在静电卡盘18(半导体晶片W)的周围、在基座16的上面，配置有用于提高蚀刻均匀性的、例如由硅构成的导电性的聚焦环(修正环)24。在基座16与基座支承台14的侧面上，设置有例如由石英所构成的圆筒状的内壁部件26。
在基座支承台14的内部，例如沿圆周设置有致冷剂室28。由设置于外部的、未图示的冷却单元，经由管道30a、30b，向该致冷剂室内，循环供给规定温度的致冷剂、例如冷却水，能够由致冷剂的温度控制半导体晶片W的处理温度。
进而，将来自未图示的传热气体供给机构的传热气体、例如氦气(He)，经由气体供给线32而供给到静电卡盘18的上面与半导体晶片W的背面之间。
在作为下部电极的基座16的上方，设置有与基座16相对、平行的上部电极34。这样，上部及下部电极34、16之间的空间就成为等离子体生成空间。上部电极34形成与作为下部电极的基座16上的半导体晶片W相对、与等离子体生成空间相接的面，即相对面。
该上部电极34经由绝缘性遮蔽部件42，被支承于腔室10的上部，包括构成与基座16的相对面且具有多个吐出孔37的电极板36，以及可装拆自由地支承该电极板36、由导电性材料、例如表面经阳极氧化处理后的铝所构成的水冷结构的电极支承体38。电极板36优选是焦耳热少的低电阻导体或半导体，而且，如后面所述，从强化抗蚀剂层的观点出发，优选含有硅的物质。从这一观点，优选电极板36由硅或SiC所构成。在电极支承体38的内部，设置有气体扩散室40，从该气体扩散室40向下方延伸有与气体吐出孔37相连通的多个气体流通孔41。
在电极支承体38上形成有向气体扩散室40导入处理气体的气体导入口62，该气体导入口62上连接有气体供给管64，气体供给管64与处理气体供给源66相连接。在气体供给管64上，从上游侧开始依次设置有质量流量控制器(MFC)68以及开关阀70(也可以由FCN取代MFC)。于是，从处理气体供给源66，将用于蚀刻的处理气体，从气体供给管64供给到气体扩散室40，经由气体流通孔41与气体吐出孔37呈喷雾状地吐出到等离子体生成空间。就是说，上部电极34具有作为供给处理气体用的喷头的功能。
在上部电极34上经由匹配器46及供电棒44而电气连接有第一高频电源48。第一高频电源48输出10MHz以上的高频、例如60MHz的高频电力。匹配器46是使负载阻抗与第一高频电源48的内部(或输出)阻抗相匹配的器件，具有在腔室10内生成等离子体时使第一高频电源48的输出阻抗与负载阻抗在表观上一致的功能。匹配器46的输出端子与供电棒44的上端相连接。
另一方面，在上述上部电极34上，除了第一高频电源48之外，还电气连接有可变直流电源50。可变直流电源50也可以是双极电源。具体地说就是，该可变直流电源50经由上述匹配器46及供电棒44连接于上部电极34上，可以由导通断开开关52进行供电的导通、断开。可变直流电源50的极性、电流、电压及导通/断开开关52的导通、断开，由控制器51进行控制。
如图2所示，匹配器46具有从第一高频电源48的供电线49分支设置的第一可变电容器54、以及设置在供电线49的分支点下游侧的第二可变电容器56，由此能够发挥上述功能。而且，在匹配器46内，设置有捕获(trap)来自第一高频电源48的高频(例如60MHz)及来自后述第二高频电源的高频(例如2MHz)的滤波器58，使得能够有效地将直流电压电流(以下简称直流电压)供给到上部电极34。就是说，来自可变直流电源50的直流电流经由滤波器58而连接于供电线49。该滤波器58由线圈59与电容器60所构成，由此捕获来自第一高频电源48的高频及来自后述第二高频电源的高频。
设置有圆筒状接地导体10a，使其从腔室的侧壁向比上部电极34的高度位置还靠向上方的位置延伸，该圆筒状接地导体10a的顶壁部分通过筒状的绝缘部件44a而与上部供电棒44电气绝缘。
在作为下部电极的基座16上，经由匹配器88而电气连接有第二高频电源90。从该第二高频电源90向作为下部电极的基座16供给高频电力，由此将离子引入半导体晶片W一侧。第二高频电源90输出300kHz～13.56MHz范围内的频率、例如2MHz的高频电力。匹配器88使负载阻抗与第二高频电源90的内部(或输出)阻抗相匹配，具有在腔室10内生成等离子体时，使第二高频电源90的内部阻抗与负载阻抗在表观上一致的功能。
在上部电极34上，电气连接有低通滤波器(LPF)92，该低通滤波器用于在使来自第一高频电源48的高频(例如60MHz)不通过的情况下，将来自第二高频电源90的高频(例如2MHz)接地。该低通滤波器(LPF)92优选由LR滤波器或LC滤波器构成，但由于即使只是一根导线也能够对于来自第一高频电源48的高频(例如60MHz)给予充分大的电抗，所以就这样即可。另一方面，在作为下部电极的基座16上，电气连接有用于将来自第一高频电源48的高频(例如60MHz)接地的高通滤波器(HPF)94。
在腔室10的底部设置有排气口80，在该排气口80上经由排气管82而连接有排气装置84。排气装置84具有涡轮分子泵等真空泵，能够将腔室10内减压至所希望的真空度。而且，在腔室10的侧壁上设置有半导体晶片W的搬入搬出口85，该搬入搬出口85可以由闸式阀86而打开或闭合。而且，沿着腔室10的内壁可自由装拆地设置有用于防止在腔室10上附着蚀刻副产物(堆积沉淀物)的堆积沉淀防护体11。就是说，堆积沉淀防护体11构成腔室壁。而且，在内壁部件26的外周也设置有堆积沉淀防护体11。在腔室10底部的腔室壁侧堆积沉淀防护体11与内壁部件26侧的堆积沉淀防护体11之间，设置有排气板83。作为堆积沉淀防护体11与排气板83，优选使用在铝材上覆盖有Y2O3等陶瓷的材料。
在堆积沉淀防护体11的构成腔室内壁的部分与晶片W大体相同高度的部分上，设置有接地、DC连接的导电性部件(GND块)91，由此能够发挥防止异常放电的效果。
等离子体处理装置的各构成部与控制部(整体控制装置)95相连接并受其控制。而且，在控制部95上连接有用户接口96，用户接口96包括工序管理者为了管理等离子体处理装置而进行命令的输入操作等的键盘，及能够对等离子体处理装置的工作状况进行可视化显示的显示器等。
再者，控制部95上还连接有存储部97，存储部97中存储有用于在控制部95的控制下而实现在等离子体处理装置中所执行的各种处理的控制程序，及用于根据处理条件而在等离子体处理装置的各构成部中执行处理的程序、即方案。该方案也可以存储于硬盘或半导体存储器中，也可以是在存储于CDROM、DVD等可移动性的、计算机可读取的存储介质内的状态下，设定于存储部97的规定位置上。
而且，还可以根据需要，根据来自用户接口96的指示等而从存储部97中调出任意的方案，由控制部95执行，由此，在控制部95的控制下实行在等离子体处理装置中的所希望的处理。
接着，对由这样结构的等离子体蚀刻装置所实施的、本发明的一个实施方式涉及的等离子体蚀刻方法加以说明。
这里，对于作为被处理体的半导体晶片W来说，如图3所示，在Si基板101上，依次形成蚀刻终止膜102、作为蚀刻对象的氧化膜103、防反射膜(BARC)104、和光致抗蚀剂膜105之后，通过光刻在光致抗蚀剂膜105上形成规定图案，然后以光致抗蚀剂105为掩模，使用图1的等离子体蚀刻装置对作为蚀刻对象的氧化膜103进行蚀刻，形成孔洞。
对于作为本实施方式中的蚀刻对象膜的氧化膜103来说，能够使用例如以四乙氧基硅烷(TEOS)为原料而成膜的膜，或使用玻璃膜(BPSG或PSG)等。该氧化膜103的厚度被适当设定，例如为0.5～4.0μm左右。
蚀刻终止膜102由SiN或SiC构成，其厚度为20～100nm左右。作为防反射膜104(BARC)来说，能够使用SiON膜或有机系膜，其厚度为20～100nm左右。光致抗蚀剂膜105，典型的为ArF抗蚀剂，其厚度为100～400nm左右。
在进行蚀刻处理时，首先，将闸阀86打开，经由搬入搬出口85向腔室10内搬入具有上述构造的半导体晶片W，载置于基座16上。然后，从处理气体供给源66以规定流量向气体扩散室40供给用于进行蚀刻处理的处理气体，在经由气体流通孔41以及气体吐出孔37向腔室10内供给气体的同时，利用排气装置84从腔室10内排气，使其中的压力为例如2.67～6.67Pa(20～50mTorr)范围内的设定值。
这里，使用含有CxFy(x、y为1以上的整数)、稀有气体、O2的气体作为用于蚀刻氧化膜103的处理气体。CxFy除了具有作为蚀刻剂(etchant)的功能外，还具有供给堆积沉淀物、提高选择比的功能。作为CxFy来说，优选x为4以上、y为6以上，能够适于使用从C4F6、C5F8以及C4F8中选择的一种气体或两种以上的混合气体。特别优选其中的C4F6。作为CxFy的具体流量来说，优选为10～50mL/min(换算成标准状态后的流量(sccm))。
O2气体用于除去过剩的堆积沉淀物，确保蚀刻孔洞的贯穿性(开口性)，优选以流量比计添加处理气体整体的1～20％。优选具体的流量为10～60mL/min(sccm)。
稀有气体作为CxFy的载体气体或稀释气体而起作用，是为了保持处理气体的平衡，并控制堆积沉淀物或氟素(F)的气体，优选以流量比计添加处理气体整体的60～98％。优选具体的流量为350～1200mL/min(sccm)。作为稀有气体来说，能够适于使用Ar、或Xe、或Ar和Xe的混合气体。作为稀有气体也可以使用Kr。
作为处理气体来说，还可以含有除上述CxFy、稀有气体、O2之外的其他气体。例如，在这些中，能够加上氢氟碳系气体，即CHxFy(x、y为1以上的正整数)。这样，如果基底为氮化膜，则也能够一起对氮化膜进行蚀刻。
这样，在向腔室10内导入进行蚀刻用的处理气体后的状态下，从第一高频电源48以规定功率向上部电极34施加等离子体生成用的高频电力，并且，从第二高频电源90以规定功率向作为下部电极的基座16施加离子引入用的高频电力，再者，从静电卡盘18用的直流电源22向静电卡盘18的电极20施加直流电压，将半导体晶片W固定在基座16上。
从形成在上部电极34的电极板36上的气体吐出孔37吐出的处理气体，在上部电极34和作为下部电极的基座16之间，在由高频电力产生的辉光放电中等离子体化，利用由该等离子体生成的自由基或离子，以光致抗蚀剂膜105为掩模，对氧化膜103进行蚀刻，形成孔洞。
由于向上部电极34供给高频区域(例如10MHz以上)的高频电力，所以能够在优选的状态下使等离子体高密度化，即使在更加低压的条件下也能够形成高密度的等离子体。
因此，在像这样仅施加高频电力，使用上述处理气体蚀刻氧化膜的情况下，根据半导体晶片W的温度，孔洞的开口性(贯通性)也有所不同。在半导体晶片W的温度较低、例如0℃的情况下，则，即使能够蚀刻到规定深度，如果半导体晶片W的温度升高，孔洞的开口性也会变差，如图4所示，孔洞107的蚀刻有时可能在蚀刻对象膜的中途停止，产生所谓的蚀刻终止。这是因为，沉淀物的附着系数发生改变，沉淀物进入孔洞内。这种开口性较低的状态，虽然也源自其他的条件，但一般在20℃产生，在40℃变得明显。即，当半导体晶片W的温度(下部电极温度)在20℃以上，尤其在40℃以上时，产生蚀刻终止等开口性低的状态。
与此相对的是，在本实施方式中，由于在产生等离子体时，从可变直流电源50向上部电极34施加规定极性和大小的直流电压，所以开口性变好，如图5所示，能够不产生蚀刻终止而贯通作为蚀刻对象膜的氧化膜103从而生成孔洞107。这时的直流电压的绝对值优选为800～1500V。
这样，通过向上部电极34施加直流电压，孔洞107的开口性变得良好，这是因为，如果向上部电极34施加直流电压，则如图6所示，堆积在孔洞107的肩部107a上的沉淀物109被固定、变硬、难被剥离，因此，沉淀物很难在孔洞107内生成。即，由于沉淀物被肩部107a截留，能够防止其进入孔洞107内，因此开口性(贯通性)变好，蚀刻终止被消除。并且，像这样通过减少进入孔洞内的沉积物，蚀刻速率也得到提升。
另外，通过以前的蚀刻处理，特别是向上部电极34施加较小高频电力的蚀刻处理，聚合物附着在上部电极34上。于是，如果在进行蚀刻处理时向上部电极34施加合适的直流电压，则如图7所示，能够加深上部电极的自身偏置电压Vdc，即能够增大在上部电极34表面的Vdc的绝对值。因此，附着在上部电极34上的聚合物通过所施加的直流电压被溅射，供给到半导体晶片W，作为沉淀物附着在光致抗蚀剂膜105的上面。由于这样而生成的沉淀物也被固定在肩部107a，所以光致抗蚀剂膜106变得难以被蚀刻，相对于光致抗蚀剂膜105的选择比也得到了提高。
下面，对实际确认本实施方式的方法所产生的效果的实验结果进行说明。
这里，在Si基板上形成作为蚀刻对象即氧化膜的、厚度为2000nm的热氧化SiO2膜，接着在其上面形成由有机系膜构成的防反射膜(BARC)，厚度为60nm，然后，在其上面形成KrF抗蚀剂膜，厚度为600nm，从而得到样品(sample)。
将该样品搬入图1的装置中，使得腔室内的压力为3.3Pa，上部高频功率为3000W，下部高频功率为3600W，下部电极温度为0℃。作为处理气体来说，使得C4F6为38mL/min(sccm)，Ar为800mL/min(sccm)，O2为50mL/min(sccm)。在不施加直流电压的情况下，进行180秒的蚀刻。此时的下部Vpp为2553V。结果，如图8(a)所示，能够以良好的开口性形成开口直径为0.35μm的孔洞。这时的蚀刻速率为566nm/min，对于光致抗蚀剂膜的蚀刻选择比来说，flat为11.3，facet为5.8。此外，flat在图9中为c/a，facet在图9中为c/b。
接着，将下部电极温度提升到40℃，以同样条件进行蚀刻。结果，如图8(b)所示，在蚀刻途中产生蚀刻终止。
接着，下部电极温度仍为40℃，将上部高频功率降低到1500W，并向上部电极34施加—1000V的直流电压，保持其他条件不变，进行蚀刻。此外，降低上部高频功率的原因是，使得直流电压施加时的下部的Vpp与不施加直流电压的情况相调和。结果，如图8(c)所示，蚀刻终止被消除，得到良好的开口性。这时的蚀刻速率为585nm/min，对于光致抗蚀剂膜105的蚀刻选择比来说，flat为21.9，facet为6.4，因此，可以确认，通过施加直流电压，能够提高蚀刻速率和选择比。
以上，虽然展示了通过向上部电极施加直流电压而消除了温度引起的开口性的不同的例子，但是，同样能够消除图案形状引起的开口性的不同。下面对这种实施方式进行详细说明。
在该实施方式中，如图10所示，就作为被处理体的半导体晶片W来说，在Si基板201上，依次形成配线层202、蚀刻终止膜203、作为蚀刻对象的氧化膜204、防反射膜(BARC)205、和光致抗蚀剂膜206之后，通过光刻在光致抗蚀剂膜206上形成规定的图案，以光致抗蚀剂膜206为掩模，使用图1的等离子体蚀刻装置，对作为蚀刻对象的氧化膜204进行蚀刻，形成孔洞以及沟槽(线状)。
作为蚀刻终止膜203、成为蚀刻对象的氧化膜204、防反射膜(BARC)205、和光致抗蚀剂膜206来说，可使用与以前的实施方式相同的物质。另外，作为配线层202来说，能够使用W、Al、Cu等通常所使用的物质。
在进行该蚀刻的时候，与以前的实施方式同样，向腔室10内搬入具有上述构造的半导体晶片W，载置于基座16上。然后，与以前的实施方式同样，使用含有CxFy(x、y为1以上的整数)、稀有气体、和O2的处理气体，从处理气体供给源66以规定流量向气体扩散室40供给进行蚀刻处理用的处理气体，在经由气体流通孔41以及气体吐出孔37向腔室10内供给气体的同时，利用排气装置84为腔室10内进行排气，使其中的压力为例如2.67～6.67Pa(20～50mTorr)范围内的设定值。
如此，在向腔室10内导入进行蚀刻用的处理气体后的状态下，从第一高频电源48以规定功率向上部电极34施加用于等离子体生成的高频电力，并且，从第二高频电源90以规定功率向作为下部电极的基座16施加用于离子引入的高频电力，并且，从静电卡盘18用的直流电源22向静电卡盘18的电极20施加直流电压，将半导体晶片W固定在基座16上。
从形成在上部电极34的电极板36上的气体吐出孔37吐出的处理气体，在上部电极34和作为下部电极的基座16之间，在由高频电力产生的辉光放电中等离子体化，利用由该等离子体生成的自由基或离子，以光致抗蚀剂膜206为掩模，对氧化膜204进行蚀刻，形成孔洞以及沟槽。
因此，在仅这样施加高频电力，使用上述处理气体蚀刻氧化膜的情况下，孔洞和沟槽的开口性不同。即，根据图案的形状，开口性有所不同，如图11所示，孔洞207开口性良好地被蚀刻，而作为线状图案的沟槽208的开口性较差，有时产生蚀刻终止。这是因为，作为沉淀物的聚合物很难进入开口狭窄的图案即孔洞中，开口性不易恶化，而对于开口宽阔的图案即沟槽来说，聚合物则容易进入，沉淀物变多，开口性也容易恶化。
与此相对的是，与以前的实施方式相同，在本实施方式中，由于在产生等离子体时，从可变直流电源50向上部电极34施加规定极性和大小的直流电压，所以，沉积在孔洞207或沟槽208的肩部207a、208a的沉淀物209被固定、变硬、难以被剥离，因此，即使是如上所述，在沉淀物容易生成的沟槽中也能够减少沉淀物，开口性变好，如图12所示，沟槽208也和孔洞207同样，能够被蚀刻到蚀刻终止膜203。这种情况下，由于孔洞207内以及沟槽208内的沉淀物减少，蚀刻速率上升。另外，如上所述，通过向上部电极34施加直流电压，从上部电极34供给的聚合物也被固定在肩部207a、208a上，所以光致抗蚀剂膜206很难被蚀刻，对于光致抗蚀剂膜206的选择比上升。在本实施方式中，优选施加在上部电极34的直流电压的绝对值为800～1500V。
下面，对实际确认本实施方式的方法所产生的效果的实验结果进行说明。
这里，在Si基板上形成作为蚀刻终止膜的SiN膜，厚度为50nm，接着在其上形成作为蚀刻对象的氧化膜的BPSG膜，厚度为1000nm，以及TEOS膜，厚度为28000nm，接着在其上面形成KrF抗蚀剂膜，厚度为900nm，从而得到样品。
将该样品搬入图1的装置，使得腔室内压力为33.5Pa(25mTorr)，上部高频功率为3000W，下部高频功率为3600W，下部电极温度为0℃。作为处理气体来说，使得C4F6为38mL/min(sccm)，Ar为800mL/min(sccm)，O2为46mL/min(sccm)，在不施加直流电压的情况下，进行240秒的蚀刻。结果，如图13(a)所示，孔洞开口性良好地形成，而沟槽的开口性较差，特别是在晶片中心，沟槽的开口性差，其深度只有孔洞的一半左右。这时相对于光致抗蚀剂膜的选择比，在晶片的中心，Flat为15.8，facet为5.5；在边缘，Flat为16.7，facet为6.3。
接着，为了使施加直流电压时的下部的Vpp与不施加直流电压的情况相调和，将上部高频功率降低到1500W，并向上部电极34施加一1000V的直流电压，并保持其他条件不变，进行蚀刻。结果，如图13(b)所示，沟槽的开口性良好，甚至被蚀刻到比孔洞还要深的位置。此时，对于光致抗蚀剂膜的选择比，在晶片中心，由于沉淀物的原因，膜厚增加，Flat无法测量，而facet为7.7；在边缘，依然由于沉淀物的原因，Flat无法测量，而facet为6.4。由此确认，通过施加直流电压，能够提升选择比。
另外，本发明并不限于上述实施方式，能够有各种变形例。例如，在上述实施方式中，虽然表示了使用光致抗蚀剂膜作为掩模的例子，但并不限于此，也可以同时使用硬掩膜层。并且，作为氧化膜，虽然示范了以TEOS为原料而成膜的示例和BPSG、PSG，但也并不限定于此。而且，上述半导体晶片的构造也不限于上述实施方式。
并且，关于应用本发明的装置，也不限于图1所示的装置，能够使用以下所述的装置。例如，可以使用将上部电极分割为中心和周边两部分，并能够分别调节高频施加功率的装置。另外，如图14所示，能够使用下部双频施加类型的等离子体蚀刻装置，该等离子体蚀刻装置从第一高频电源48’向作为下部电极的基座16施加用于等离子体生成的例如40MHz的高频电力，并且从第二高频电源90’施加用于离子引入的例如2MHz的高频电力。如图所示，通过将可变直流电源166连接于上部电极234，施加规定的直流电压，能够得到与上述实施方式相同的效果。
而且，如图15所示，还能够使用如下等离子体蚀刻装置，连接高频电源170代替图14中与作为下部电极的基座16相连的第一高频电源48’以及第二高频电源90’，从该高频电源170施加兼用作等离子体生成用和偏置形成用的例如40MHz的高频电力。这种情况和图14的情况相同，通过将可变直流电源166连接于上部电极234，施加规定的直流电压，能够得到与上述实施方式相同的效果。

Claims (20)

1.一种等离子体蚀刻方法，其特征在于：
使用如下等离子体蚀刻装置，所述等离子体蚀刻装置，在内部可以真空排气的处理容器内，设置作为基板载置台的下部电极和以与下部电极相对的方式形成的上部电极，向所述上部电极或下部电极施加等离子体生成用的相对高频率的高频电力，向所述下部电极施加偏置用的相对低频率的高频电力，将供给到所述处理容器内的处理气体等离子体化，进行等离子体蚀刻，
作为所述处理气体，使用包含稀有气体、O2和CxFy的气体，其中x、y为1以上的整数，向所述处理容器内供给该处理气体，同时向所述上部电极或所述下部电极施加高频电力，产生所述处理气体的等离子体，并且向所述下部电极施加偏置用的高频电力，同时经由掩模层对形成在基板上的氧化膜进行等离子体蚀刻，
在规定的蚀刻条件是蚀刻开口性降低的条件的情况下，向所述上部电极施加规定的直流电压，以获得良好的蚀刻开口性，所述规定的蚀刻条件是基板的温度，并且所述基板的温度是20℃以上，所述规定的直流电压的绝对值为800-1500V。
2.如权利要求1所述的等离子体蚀刻方法，其特征在于：
所述基板的温度是40℃以上。
3.如权利要求1或2所述的等离子体蚀刻方法，其特征在于：
所述CxFy，x是4以上，y是6以上。
4.如权利要求3所述的等离子体蚀刻方法，其特征在于：
所述CxFy是从C4F6、C5F8以及C4F8中选择出的一种气体，或两种以上的混合气体。
5.如权利要求1所述的等离子体蚀刻方法，其特征在于：
所述稀有气体是Ar、或Xe、或Ar和Xe的混合气体。
6.一种等离子体蚀刻方法，其特征在于：
使用如下等离子体蚀刻装置，所述等离子体蚀刻装置，在内部可以真空排气的处理容器内，设置作为基板载置台的下部电极和以与下部电极相对的方式形成的上部电极，向所述上部电极或下部电极施加等离子体生成用的相对高频率的高频电力，向所述下部电极施加偏置用的相对低频率的高频电力，将供给到所述处理容器内的处理气体等离子体化，进行等离子体蚀刻，
作为所述处理气体，使用包含稀有气体、O2和CxFy的气体，其中x、y为1以上的整数，向所述处理容器内供给该处理气体，同时向所述上部电极或所述下部电极施加高频电力，产生所述处理气体的等离子体，并且向所述下部电极施加偏置用的高频电力，同时经由掩模层对形成在基板上的氧化膜进行等离子体蚀刻，
在规定的蚀刻条件是蚀刻开口性降低的条件的情况下，向所述上部电极施加规定的直流电压，以获得良好的蚀刻开口性，所述规定的蚀刻条件是蚀刻图案的形状，并且所述蚀刻图案包括线状形状，所述规定的直流电压的绝对值为800-1500V。
7.如权利要求6所述的等离子体蚀刻方法，其特征在于：
所述蚀刻图案包括线状形状以及孔洞形状，均按照规定值以上的深度进行蚀刻。
8.如权利要求6或7所述的等离子体蚀刻方法，其特征在于：
所述CxFy，x是4以上，y是6以上。
9.如权利要求8所述的等离子体蚀刻方法，其特征在于：
所述CxFy是从C4F6、C5F8以及C4F8中选择出的一种气体，或两种以上的混合气体。
10.如权利要求6所述的等离子体蚀刻方法，其特征在于：
所述稀有气体是Ar、或Xe、或Ar和Xe的混合气体。
11.一种等离子体蚀刻方法，其特征在于：
使用如下等离子体蚀刻装置，所述等离子体蚀刻装置，在内部可以真空排气的处理容器内，设置有作为基板载置台的下部电极和以与下部电极相对的方式形成的上部电极，向所述下部电极施加兼用为等离子体生成用和偏置用的高频电力，将供给到所述处理容器内的处理气体等离子体化，进行等离子体蚀刻，
作为所述处理气体，使用包含稀有气体、O2和CxFy的气体，其中x、y为1以上的整数，向所述处理容器内供给该处理气体，同时向所述下部电极施加兼用为等离子体生成用和偏置用的高频电力，同时经由掩模层对形成在基板上的氧化膜进行等离子体蚀刻，
在规定的蚀刻条件是蚀刻开口性降低的条件的情况下，向所述上部电极施加规定的直流电压，以获得良好的蚀刻开口性，所述规定的蚀刻条件是基板的温度，并且所述基板的温度是20℃以上，所述规定的直流电压的绝对值为800-1500V。
12.如权利要求11所述的等离子体蚀刻方法，其特征在于：
所述基板的温度是40℃以上。
13.如权利要求11或12所述的等离子体蚀刻方法，其特征在于：
所述CxFy，x是4以上，y是6以上。
14.如权利要求13所述的等离子体蚀刻方法，其特征在于：
所述CxFy是从C4F6、C5F8以及C4F8中选择出的一种气体，或两种以上的混合气体。
15.如权利要求11所述的等离子体蚀刻方法，其特征在于：
所述稀有气体是Ar、或Xe、或Ar和Xe的混合气体。
16.一种等离子体蚀刻方法，其特征在于：
使用如下等离子体蚀刻装置，所述等离子体蚀刻装置，在内部可以真空排气的处理容器内，设置有作为基板载置台的下部电极和以与下部电极相对的方式形成的上部电极，向所述下部电极施加兼用为等离子体生成用和偏置用的高频电力，将供给到所述处理容器内的处理气体等离子体化，进行等离子体蚀刻，
作为所述处理气体，使用包含稀有气体、O2和CxFy的气体，其中x、y为1以上的整数，向所述处理容器内供给该处理气体，同时向所述下部电极施加兼用为等离子体生成用和偏置用的高频电力，同时经由掩模层对形成在基板上的氧化膜进行等离子体蚀刻，
在规定的蚀刻条件是蚀刻开口性降低的条件的情况下，向所述上部电极施加规定的直流电压，以获得良好的蚀刻开口性，所述规定的蚀刻条件是蚀刻图案的形状，并且所述蚀刻图案包括线状形状，所述规定的直流电压的绝对值为800-1500V。
17.如权利要求16所述的等离子体蚀刻方法，其特征在于：
所述蚀刻图案包括线状形状以及孔洞形状，均按照规定值以上的深度进行蚀刻。
18.如权利要求16或17所述的等离子体蚀刻方法，其特征在于：
所述CxFy，x是4以上，y是6以上。
19.如权利要求18所述的等离子体蚀刻方法，其特征在于：
所述CxFy是从C4F6、C5F8以及C4F8中选择出的一种气体，或两种以上的混合气体。
20.如权利要求16所述的等离子体蚀刻方法，其特征在于：
所述稀有气体是Ar、或Xe、或Ar和Xe的混合气体。
CNB2007101281534A 2006-07-12 2007-07-09 等离子体蚀刻方法 Expired - Fee Related CN100521111C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006191704 2006-07-12
JP2006191704A JP5323306B2 (ja) 2006-07-12 2006-07-12 プラズマエッチング方法およびコンピュータ読取可能な記憶媒体

Publications (2)

Publication Number Publication Date
CN101106086A CN101106086A (zh) 2008-01-16
CN100521111C true CN100521111C (zh) 2009-07-29

Family

ID=38999905

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101281534A Expired - Fee Related CN100521111C (zh) 2006-07-12 2007-07-09 等离子体蚀刻方法

Country Status (4)

Country Link
JP (1) JP5323306B2 (zh)
KR (1) KR20080006457A (zh)
CN (1) CN100521111C (zh)
TW (1) TWI436419B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101740298B (zh) * 2008-11-07 2012-07-25 东京毅力科创株式会社 等离子体处理装置及其构成部件
CN101882577A (zh) * 2009-05-06 2010-11-10 中芯国际集成电路制造(上海)有限公司 晶圆背面粗糙处理的方法
JP5568340B2 (ja) 2010-03-12 2014-08-06 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6329839B2 (ja) 2014-07-29 2018-05-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
JP6438831B2 (ja) * 2015-04-20 2018-12-19 東京エレクトロン株式会社 有機膜をエッチングする方法
CN108321101B (zh) * 2018-02-24 2020-09-11 惠科股份有限公司 一种电极组件和蚀刻设备
CN108682611B (zh) * 2018-05-17 2020-03-13 大连理工大学 一种提高工艺等离子体均匀性的电极
CN108649005B (zh) * 2018-05-22 2020-10-30 山东汉旗科技有限公司 一种半导体晶圆批量刻蚀装置
JP7134863B2 (ja) * 2018-12-27 2022-09-12 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法
JP7190940B2 (ja) * 2019-03-01 2022-12-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN110600377A (zh) * 2019-09-27 2019-12-20 扬州扬杰电子科技股份有限公司 一种降低晶片正金腐蚀发生表面色差的刻蚀方法
US12347645B2 (en) * 2021-04-27 2025-07-01 Tokyo Electron Limited Substrate processing method and substrate processing apparatus

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101248691B1 (ko) * 2004-06-21 2013-04-03 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치

Also Published As

Publication number Publication date
KR20080006457A (ko) 2008-01-16
CN101106086A (zh) 2008-01-16
JP5323306B2 (ja) 2013-10-23
JP2008021791A (ja) 2008-01-31
TWI436419B (zh) 2014-05-01
TW200818312A (en) 2008-04-16

Similar Documents

Publication Publication Date Title
CN100521111C (zh) 等离子体蚀刻方法
TWI665726B (zh) 電漿蝕刻方法及電漿蝕刻裝置
US8128831B2 (en) Plasma etching method and computer-readable storage medium
CN109755123B (zh) 等离子体蚀刻方法
CN102263001B (zh) 等离子体处理装置和方法
KR101223819B1 (ko) 플라즈마 에칭 방법 및 플라즈마 에칭 장치
US9324569B2 (en) Plasma etching method and plasma etching apparatus
US8609547B2 (en) Plasma etching method and computer-readable storage medium
CN100514570C (zh) 等离子体蚀刻方法
US8642482B2 (en) Plasma etching method, control program and computer storage medium
KR100894345B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
KR20080008226A (ko) 플라즈마 에칭 방법 및 컴퓨터판독 가능한 기억 매체
KR101858324B1 (ko) 플라즈마 에칭 방법
JP4008352B2 (ja) 絶縁膜のエッチング方法
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
JP2008078515A (ja) プラズマ処理方法
KR20200062031A (ko) 에칭 방법 및 기판 처리 장치
US20080014755A1 (en) Plasma etching method and computer-readable storage medium
US20050269294A1 (en) Etching method
JP4827567B2 (ja) プラズマエッチング方法およびコンピュータ読み取り可能な記憶媒体
US20070197040A1 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20070218699A1 (en) Plasma etching method and computer-readable storage medium
TW202032662A (zh) 電漿處理方法及電漿處理裝置
JP2006278517A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090729

Termination date: 20160709