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CN109977056A - 数字处理系统、主芯片和数字处理方法 - Google Patents

数字处理系统、主芯片和数字处理方法 Download PDF

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CN109977056A CN201811591898.9A CN201811591898A CN109977056A CN 109977056 A CN109977056 A CN 109977056A CN 201811591898 A CN201811591898 A CN 201811591898A CN 109977056 A CN109977056 A CN 109977056A
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Abstract

提供一种数字处理系统、主芯片和数字处理方法。可提供一种包括具有第一时钟引脚和第一数据引脚的主芯片和具有第二时钟引脚和第二数据引脚的第一从芯片的数字处理系统。所述数字处理系统可基于同步方案将第一数据从主芯片发送到第一从芯片，并且可基于异步方案将第二数据从第一从芯片发送到主芯片，其中，在同步方案中，从主芯片经由第一时钟引脚输出的第一时钟信号和从主芯片经由第一数据引脚输出的第一数据被一起提供，并且第一数据与第一时钟信号同步地被发送；在异步方案中，从第一从芯片经由第二数据引脚输出的第二数据被发送，而不管第一时钟信号如何。

Description

数字处理系统、主芯片和数字处理方法
本申请要求于2017年12月26日提交到韩国知识产权局的第10-2017-0179466号韩国专利申请的优先权，所述韩国专利申请的内容通过引用完整地包含于此。
技术领域
示例实施例涉及半导体集成电路，更具体地讲，涉及包括具有同步通信和异步通信的混合的数字接口的装置、包括该装置的数字处理系统和/或由该装置和该数字处理系统执行的数字处理方法。
背景技术
在电信或计算机科学中，数字接口是指通过例如一个或多个通信信道或计算机总线传输数字数据的接口。此外，许多通信系统被设计为在同一个印刷电路板(PCB)上将两个或更多个集成电路(IC)彼此连接。为了改善通信系统的性能，可对每个装置和/或每个芯片执行训练操作和/或校准操作，然而，包括用于关于两个或更多个IC的训练操作和/或校准操作的电路的通信系统可能具有相对复杂的结构。
发明内容
本公开的至少一个示例实施例提供一种包括具有同步通信和异步通信的混合的数字接口并且能够具有相对简单的结构的数字处理系统。
本公开的至少一个示例实施例提供一种包括具有同步通信和异步通信的混合的数字接口并且能够具有相对简单的结构的主芯片。
本公开的至少一个示例实施例提供一种由数字处理系统和/或主芯片执行的数字处理方法。
根据示例实施例，一种数字处理系统包括主芯片和第一从芯片。主芯片包括第一时钟引脚和第一数据引脚。第一从芯片包括第二时钟引脚和第二数据引脚。所述数字处理系统可被配置为：基于同步方案执行将第一数据从主芯片发送到第一从芯片的第一发送操作，在同步方案中，从主芯片经由第一时钟引脚输出的第一时钟信号和从主芯片经由第一数据引脚输出的第一数据被一起提供，并且第一数据与第一时钟信号同步地被发送；基于异步方案执行将第二数据从第一从芯片发送到主芯片的第一接收操作，在异步方案中，从第一从芯片经由第二数据引脚输出的第二数据被发送，而不管第一时钟信号如何。
基于同一个接口执行第一发送操作和第一接收操作。
所述数字处理系统还包括：第一数据线，将第一数据引脚与第二数据引脚连接。
所述数字处理系统还被配置为：在第一发送操作中，将从主芯片经由第一数据引脚输出的第一数据经由第一数据线和第二数据引脚发送到第一从芯片；所述数字处理系统还被配置为：在第一接收操作中，将从第一从芯片经由第二数据引脚输出的第二数据经由第一数据线和第一数据引脚发送到主芯片。
第一从芯片还包括第三数据引脚。主芯片还包括第四数据引脚。所述数字处理系统还包括：第一数据线，将第一数据引脚与第三数据引脚连接；第二数据线，将第二数据引脚与第四数据引脚连接。
所述数字处理系统还被配置为：在第一发送操作中，将从主芯片经由第一数据引脚输出的第一数据经由第一数据线和第三数据引脚发送到第一从芯片；所述数字处理系统还被配置为：在第一接收操作中，将从第一从芯片经由第二数据引脚输出的第二数据经由第二数据线和第四数据引脚发送到主芯片。
第一发送操作中的第一数据的第一发送速度与第一接收操作中的第二数据的第二发送速度不同。
第二发送速度比第一发送速度慢。
主芯片和第一从芯片安装在同一个印刷电路板(PCB)上。
所述数字处理系统还包括：时钟线，将第一时钟引脚与第二时钟引脚连接，其中，所述数字处理系统还被配置为：在第一发送操作中，将从主芯片经由第一时钟引脚输出的第一时钟信号经由时钟线和第二时钟引脚发送到第一从芯片。
第一从芯片被配置为：基于从主芯片经由第二时钟引脚接收的第一时钟信号进行操作。
第一从芯片被配置为：基于接收的第一时钟信号生成分频时钟信号，并基于分频时钟信号将第二数据发送到主芯片，使得第二数据的发送速度比第一数据的发送速度慢；主芯片被配置为：从第一从芯片接收第二数据，并基于第一时钟信号对接收的第二数据进行采样。
主芯片还包括第三时钟引脚和第三数据引脚。所述数字处理系统还包括第二从芯片，第二从芯片包括第四时钟引脚和第四数据引脚；所述数字处理系统还被配置为：基于第二同步方案，执行将第三数据从主芯片发送到第二从芯片的第二发送操作，在第二同步方案中，从主芯片经由第三时钟引脚输出的第二时钟信号和从主芯片经由第三数据引脚输出的第三数据被一起提供，并且第三数据与第二时钟信号同步地被发送；所述数字处理系统还被配置为：基于异步方案，执行将第四数据从第二从芯片发送到主芯片的第二接收操作，在异步方案中，从第二从芯片经由第四数据引脚输出的第四数据被发送，而不管第二时钟信号如何。
所述数字处理系统还包括：时钟源，被配置为生成参考时钟信号；其中，主芯片被配置为：基于参考时钟信号生成第一时钟信号。
根据示例实施例，一种被配置为与至少一个从芯片通信的主芯片包括第一时钟引脚和第一数据引脚。第一时钟引脚可被配置为：在将第一数据从所述主芯片发送到所述至少一个从芯片的发送操作中输出第一时钟信号。第一数据引脚可被配置为：在发送操作中输出第一数据。所述主芯片被配置为：基于同步方案执行发送操作，在同步方案中，第一时钟信号和第一数据被一起提供，并且第一数据与第一时钟信号同步地被发送；基于异步方案执行将第二数据从所述至少一个从芯片发送到所述主芯片的接收操作，在异步方案中，第二数据被发送而不管第一时钟信号如何。
第一数据引脚经由单数据线连接到所述至少一个从芯片的数据引脚；所述主芯片被配置为：在接收操作中从所述至少一个从芯片经由第一数据引脚接收第二数据。
所述主芯片还包括：第二数据引脚，被配置为在接收操作中接收第二数据。
所述主芯片还包括：时钟发生器，被配置为：基于参考时钟信号生成第一时钟信号；发送同步电路，被配置为：在发送操作中与第一时钟信号同步地输出第一数据；数据恢复电路，被配置为：在接收操作中基于第一时钟信号对第二数据进行采样。
根据示例实施例，一种在主芯片和从芯片之间执行的数字处理方法，主芯片包括第一时钟引脚和第一数据引脚，从芯片包括第二时钟引脚和第二数据引脚，所述数字处理方法包括：基于同步方案执行将第一数据从主芯片发送到从芯片的发送操作，在同步方案中，从主芯片经由第一时钟引脚输出的第一时钟信号和从主芯片经由第一数据引脚输出的第一数据被一起提供，并且第一数据与第一时钟信号同步地被发送；基于异步方案执行将第二数据从从芯片发送到主芯片的接收操作，在异步方案中，从从芯片经由第二数据引脚输出的第二数据被发送，而不管第一时钟信号如何。
执行发送操作的步骤包括：由主芯片，基于参考时钟信号生成第一时钟信号；由主芯片，使第一数据与第一时钟信号同步；由主芯片，将第一时钟信号和第一数据一起发送到从芯片；由从芯片，基于第一时钟信号接收第一数据。
执行接收操作的步骤包括：由从芯片，基于接收的第一时钟信号设置第二数据的发送速度，使得第二数据的发送速度比第一数据的发送速度慢；由从芯片，将第二数据发送到主芯片；由主芯片，通过基于第一时钟信号对接收的第二数据进行采样来恢复包括在第二数据中的信息。
根据示例实施例的主芯片、数字处理系统和数字处理方法可包括具有同步通信和异步通信的混合的数字接口。将第一数据从主芯片发送到从芯片的发送操作(或写入操作)可基于同步方案执行，因此可以以相对高的速度发送第一数据。将第二数据从从芯片发送到主芯片的接收操作(或读取操作)可基于异步方案执行，因此可灵活地设置期望的响应于来自主芯片的命令而发送第二数据的时间，并且可支持各种类型的从芯片。
此外，当主芯片和从芯片中的每个包括一个数据引脚，并且接收操作的速度被设置为比发送操作的速度慢时，主芯片和从芯片可具有相对小的尺寸、相对简单的结构和/或相对低的功耗，而不降低性能。
附图说明
通过以下结合附图进行的详细描述，将会更清楚地理解示意性的、非限制性的示例实施例。
图1是示出根据示例实施例的数字处理系统的框图。
图2是示出包括在图1的数字处理系统中的主芯片的示例的框图。
图3A和图3B是示出包括在图1的数字处理系统中的从芯片的示例的框图。
图4是用于描述图1的数字处理系统的操作的时序图。
图5、图6和图7是示出根据一些示例实施例的数字处理系统的框图。
图8是示出根据示例实施例的数字处理方法的流程图。
图9是示出执行图8中的发送操作的示例的流程图。
图10是示出执行图8中的接收操作的示例的流程图。
图11是示出根据示例实施例的数字处理系统的框图。
具体实施方式
将参照示出实施例的附图更充分地描述各种示例实施例。然而，本公开可以以许多不同的形式来实现，并且不应被理解为限于在此阐述的实施例。贯穿本说明书，相同的参考标号表示相同的元件。
图1是示出根据示例实施例的数字处理系统的框图。
参照图1，数字处理系统100包括主芯片200和从芯片300。数字处理系统100还可包括时钟线122、数据线124、时钟源130和板110。
主芯片200和从芯片300中的每个包括一个时钟引脚和一个数据引脚。例如，主芯片200包括第一时钟引脚202和第一数据引脚204，从芯片300包括第二时钟引脚302和第二数据引脚304。例如，引脚可以是接触焊盘或接触引脚，但本发明构思不限于此。
时钟线122可以是将第一时钟引脚202和第二时钟引脚302电连接的单线，数据线124可以是将第一数据引脚204和第二数据引脚304电连接的单线。时钟线122可表示能够传输时钟信号的单向信号线或双向信号线。数据线124可表示能够传输数字流(例如，比特序列)的双向数字接口。例如，单线可被实现为电传输线(例如，使用印刷电路板(PCB)技术制造的微带)，但是本发明构思不限于此。
根据一些示例实施例的数字处理系统100可执行将数据从主芯片200提供或发送到从芯片300的发送(TX)操作，以及将数据从从芯片300提供或发送到主芯片200的接收(RX)操作。发送操作和接收操作可针对主芯片200来定义。发送操作可被称为写入操作或写入通信，接收操作可被称为读取操作或读取通信。
在一些示例实施例中，可基于同步方案执行发送操作，可基于异步方案执行接收操作。
在一些示例实施例中，当执行发送操作时或者在执行发送操作时，从主芯片200经由第一时钟引脚202输出的第一时钟信号CLK1和从主芯片200经由第一数据引脚204输出的第一数据TDAT1可被一起提供。例如，第一数据TDAT1可与第一时钟信号CLK1同步地被发送。使第一数据TDAT1与第一时钟信号CLK1同步的操作可表示第一数据TDAT1的每个比特的中心和/或边界与第一时钟信号CLK1的上升沿和/或下降沿匹配或对应。
当执行接收操作时或者在执行接收操作时，从从芯片300经由第二数据引脚304输出的第二数据RDAT1可不管第一时钟信号CLK1而被发送。不管第一时钟信号CLK1而发送第二数据RDAT1的操作可表示第二数据RDAT1不需要与第一时钟信号CLK1同步地被发送(例如，是指第二数据RDAT1的每个比特的中心和/或边界与第一时钟信号CLK1的上升沿和/或下降沿不匹配或不对应)。
可针对主芯片200来确定同步方案和异步方案。例如，基于同步方案执行发送操作的操作可表示从主芯片200输出的第一数据TDAT1与由主芯片200生成的第一时钟信号CLK1同步。基于异步方案执行接收操作的操作可表示被主芯片200接收的第二数据RDAT1与由主芯片200生成的第一时钟信号CLK1不同步。
在一些示例实施例中，可基于同一个数字接口执行发送操作和接收操作。尽管因为发送操作基于同步方案执行，而接收操作基于异步方案执行，所以发送操作和接收操作彼此不同，但是用于发送操作的接口和用于接收操作的接口可以是基于相同协议的相同的接口。换句话说，用于发送操作的接口和用于接收操作的接口可以是同构接口，而不是异构接口。
在图1的示例中，可经由单数据线124执行发送操作和接收操作。如上所述，第一数据引脚204和第二数据引脚304可通过数据线124彼此连接。在发送操作中，从主芯片200经由第一数据引脚204输出的第一数据TDAT1可经由数据线124和第二数据引脚304发送到从芯片300。在接收操作中，从从芯片300经由第二数据引脚304输出的第二数据RDAT1可经由数据线124和第一数据引脚204发送到主芯片200。此外，在发送操作中，从主芯片200经由第一时钟引脚202输出的第一时钟信号CLK1可经由时钟线122和第二时钟引脚302发送到从芯片300。在接收操作中，可不将第一时钟信号CLK1以任何方向发送到任何芯片。
如上所述，当经由单数据线124执行发送操作和接收操作时，可减少包括在主芯片200和从芯片300中的引脚的数量。由于减少了包括在主芯片200和从芯片300中的引脚的数量，因此可减小主芯片200和从芯片300的尺寸，还可降低主芯片200和从芯片300的功耗，并且还可降低主芯片200和从芯片300的制造成本。
换句话说，主芯片200和从芯片300可形成在比传统的硅基板区域小的硅基板区域中，因此可增加主芯片200和从芯片300的价格竞争力。例如，主芯片200和从芯片300可被实现在集成电路(IC)、片上系统(SoC)或封装件中。
将参照图2、图3A和图3B描述用于执行发送操作和接收操作的主芯片200和从芯片300的配置。将参照图4描述同步方案、异步方案以及与发送操作和接收操作相关联的相同的接口。
在一些示例实施例中，主芯片200可以是能够主动控制从芯片300的控制器电路或处理器。例如，主芯片200可被实现为基带调制解调器处理器芯片、能够用作调制解调器和应用处理器(AP)二者的芯片或移动AP，但本发明构思不限于这些示例。
在一些示例实施例中，从芯片300可以是能够基于主芯片200的控制而被动操作的各种电路或装置之一。例如，从芯片300可被实现为射频IC(RFIC)、连接芯片、传感器、指纹识别芯片、电源管理IC(PMIC)、电源模块、数字显示接口(DDI)芯片、显示器驱动器IC或触摸屏控制器，但本发明构思不限于这些示例。
在一些示例实施例中，RFIC可包括至少一个连接芯片。连接芯片可包括用于移动通信的芯片、用于无线局域网络(WLAN)的芯片、用于蓝牙(BT)通信的芯片、用于全球导航卫星系统(GNSS)通信的芯片、用于处理频率调制(FM)音频信号/视频信号的芯片、用于近场通信(NFC)的芯片和/或用于Wi-Fi通信的芯片，但本发明构思不限于这些示例。
在一些示例实施例中，主芯片200和从芯片300可安装在同一个板110上。例如，板110可被实现为PCB或柔性PCB(FPCB)，但本发明构思不限于这些示例。数字处理系统100可以是能够在芯片级和/或板级传输、操作和处理数据的系统。
在一些示例实施例中，数字处理系统100可被实现为各种电子系统(诸如，个人计算机、膝上型计算机、移动电话、智能电话、平板计算机、个人数字助理(PDA)、企业数字助理(EDA)、便携式多功能播放器(PMP)、数码相机、音乐播放器、便携式游戏机、导航装置、可穿戴装置、物联网(IoT)装置、万物互联网(IoE)装置、电子书、虚拟现实(VR)装置或增强现实(AR)装置)之一。
时钟源130可生成参考时钟信号RCLK。参考时钟信号RCLK可被提供给主芯片200，主芯片200可基于参考时钟信号RCLK生成第一时钟信号CLK1。例如，时钟源130可包括环形振荡器、RC振荡器、晶体振荡器或温度补偿晶体振荡器(TCXO)，但本发明构思不限于这些示例。
图2是示出包括在图1的数字处理系统中的主芯片的示例的框图。图3A和图3B是示出包括在图1的数字处理系统中的从芯片的示例的框图。
参照图1、图2、图3A和图3B，主芯片200包括第一时钟引脚202和第一数据引脚204。主芯片200还可包括时钟发生器210、发送同步电路220、第一输入/输出(I/O)电路230、第一方向控制器240、数据恢复电路250、第一发送路径260、第一接收路径270和第一总线280。
图3A的从芯片300包括第二时钟引脚302和第二数据引脚304。图3A的从芯片300还可包括第二I/O电路310、接收电路320、第二方向控制器330、发送电路340、第二接收路径350、第二发送路径360和第二总线370。除了图3A中的发送电路340被图3B中的发送电路340a代替以外，图3B的从芯片300可与图3A的从芯片300基本上相同。
在下文中，将详细描述根据数字处理系统100的操作的主芯片200和从芯片300中的元件的操作。
首先，将详细描述将第一时钟信号CLK1和第一数据TDAT1从主芯片200发送到从芯片300的发送操作(或写入操作)。
时钟发生器210可基于参考时钟信号RCLK生成第一时钟信号CLK1。例如，时钟发生器210可包括锁相环(PLL)电路或延迟锁相环(DLL)电路，但本发明构思不限于此。
发送同步电路220可使将在发送操作中发送的数据TD与第一时钟信号CLK1同步。例如，发送同步电路220可包括第一触发器222。第一触发器222可包括接收第一时钟信号CLK1的时钟输入端、接收数据TD的数据输入端D以及输出与第一时钟信号CLK1同步的第一数据TDAT1的数据输出端Q。例如，第一数据TDAT1可与第一时钟信号CLK1的每个上升沿或每个下降沿同步。
数据TD可从包括在主芯片200中的第一存储器装置(未示出)和/或第一数据处理装置(未示出)提供，并且可经由第一总线280和第一发送路径260被提供到发送同步电路220。
第一I/O电路230可包括第一输出驱动器232和第一输入缓冲器234。在发送操作中，第一输出驱动器232可将包括在第一数据TDAT1中的每个比特(或每个比特值)驱动到第一数据引脚204。
第一方向控制器240可基于方向控制信号DCON，启用第一输出驱动器232和第一输入缓冲器234中的一个，并可禁用第一输出驱动器232和第一输入缓冲器234中的另一个。例如，方向控制信号DCON可以是1比特信号。在发送操作中，方向控制信号DCON的值可被设置为1。第一方向控制器240可基于具有值“1”的方向控制信号DCON，启用第一输出驱动器232以输出第一数据TDAT1，并可禁用第一输入缓冲器234。例如，值“1”可以是逻辑高电平或逻辑1。
基于上述操作，主芯片200可分别经由第一时钟引脚202和第一数据引脚204，将第一时钟信号CLK1和与第一时钟信号CLK1同步的第一数据TDAT1一起输出。第一时钟信号CLK1和第一数据TDAT1可分别经由时钟线122和数据线124发送到从芯片300。
从芯片300可分别经由第二时钟引脚302和第二数据引脚304，接收第一时钟信号CLK1和第一数据TDAT1。
第二I/O电路310可包括第二输入缓冲器312和第二输出驱动器314。在发送操作中，第二输入缓冲器312可缓冲已从主芯片200输出并经由第二数据引脚304接收的第一数据TDAT1，并且可将缓冲的第一数据TDAT1逐比特地发送到接收电路320。
第二方向控制器330可基于方向控制信号DCON，启用第二输入缓冲器312和第二输出驱动器314中的一个，并可禁用第二输入缓冲器312和第二输出驱动器314中的另一个。如上所述，在发送操作中，方向控制信号DCON的值可被设置为“1”。第二方向控制器330可基于具有值“1”的方向控制信号DCON，启用第二输入缓冲器312以接收第一数据TDAT1，并可禁用第二输出驱动器314。
接收电路320可基于接收的第一时钟信号CLK1’和接收的第一数据TDAT1获得数据TD。例如，接收电路320可包括第二触发器322。第二触发器322可包括接收第一时钟信号CLK1’的时钟输入端、接收第一数据TDAT1的数据输入端D和输出数据TD的数据输出端Q。
数据TD可经由第二接收路径350和第二总线370，被提供给包括在从芯片300中的第二存储器装置(未示出)和/或第二数据处理装置(未示出)。
简而言之，主芯片200中的第一发送路径260、发送同步电路220和第一输出驱动器232可在发送操作中被启用，并且从芯片300中的第二输入缓冲器312、接收电路320和第二接收路径350可在发送操作中被启用。
接下来，将详细描述将第二数据RDAT1从从芯片300发送到主芯片200的接收操作(或读取操作)。
发送电路340或340a可基于在发送操作中接收的第一时钟信号CLK1’，设置将在接收操作中发送的数据RD的发送速度(或数据速率)。例如，图3A中的发送电路340可包括第三触发器342。第三触发器342可包括接收第一时钟信号CLK1’的时钟输入端、接收数据RD的数据输入端D和输出第二数据RDAT1的数据输出端Q。又例如，图3B中的发送电路340a可包括第三触发器342a和时钟分频器(DIV)344a。时钟分频器344a可将第一时钟信号CLK1’除以N以生成分频时钟信号，其中N是大于或等于2的自然数。第三触发器342a可包括接收分频时钟信号的时钟输入端、接收数据RD的数据输入端D和输出第二数据RDAT1的数据输出端Q。
在一些示例实施例中，发送电路340或340a可设置第二数据RDAT1的发送速度(或数据速率)，使得第二数据RDAT1的发送速度比第一数据TDAT1的发送速度慢。在图3A的示例中，为了将第二数据RDAT1的发送速度设置为比第一数据TDAT1的发送速度慢，可使第二数据RDAT1与第一时钟信号CLK1’的一些上升沿或一些下降沿同步。在图3B的示例中，为了将第二数据RDAT1的发送速度设置为比第一数据TDAT1的发送速度慢，可使第二数据RDAT1与分频时钟信号的每个上升沿或每个下降沿同步。
数据RD可从包括在从芯片300中的第二存储器装置和/或第二数据处理装置提供，并且可经由第二总线370和第二发送路径360被提供到发送电路340或340a。第二发送路径360也可基于第一时钟信号CLK1’操作。
在接收操作中，包括在第二I/O电路310中的第二输出驱动器314可将包括在第二数据RDAT1中的每个比特(或每个比特值)驱动到第二数据引脚304。在接收操作中，方向控制信号DCON的值可被设置为“0”。第二方向控制器330可基于具有值“0”的方向控制信号DCON，启用第二输出驱动器314以输出第二数据RDAT1，并可禁用第二输入缓冲器312。例如，值“0”可以是逻辑低电平或逻辑0。
基于上述操作，从芯片300可经由第二数据引脚304输出第二数据RDAT1。第二数据RDAT1可经由数据线124发送到主芯片200。第二数据RDAT1可不管第一时钟信号CLK1(例如，不需要与第一时钟信号CLK1同步)而被发送，因此第二时钟引脚302和时钟线122可在接收操作中不发送第一时钟信号CLK1。
在一些示例实施例中，如上所述，发送电路340或340a和第二发送路径360可基于在发送操作中接收的第一时钟信号CLK1’操作。换句话说，从芯片300可基于从主芯片200经由第二时钟引脚302接收的第一时钟信号CLK1’操作，而不是基于由从芯片300生成的时钟信号操作。因此，从芯片300可不包括时钟发生器，并且可具有相对小的尺寸和较低的功耗。
主芯片200可经由第一数据引脚204接收第二数据RDAT1。
在接收操作中，包括在第一I/O电路230中的第一输入缓冲器234可缓冲已从从芯片300输出并经由第一数据引脚204接收的第二数据RDAT1，并且可将缓冲的第二数据RDAT1逐比特地发送到数据恢复电路250。在接收操作中，方向控制信号DCON的值可被设置为“0”。第一方向控制器240可基于具有值“0”的方向控制信号DCON，启用第一输入缓冲器234以接收第二数据RDAT1，并可禁用第一输出驱动器232。
数据恢复电路250可基于第一时钟信号CLK1，通过对第二数据RDAT1进行采样来获得数据RD。例如，数据恢复电路250可使用第一时钟信号CLK1作为过采样时钟信号来对第二数据RDAT1进行采样。
数据RD可经由第一接收路径270和第一总线280被提供给包括在主芯片200中的第一存储器装置和/或第一数据处理装置。第一接收路径270也可基于第一时钟信号CLK1操作。
如上所述，因为在接收操作中不从从芯片300发送时钟信号，所以数据恢复电路250和第一接收路径270可基于由时钟发生器210生成的第一时钟信号CLK1操作。
因此，从芯片300中的第二发送路径360、发送电路340或340a以及第二输出驱动器314可在接收操作中被启用，并且主芯片200中的第一输入缓冲器234、数据恢复电路250和第一接收路径270可在接收操作中被启用。
图4是用于描述图1的数字处理系统的操作的时序图。
在图4中，MS表示主芯片200中的信号，SS表示从芯片300中的信号。CLK1表示由主芯片200中的时钟发生器210生成的第一时钟信号的波形，CLK’表示在发送操作中被从芯片300接收的第一时钟信号的波形。TDAT1表示在发送操作中从主芯片200输出的第一数据的波形，TDAT1’表示在发送操作中被从芯片300接收的第一数据的波形。RDAT1表示在接收操作中从从芯片300输出的第二数据的波形，RDAT1’表示在接收操作中被主芯片200接收的第二数据的波形。
此外，在图4中，包括在每个数据中的“S”是表示数据传输开始的开始模式，包括在每个数据中的“E”是表示数据传输停止的停止模式，“D1”、“D2”和“D3”中的每个表示每个数据中的信息，“DC”表示数据传输的方向改变。
参照图1、图2、图3A、图3B和图4，在发送操作中，主芯片200将第一时钟信号CLK1和第一数据TDAT1一起输出，并且与第一时钟信号CLK1同步地发送第一数据TDAT1(例如，基于同步方案发送第一数据TDAT1)。例如，如图4中所示，从主芯片200输出的第一数据TDAT1可与第一时钟信号CLK1的每个上升沿同步。
在发送操作中，从芯片300将第一时钟信号CLK1’和第一数据TDAT1’一起接收。由于时钟线122引起的延迟，被从芯片300接收的第一时钟信号CLK1’的相位可能比从主芯片200输出的第一时钟信号CLK1的相位滞后延迟时间DLY。类似地(例如，由于数据线124引起的延迟)，被从芯片300接收的第一数据TDAT1’的相位也可能比从主芯片200输出的第一数据TDAT1的相位滞后延迟时间DLY(例如，图4中的①)。
时钟线122的长度和数据线124的长度可基本上彼此相同，或者时钟线122的长度和数据线124的长度之间的差异可忽略不计。因此，被从芯片300接收的第一时钟信号CLK1’的延迟可与被从芯片300接收的第一数据TDAT1’的延迟基本上相同。由于从主芯片200输出的第一时钟信号CLK1和第一数据TDAT1之间的关系，所以被从芯片300接收的第一数据TDAT1’可与被从芯片300接收的第一时钟信号CLK1’的每个上升沿同步(例如，图4中的③)。因此，从芯片300可基于第一时钟信号CLK1’接收并恢复第一数据TDAT1’，而不需要使用相对复杂的电路(例如，时钟恢复电路)。
从主芯片200发送到从芯片300的第一数据TDAT1中的信息D1和D2可包括命令以及实际数据。如果仅实际数据从主芯片200发送到从芯片300，则从芯片300可仅基于接收的数据操作。如果命令从主芯片200发送到从芯片300，则从芯片300可基于接收的命令操作，并可被要求将数据(例如，通过接收的命令进行操作的结果)发送到主芯片200。因此，当信息D1和D2中的至少一个包括命令时，数据传输的方向改变DC可被执行，以便在第一数据TDAT1从主芯片200发送到从芯片300之后，将第二数据RDAT1从从芯片300发送到主芯片200。
在接收操作中，从芯片300输出(例如，发送)第二数据RDAT1，而不管第一时钟信号CLK1(例如，基于异步方案发送第二数据RDAT1)如何。例如，如图4中所示，被主芯片200接收的第二数据RDAT1’可不与在主芯片200中生成的第一时钟信号CLK1的每个上升沿或每个下降沿同步(例如，图4中的④)。由于数据线124引起的延迟，被主芯片200接收的第二数据RDAT1’的相位可比从从芯片300输出的第二数据RDAT1的相位滞后延迟时间(例如，图4中的②)。
如参照图1所述，可针对主芯片200确定异步方案。关于从芯片300，从芯片300可使用用于输出第二数据RDAT1的第一时钟信号CLK1’，因此，从从芯片300输出的第二数据RDAT1可与在从芯片300中使用的第一时钟信号CLK1’同步。
在一些示例实施例中，在发送操作中的第一数据TDAT1的第一发送速度可与在接收操作中的第二数据RDAT1的第二发送速度不同。例如，第二发送速度可比第一发送速度慢。
如上所述，由于被主芯片200接收的第二数据RDAT1’可与在主芯片200中生成的第一时钟信号CLK1不同步，所以主芯片200应包括用于接收和恢复第二数据RDAT1’的相对复杂的电路(例如，图2中的数据恢复电路250)。随着发送速度(或数据速率)的增加，可能难以设计数据恢复电路，因此第二发送速度可被设置为比第一发送速度慢，以便简化数据恢复电路的结构。此外，可能更常见的情况是，主芯片200控制从芯片300，并将数据以相对高的速度且实时地发送到从芯片300，而从芯片300将数据以相对低的速度且不需实时地发送到主芯片200。在这种情况下，第二发送速度可被设置为比第一发送速度慢。
例如，图4示出了第二发送速度是第一发送速度的四分之一的示例(例如，第一发送速度是第二发送速度的四倍)。在发送操作中，第一数据TDAT1可与第一时钟信号CLK1的每个上升沿同步，并且第一数据TDAT1中的一比特的长度可对应于第一时钟信号CLK1的一个周期。在图3A的示例中的接收操作中，第二数据RDAT1可与第一时钟信号CLK1’的第4×N个上升沿同步，并且第二数据RDAT1中的一比特的长度可对应于第一时钟信号CLK1’的四个周期。在图3B的示例中的接收操作中，可通过将第一时钟信号CLK1’除以四来生成分频时钟信号，并且第二数据RDAT1可与分频时钟信号的每个上升沿同步。
在一些示例实施例中，开始模式S和停止模式E中的每个可以是具有一个或多个比特的数据。例如，当开始模式S从“1”转变到“0”时，可表示数据(例如，第一数据TDAT1或第二数据RDAT1)的传输开始。例如，当停止模式E是“1”时，或当停止模式E维持“1”时，可表示数据的传输结束。例如，紧接在停止模式E之前的比特值可以是“0”或“1”。
在一些示例实施例中，尽管没有在图4中示出，但是当第二发送速度被设置为第一发送速度的四分之一时，主芯片200中的数据恢复电路250可使用第一时钟信号CLK1作为4倍过采样时钟信号来对第二数据RDAT1’进行采样。例如，可通过执行用于选择过采样时钟信号的多个时钟相位中的一个的同步处理，并且通过使用与在同步处理期间选择的时钟相位相同位置的时钟相位来执行用于对包括在第二数据RDAT1’中的每个比特值进行采样的采样处理，来对第二数据RDAT1’进行采样。例如，可通过使用至少两个触发器在过采样时钟信号的每个周期中生成与所选择的时钟相位相关联的多个时钟相位选择信号，并通过使用与多个时钟相位选择信号相关联的时钟相位，在过采样时钟信号的每个周期中对包括在第二数据RDAT1’中的每个比特值进行采样，来对第二数据RDAT1’进行采样。
尽管图4示出第二发送速度被设置为第一发送速度的四分之一的示例，但本发明构思不限于这些示例。例如，第二发送速度可被设置为第一发送速度的一半、第一发送速度的八分之一等，并且数据恢复电路250可使用第一时钟信号CLK1作为2倍过采样时钟信号、8倍过采样时钟信号等对第二数据RDAT1’进行采样。
如上所述，可基于将第一数据TDAT1与第一时钟信号CLK1同步地发送的同步方案执行发送操作，可基于发送第二数据RDAT1而不管第一时钟信号CLK1的异步方案执行接收操作，并且发送操作和接收操作二者可基于具有相同协议的同一个接口来执行。例如，第一数据TDAT1和第二数据RDAT1可基于具有相同协议的同一个接口被生成、传输和恢复，在该相同协议中，信息D1、D2和D3中的每一个布置在开始模式S和停止模式E之间。
根据示例实施例的主芯片200和包括主芯片200的数字处理系统100可包括具有同步通信和异步通信的混合的数字接口。可基于同步方案执行将第一数据TDAT1从主芯片200发送到从芯片300的发送操作(或写入操作)，因此可以以相对高的速度发送第一数据TDAT1。可基于异步方案执行将第二数据RDAT1从从芯片300发送到主芯片200的接收操作(或读取操作)，因此可灵活地设置响应于来自主芯片200的命令而发送第二数据RDAT1的时间，并且可支持各种类型的从芯片。
此外，当主芯片200和从芯片300分别包括一个数据引脚204和一个数据引脚304，并且接收操作的速度被设置为比发送操作的速度慢时，主芯片200和从芯片300可具有相对小的尺寸、简单的结构和低功耗，而不降低性能。
然而，本发明构思不限于每个芯片包括一个数据引脚的这些示例。例如，根据本发明构思的一些示例实施例的芯片可包括两个或更多个数据引脚，并且可使用相同的数据线来执行发送操作和接收操作。
图5、图6和图7是示出根据一些示例实施例的数字处理系统的框图。
参照图5，数字处理系统100a包括主芯片200和从芯片300a。数字处理系统100a还可包括时钟线122、数据线124、第一时钟源130、第二时钟源140和板110。
除了数字处理系统100a还包括第二时钟源140以及从芯片300a的结构被部分修改之外，图5的数字处理系统100a可与图1的数字处理系统100基本上相同。图5中的第一时钟源130可对应于图1中的时钟源130。因此，将省略重复的说明。
与第一时钟源130一样，第二时钟源140可生成参考时钟信号RCLKS。从第一时钟源130生成的参考时钟信号RCLKM可被称为主时钟信号，从第二时钟源140生成的参考时钟信号RCLKS可被称为从时钟信号。如图5中所示，用于主时钟信号的第一时钟源130和用于从时钟信号的第二时钟源140可彼此分开，然而，主时钟信号的频率和从时钟信号的频率可基本上彼此相同。
从第二时钟源140生成的参考时钟信号RCLKS可被提供给从芯片300a，从芯片300a可基于参考时钟信号RCLKS生成第二时钟信号。例如，与图3A和图3B的示例不同，从芯片300a还可包括基于参考时钟信号RCLKS生成第二时钟信号的第二时钟发生器。尽管没有在图5中示出，但是从芯片300a可基于第二时钟信号进行操作，并且发送电路340或340a以及第二接收路径350可接收第二时钟信号，以基于第二时钟信号而非第一时钟信号CLK1’进行操作。
在一些示例实施例中，第二时钟信号的频率可与第一时钟信号CLK1的频率基本上相同或不同。
参照图6，数字处理系统100b包括主芯片200b和从芯片300b。数字处理系统100b还可包括时钟线122、第一数据线124、第二数据线126、时钟源130和板110。
除了数字处理系统100b还包括第二数据线126以及主芯片200b和从芯片300b的结构被部分修改之外，图6的数字处理系统100b可与图1的数字处理系统100基本上相同。图6中的第一数据线124可对应于图1中的数据线124。因此，将省略重复的说明。
主芯片200b和从芯片300b中的每个包括一个时钟引脚和两个数据引脚。例如，主芯片200b包括第一时钟引脚202和第一数据引脚204，从芯片300b包括第二时钟引脚302和第二数据引脚304。从芯片300b还可包括第三数据引脚306，主芯片200b还可包括第四数据引脚206。第一数据线124可以是将第一数据引脚204和第三数据引脚306电连接的单线，第二数据线126可以是将第二数据引脚304和第四数据引脚206电连接的单线。
在图6的示例中，可经由不同的数据线124和126执行发送操作和接收操作。在发送操作中，从主芯片200b经由第一数据引脚204输出的第一数据TDAT1可经由第一数据线124和第三数据引脚306发送到从芯片300b。在接收操作中，从从芯片300b经由第二数据引脚304输出的第二数据RDAT1可经由第二数据线126和第四数据引脚206发送到主芯片200b。
与图2中的主芯片200不同，包括在主芯片200b中的第一输入缓冲器234可连接到第四数据引脚206，而不是第一数据引脚204。在这个示例中，尽管没有在图6中示出，但是可省略第一方向控制器240。
与图3A和图3B中的从芯片300不同，包括在从芯片300b中的第二输入缓冲器312可连接到第三数据引脚306，而不是第二数据引脚304。在这个示例中，尽管没有在图6中示出，但是可省略第二方向控制器330。
参照图7，数字处理系统100c包括主芯片200c和第一从芯片300。数字处理系统100c还可包括第二从芯片400、第一时钟线122、第一数据线124、第二时钟线127、第二数据线129、时钟源130和板110。
除了数字处理系统100c还包括第二从芯片400、第二时钟线127和第二数据线129以及主芯片200c的结构被部分修改之外，图7的数字处理系统100c可与图1的数字处理系统100基本相同。图7中的第一从芯片300、第一时钟线122和第一数据线124可分别对应于图1中的从芯片300、时钟线122和数据线124。因此，将省略重复的说明。
主芯片200c包括第一时钟引脚202和第一数据引脚204，并且还可包括第三时钟引脚207和第三数据引脚209。第二从芯片400可包括第四时钟引脚402和第四数据引脚404。第二时钟线127可以是将第三时钟引脚207与第四时钟引脚402电连接的单线，第二数据线129可以是将第三数据引脚209与第四数据引脚404电连接的单线。
将第三数据TDAT2从主芯片200c发送到第二从芯片400的第二发送操作可基于同步方案执行，在同步方案中，从主芯片200c经由第三时钟引脚207输出的第二时钟信号CLK2和从主芯片200c经由第三数据引脚209输出的第三数据TDAT2被一起提供，并且第三数据TDAT2与第二时钟信号CLK2同步地被发送。将第四数据RDAT2从第二从芯片400发送到主芯片200c的第二接收操作可基于异步方案执行，在异步方案中，从第二从芯片400经由第四数据引脚404输出的第四数据RDAT2被发送，而不管第二时钟信号CLK2如何。
与图2的主芯片200一样，主芯片200c可包括用于与第一从芯片300通信的时钟发生器210、发送同步电路220、第一I/O电路230、第一方向控制器240、数据恢复电路250、第一发送路径260和第一接收路径270。此外，主芯片200c还可包括用于与第二从芯片400通信的时钟发生器、发送同步电路、I/O电路、方向控制器、数据恢复电路、发送路径和接收路径。第二从芯片400的结构可与图3A和图3B的从芯片300基本上相同。
尽管没有在图5和图6中示出，但是根据一些示例实施例的数字处理系统可以以图5的结构和图6的结构二者来实现，在图5的结构中，每个芯片具有独立的时钟源，在图6的结构中，用于发送操作的数据引脚和用于接收操作的数据引脚彼此分开。
尽管图7示出了数字处理系统包括一个主芯片200c和两个从芯片300和400的示例，但本发明构思不限于此。例如，数字处理系统可包括一个主芯片和多个从芯片，并且可以以图5的结构和图6的结构中的至少一个来实现。
图8是示出根据示例实施例的数字处理方法的流程图。
参照图1和图8，在主芯片200和从芯片300之间执行根据一些示例实施例的数字处理方法。主芯片包括第一时钟引脚202和第一数据引脚204，从芯片300包括第二时钟引脚302和第二数据引脚304。
在根据一些示例实施例的数字处理方法中，基于同步方案执行将第一数据TDAT1从主芯片200发送到从芯片300的发送操作，在同步方案中，从主芯片200经由第一时钟引脚202输出的第一时钟信号CLK1和从主芯片200经由第一数据引脚204输出的第一数据TDAT1被一起提供，并且第一数据TDAT1与第一时钟信号CLK1同步地被发送(步骤S100)。
基于异步方案执行将第二数据RDAT1从从芯片300发送到主芯片200的接收操作，在异步方案中，从从芯片300经由第二数据引脚304输出的第二数据RDAT1被发送，而不管第一时钟信号CLK1如何(步骤S200)。接收操作可响应于在发送操作中发送到从芯片300的主芯片200的命令而执行。
图9是示出执行图8中的发送操作的示例的流程图。图10是示出执行图8中的接收操作的示例的流程图。
参照图2、图3A、图3B、图4、图8和图9，在执行发送操作时(例如，在步骤S100中)，包括在主芯片200中的时钟发生器210可基于参考时钟信号RCLK生成第一时钟信号CLK1(步骤S110)。
包括在主芯片200中的发送同步电路220可使将在发送操作中发送的数据TD与第一时钟信号CLK1同步，以生成第一数据TDAT1(步骤S120)。
主芯片200可分别经由第一时钟引脚202以及第一输出驱动器232和第一数据引脚204将第一时钟信号CLK1和第一数据TDAT1一起发送到从芯片300(步骤S130)。第一时钟信号CLK1和第一数据TDAT1可分别经由时钟线122和数据线124被发送到从芯片300。
从芯片300可分别经由第二时钟引脚302和第二数据引脚304接收第一时钟信号CLK1和第一数据TDAT1。包括在从芯片300中的接收电路320可基于接收的第一时钟信号CLK1’来接收第一数据TDAT1(步骤S140)，并且可获得数据TD。
参照图2、图3A、图3B、图4、图8和图10，在执行接收操作时(例如，在步骤S200中)，包括在从芯片300中的发送电路340或340a可基于在发送操作中接收的第一时钟信号CLK1’，设置将在接收操作中发送的数据RD的发送速度，使得第二数据RDAT1的发送速度比第一数据TDAT1的发送速度慢(步骤S210)。设置第二数据RDAT1的发送速度的操作可与参照图2、图3A、图3B和图4所述的操作基本上相同。
从芯片300可经由第二输出驱动器314和第二数据引脚304将第二数据RDAT1发送到主芯片200(步骤S320)。
包括在主芯片200中的数据恢复电路250可通过基于第一时钟信号CLK1对第二数据RDAT1’进行采样来恢复包括在第二数据RDAT1’中的信息(例如，信息D3)(步骤S230)，并且可获得数据RD。恢复信息的操作可与参照图2、图3A、图3B和图4所述的操作基本相同。
图11是示出根据示例实施例的数字处理系统的框图。
参照图11，数字处理系统1000包括主装置1100和多个从装置1200、1300、1400、1500、1600、1700、1800和1900。数字处理系统1000还可包括时钟源1130。
主装置1100可以是能够控制从装置1200至1900中的每个的处理器。独立的单时钟线和独立的单数据线可连接在主装置1100与从装置1200至1900中的每个之间。如上所述，主装置1100可被实现为基带调制解调器处理器芯片、能够用作调制解调器和AP二者的芯片、AP或移动AP，但本发明构思不限于此。
多个从装置1200至1900可包括射频集成电路(RFIC)1200、电源管理集成电路(PMIC)1300、电源模块1400、无线局域网络(WLAN)模块1500、传感器1600、指纹识别模块1700、触摸屏控制器1800和显示器驱动器IC(DDI)1900。RFIC 1200可包括至少一个连接芯片。例如，连接芯片可包括用于移动通信的芯片1210、用于WLAN的芯片1220、用于蓝牙通信的芯片1230、用于全球导航卫星系统(GNSS)通信的芯片1240、用于处理FM音频/视频的芯片1250和/或用于近场通信(NFC)的芯片1260，但本发明构思不限于此。
本公开可用于各种集成电路、装置和/或包括发送数据和接收数据的设备的系统，诸如，个人计算机、膝上型计算机、移动电话、智能电话、平板计算机、PDA、EDA、PMP、数码相机、音乐播放器、便携式游戏机、导航装置、可穿戴装置、IoT装置、IoE装置、电子书、VR装置或AR装置。
前述内容是对示例实施例的说明，并且不被解释为对示例实施例的限制。虽然已经描述了一些示例实施例，但是本领域的技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下，在示例实施例中可以进行很多修改。因此，所有这样的修改意图包括在如权利要求限定的本公开的范围内。因此，将理解，前述内容是对各种示例实施例的说明，并且不被解释为受限于公开的特定示例实施例，对公开的示例实施例以及其他示例实施例的修改意图包括在所附权利要求的范围内。

Claims (21)

1.一种数字处理系统，包括：
主芯片，包括第一时钟引脚和第一数据引脚；
第一从芯片，包括第二时钟引脚和第二数据引脚，
其中，所述数字处理系统被配置为：基于第一同步方案，执行将第一数据从主芯片发送到第一从芯片的第一发送操作，在第一同步方案中，从主芯片经由第一时钟引脚输出的第一时钟信号和从主芯片经由第一数据引脚输出的第一数据被一起提供，并且第一数据与第一时钟信号同步地被发送，
其中，所述数字处理系统还被配置为：基于异步方案，执行将第二数据从第一从芯片发送到主芯片的第一接收操作，在异步方案中，从第一从芯片经由第二数据引脚输出的第二数据被发送，而不管第一时钟信号如何。
2.根据权利要求1所述的数字处理系统，其中，基于同一个接口执行第一发送操作和第一接收操作。
3.根据权利要求1所述的数字处理系统，还包括：
第一数据线，将第一数据引脚与第二数据引脚连接。
4.根据权利要求3所述的数字处理系统，其中，
所述数字处理系统还被配置为：在第一发送操作中，将从主芯片经由第一数据引脚输出的第一数据经由第一数据线和第二数据引脚发送到第一从芯片；
所述数字处理系统还被配置为：在第一接收操作中，将从第一从芯片经由第二数据引脚输出的第二数据经由第一数据线和第一数据引脚发送到主芯片。
5.根据权利要求1所述的数字处理系统，其中，
第一从芯片还包括第三数据引脚；
主芯片还包括第四数据引脚；
所述数字处理系统还包括：
第一数据线，将第一数据引脚与第三数据引脚连接；
第二数据线，将第二数据引脚与第四数据引脚连接。
6.根据权利要求5所述的数字处理系统，其中，
所述数字处理系统还被配置为：在第一发送操作中，将从主芯片经由第一数据引脚输出的第一数据经由第一数据线和第三数据引脚发送到第一从芯片；
所述数字处理系统还被配置为：在第一接收操作中，将从第一从芯片经由第二数据引脚输出的第二数据经由第二数据线和第四数据引脚发送到主芯片。
7.根据权利要求1所述的数字处理系统，其中，第一发送操作中的第一数据的第一发送速度与第一接收操作中的第二数据的第二发送速度不同。
8.根据权利要求7所述的数字处理系统，其中，第二发送速度比第一发送速度慢。
9.根据权利要求1所述的数字处理系统，其中，主芯片和第一从芯片安装在同一个印刷电路板上。
10.根据权利要求1所述的数字处理系统，还包括：
时钟线，将第一时钟引脚与第二时钟引脚连接，
其中，所述数字处理系统还被配置为：在第一发送操作中，将从主芯片经由第一时钟引脚输出的第一时钟信号经由时钟线和第二时钟引脚发送到第一从芯片。
11.根据权利要求10所述的数字处理系统，其中，第一从芯片被配置为：基于从主芯片经由第二时钟引脚接收的第一时钟信号进行操作。
12.根据权利要求11所述的数字处理系统，其中，
第一从芯片被配置为：基于接收的第一时钟信号生成分频时钟信号，并基于分频时钟信号将第二数据发送到主芯片，使得第二数据的发送速度比第一数据的发送速度慢；
主芯片被配置为：从第一从芯片接收第二数据，并基于第一时钟信号对接收的第二数据进行采样。
13.根据权利要求1所述的数字处理系统，其中：
主芯片还包括第三时钟引脚和第三数据引脚；
所述数字处理系统还包括第二从芯片，第二从芯片包括第四时钟引脚和第四数据引脚；
所述数字处理系统还被配置为：基于第二同步方案，执行将第三数据从主芯片发送到第二从芯片的第二发送操作，在第二同步方案中，从主芯片经由第三时钟引脚输出的第二时钟信号和从主芯片经由第三数据引脚输出的第三数据被一起提供，并且第三数据与第二时钟信号同步地被发送；
所述数字处理系统还被配置为：基于异步方案，执行将第四数据从第二从芯片发送到主芯片的第二接收操作，在异步方案中，从第二从芯片经由第四数据引脚输出的第四数据被发送，而不管第二时钟信号如何。
14.根据权利要求1所述的数字处理系统，还包括：
时钟源，被配置为生成参考时钟信号；
其中，主芯片被配置为：基于参考时钟信号生成第一时钟信号。
15.一种被配置为与至少一个从芯片通信的主芯片，所述主芯片包括：
第一时钟引脚，被配置为：在将第一数据从所述主芯片发送到所述至少一个从芯片的发送操作中输出第一时钟信号；
第一数据引脚，被配置为：在发送操作中输出第一数据；
其中，所述主芯片被配置为：基于同步方案执行发送操作，在同步方案中，第一时钟信号和第一数据被一起提供，并且第一数据与第一时钟信号同步地被发送，
其中，所述主芯片还被配置为：基于异步方案执行从所述至少一个从芯片接收第二数据的接收操作，在异步方案中，第二数据被发送，而不管第一时钟信号如何。
16.根据权利要求15所述的主芯片，其中，
第一数据引脚经由单数据线连接到所述至少一个从芯片的数据引脚；
所述主芯片被配置为：在接收操作中从所述至少一个从芯片经由第一数据引脚接收第二数据。
17.根据权利要求15所述的主芯片，还包括：
第二数据引脚，被配置为在接收操作中接收第二数据。
18.根据权利要求15所述的主芯片，还包括：
时钟发生器，被配置为：基于参考时钟信号生成第一时钟信号；
发送同步电路，被配置为：在发送操作中与第一时钟信号同步地输出第一数据；
数据恢复电路，被配置为：在接收操作中基于第一时钟信号对接收的第二数据进行采样。
19.一种在主芯片和从芯片之间执行的数字处理方法，其中，主芯片包括第一时钟引脚和第一数据引脚，从芯片包括第二时钟引脚和第二数据引脚，所述数字处理方法包括：
基于同步方案执行将第一数据从主芯片发送到从芯片的发送操作，在同步方案中，从主芯片经由第一时钟引脚输出的第一时钟信号和从主芯片经由第一数据引脚输出的第一数据被一起提供，并且第一数据与第一时钟信号同步地被发送；
基于异步方案执行将第二数据从从芯片发送到主芯片的接收操作，在异步方案中，从从芯片经由第二数据引脚输出的第二数据被发送，而不管第一时钟信号如何。
20.根据权利要求19所述的数字处理方法，其中，执行发送操作的步骤包括：
由主芯片，基于参考时钟信号生成第一时钟信号；
由主芯片，使第一数据与第一时钟信号同步；
由主芯片，将第一时钟信号和第一数据一起发送到从芯片；
由从芯片，接收第一时钟信号并基于接收的第一时钟信号接收第一数据。
21.根据权利要求20所述的数字处理方法，其中，执行接收操作的步骤包括：
由从芯片，基于接收的第一时钟信号设置第二数据的发送速度，使得第二数据的发送速度比第一数据的发送速度慢；
由从芯片，将第二数据发送到主芯片；
由主芯片，通过基于第一时钟信号对接收的第二数据进行采样来恢复包括在第二数据中的信息。
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