CN109698198A - 一种半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成多个鳍片；在所述鳍片之间的间隙内形成隔离结构，所述隔离结构的顶面低于所述鳍片的顶面，以露出所述鳍片的一部分；对露出的所述鳍片的侧壁执行第一离子注入；蚀刻去除部分露出的所述鳍片的侧壁，以减小所述鳍片的露出部分的宽度；对露出的所述鳍片执行第二离子注入，以在所述鳍片内形成缓冲扩散层。根据本发明提供的半导体器件的制作方法，通过对鳍片的侧壁执行第一离子注入后蚀刻去除部分露出的所述鳍片的侧壁以减小其宽度，然后对露出的所述鳍片执行第二离子注入以在所述鳍片内形成缓冲扩散层，从而克服短沟道效应、避免结泄露，提高了半导体器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法。
背景技术
随着半导体技术的发展，集成电路尤其是超大规模集成电路中的主要器件金属-氧化物-半导体场效应晶体管(MOSFET)的几何尺寸一直在不断缩小，半导体器件的特征尺寸已经缩小到纳米级别。半导体器件在这种特征尺寸下，传统平面制作半导体器件的方法无法适用了。于是人们提出了各种新型的半导体器件结构，其中鳍式场效应晶体管(FinFET)是用于22nm及以下工艺节点的先进半导体器件结构，相对于现有的平面晶体管，FinFET在沟道控制以及降低短沟道效应等方面具有更加优越的性能。
然而随着鳍式场效应晶体管(FinFET)的关键尺寸缩小至7nm～14nm工艺节点，短沟道效应(SCE)越来越严重，利用掺杂工艺对短沟道效应的控制也成为其越来越大的挑战。为了克服这个问题，半导体制造过程中尝试各种制造工艺，如超浅结、突变结、预非晶化注入(PAI)、应力技术等用于优化LDD和halo掺杂轮廓以改善器件性能，但是在性能和短沟道效应之间取得平衡越来越成为一个大问题，同时，这些方法都不能完全消除短沟道效应。此外，对于FinFET器件，为了更好地克服短沟道效应，各个鳍片之间采用隔离结构分离，以提高鳍片之间以及鳍片与衬底之间的隔离，虽然这可以进一步克服短沟道效应，但是由于鳍片的掺杂浓度高于衬底，并且为了便于后续形成接触，鳍片源漏极会选择外延工艺以生长形成较大的接触面积的源漏极，这样由于鳍片下方对应的衬底区域掺杂浓度低，容易造成从上到下的扩散，导致了结泄露问题。
因此，有必要提出一种新的半导体器件的制作方法，以解决上述存在的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供一种半导体器件的制作方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成多个鳍片；
在所述鳍片之间的间隙内形成隔离结构，所述隔离结构的顶面低于所述鳍片的顶面，以露出所述鳍片的一部分；
对露出的所述鳍片的侧壁执行第一离子注入；
蚀刻去除部分露出的所述鳍片的侧壁，以减小所述鳍片的露出部分的宽度；
对露出的所述鳍片执行第二离子注入，以在所述鳍片内形成缓冲扩散层。
进一步，在所述半导体衬底上形成多个鳍片的步骤包括：
在所述半导体衬底上形成具有鳍片图案的硬掩膜层；
以所述硬掩膜层为掩膜蚀刻去除部分所述半导体衬底，以形成多个鳍片。
进一步，在所述鳍片之间的间隙内形成所述隔离结构的步骤包括：
沉积隔离材料层，以完全填充所述鳍片之间的间隙；
回刻蚀所述隔离材料层，以形成隔离结构。
进一步，在执行第二离子注入后还包括去除所述硬掩膜层以及执行第三离子注入以调节阈值电压的步骤。
进一步，所述第一离子注入注入的离子包括碳离子和硼离子、或者碳离子和磷离子。
进一步，所述第一离子注入的注入角度为0°～5°，离子注入的能量为5keV～20keV，离子注入的剂量为5E12atom/cm2～5E13atom/cm2。
进一步，所述第二离子注入注入的离子包括碳离子和氮离子、锗离子和氮离子、碳离子和锗离子、碳离子或者锗离子。
进一步，所述第二离子注入的注入角度为10°～20°，离子注入的能量为5keV～20keV，离子注入的剂量为5E13atom/cm2～5E14atom/cm2。
进一步，所述缓冲扩散层形成于所述鳍片露出部分的底部及靠近底部的侧壁上。
进一步，采用湿法刻蚀工艺蚀刻去除部分露出的所述鳍片的侧壁。
本发明还提供一种半导体器件，包括：
半导体衬底，所述半导体衬底上形成有多个鳍片；
所述鳍片之间的间隙内形成有隔离结构，所述隔离结构的顶面低于所述鳍片的顶面，以露出所述鳍片的一部分；
所述鳍片露出部分的宽度小于未露出部分的宽度；
所述鳍片内形成有缓冲扩散层。
进一步，所述缓冲扩散层的掺杂离子包括碳离子和氮离子、锗离子和氮离子、碳离子和锗离子、碳离子或者锗离子。
进一步，所述缓冲扩散层形成于所述鳍片露出部分的底部及靠近底部的侧壁上。
根据本发明提供的半导体器件的制作方法，通过对鳍片的侧壁执行第一离子注入后蚀刻去除部分露出的所述鳍片的侧壁以减小其宽度，然后对露出的所述鳍片执行第二离子注入以在所述鳍片内形成缓冲扩散层，从而克服短沟道效应、避免结泄露，提高了半导体器件的性能和良率。
附图说明
通过结合附图对本发明实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与本发明实施例一起用于解释本发明，并不构成对本发明的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
附图中：
图1是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图。
图2A-2E是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
随着鳍式场效应晶体管(FinFET)的关键尺寸缩小至7nm～14nm工艺节点，短沟道效应(SCE)越来越严重，利用掺杂工艺对短沟道效应的控制也成为其越来越大的挑战。为了克服这个问题，半导体制造过程中尝试各种制造工艺，如超浅结、突变结、预非晶化注入(PAI)、应力技术等用于优化LDD和halo掺杂轮廓以改善器件性能，但是在性能和短沟道效应之间取得平衡越来越成为一个大问题，同时，这些方法都不能完全消除短沟道效应。此外，对于FinFET器件，为了更好地克服短沟道效应，各个鳍片之间采用隔离结构分离，以提高鳍片之间以及鳍片与衬底之间的隔离，虽然这可以进一步克服短沟道效应，但是由于鳍片的掺杂浓度高于衬底，并且为了便于后续形成接触，鳍片源漏极会选择外延工艺以生长形成较大的接触面积的源漏极，这样由于鳍片下方对应的衬底区域掺杂浓度低，容易造成从上到下的扩散，导致了结泄露问题。
因此，有必要提出一种新的半导体器件的制作方法，以解决上述存在的问题。
针对上述不足，本发明提供一种半导体器件的制作方法，包括：
提供半导体衬底，在所述半导体衬底上形成多个鳍片；
在所述鳍片之间的间隙内形成隔离结构，所述隔离结构的顶面低于所述鳍片的顶面，以露出所述鳍片的一部分；
对露出的所述鳍片的侧壁执行第一离子注入；
蚀刻去除部分露出的所述鳍片的侧壁，以减小所述鳍片的露出部分的宽度；
对露出的所述鳍片执行第二离子注入，以在所述鳍片内形成缓冲扩散层。
其中，在所述半导体衬底上形成多个鳍片的步骤包括：在所述半导体衬底上形成具有鳍片图案的硬掩膜层；以所述硬掩膜层为掩膜蚀刻去除部分所述半导体衬底，以形成多个鳍片。在所述鳍片之间的间隙内形成所述隔离结构的步骤包括：沉积隔离材料层，以完全填充所述鳍片之间的间隙；回刻蚀所述隔离材料层，以形成隔离结构。在执行第二离子注入后还包括去除所述硬掩膜层以及执行第三离子注入以调节阈值电压的步骤。所述第一离子注入注入的离子包括碳离子和硼离子、或者碳离子和磷离子。所述第一离子注入的注入角度为0°～5°，离子注入的能量为5keV～20keV，离子注入的剂量为5E12atom/cm2～5E13atom/cm2。所述第二离子注入注入的离子包括碳离子和氮离子、锗离子和氮离子、碳离子和锗离子、碳离子或者锗离子。所述第二离子注入的注入角度为10°～20°，离子注入的能量为5keV～20keV，离子注入的剂量为5E13atom/cm2～5E14atom/cm2。所述缓冲扩散层形成于所述鳍片露出部分的底部及靠近底部的侧壁上。采用湿法刻蚀工艺蚀刻去除部分露出的所述鳍片的侧壁。
根据本发明提供的半导体器件的制作方法，通过对鳍片的侧壁执行第一离子注入后蚀刻去除部分露出的所述鳍片的侧壁以减小其宽度，然后对露出的所述鳍片执行第二离子注入以在所述鳍片内形成缓冲扩散层，从而克服短沟道效应、避免结泄露，提高了半导体器件的性能和良率。
下面参考图1和图2A-2E，其中，图1是根据本发明示例性实施例的一种半导体器件的制作方法的示意性流程图；图2A-2E是根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成多个鳍片；
步骤S102：在所述鳍片之间的间隙内形成隔离结构，所述隔离结构的顶面低于所述鳍片的顶面，以露出所述鳍片的一部分；
步骤S103：对露出的所述鳍片的侧壁执行第一离子注入；
步骤S104：蚀刻去除部分露出的所述鳍片的侧壁，以减小所述鳍片的露出部分的宽度；
步骤S105：对露出的所述鳍片执行第二离子注入，以在所述鳍片内形成缓冲扩散层。
下面，对本发明的半导体器件的制作方法的具体实施方式做详细的说明。
首先，执行步骤S101，如图2A所示，提供半导体衬底200，在所述半导体衬底200上形成多个鳍片202。
示例性地，在本发明中所述半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明中，半导体衬底200的构成材料选用单晶硅。
接着，在所述半导体衬底200上形成具有鳍片图案的硬掩膜层201。
示例性地，在半导体衬底200上形成硬掩膜层201可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。所述硬掩膜层201可以为自下而上层叠的氧化物层和氮化硅层，本发明中，硬掩膜层201为氮化硅层。图案化所述硬掩膜层201，形成用于蚀刻半导体衬底200以在其上形成鳍片的多个彼此隔离的掩膜，在本发明中，采用光刻工艺实施所述图案化过程。
接着，以所述硬掩膜层201为掩膜蚀刻去除部分所述半导体衬底200，以形成多个鳍片202。
示例性地，可以采用干法刻蚀工艺或者湿法刻蚀工艺蚀刻半导体衬底200。其中，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。在本发明中，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(O2-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mTorr)～20毫托(mTorr)。此外，干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
接下来，执行步骤S102，如图2B所示，在所述间隙中形成隔离结构203，所述隔离结构203的顶面低于所述鳍片202的顶面，以露出所述鳍片202的一部分。具体地，形成所述隔离结构203的步骤包括：沉积隔离材料层203’，以完全填充所述鳍片202之间的间隙；回刻蚀所述隔离材料层203’，以形成隔离结构203。形成的隔离结构203可以是浅沟槽隔离(STI)结构。
示例性地，所述隔离材料层203’可以为任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等，在本发明中，隔离材料层203’为氧化硅层。可以采用本领域技术人员熟知的任何沉积方法形成该隔离材料层203’，包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)等。在本发明中，选用具有可流动性的化学气相沉积(FCVD)工艺实施所述沉积。进一步地，所述隔离材料层203’填满鳍片202之间的间隙并溢出，导致沉积后的隔离材料层203’的顶面高于硬掩膜层201的顶面，因此对隔离材料层203’的表面进行平坦化，使隔离材料层203’的顶面与硬掩膜层201的顶面齐平，该平坦化步骤可以使用化学机械研磨(CMP)工艺。
示例性地，回刻蚀所述隔离材料层203’，以形成隔离结构203，所述隔离结构203的顶面低于所述鳍片202的顶面，以露出所述鳍片202的一部分。回刻蚀工艺可以采用SiCoNi蚀刻或干法蚀刻等。其中，在进行SiCoNi刻蚀时，可以选用原位SiCoNi刻蚀或非原位SiCoNi刻蚀来去除氧化硅，在干法刻蚀时，可以采用普通干法刻蚀；也可以控制刻蚀强度，采用低偏压低功率的干法刻蚀(soft dry etch)，以避免对隔离材料层203’造成过多的刻蚀。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
接下来，执行步骤S103，参照图2C，对露出的所述鳍片202的侧壁执行第一离子注入。
示例性地，所述第一离子注入向所述鳍片202露出部分的侧壁中注入的离子包括碳离子和p型掺杂离子(如硼离子、镓离子)或者碳离子和n型掺杂离子(如磷离子、砷离子)。具体地，在PMOS区域，所述第一离子注入的注入离子为碳离子和硼离子，在NMOS区域，所述第一离子注入的注入离子为碳离子和磷离子。其中，所述第一离子注入的注入角度为0°～5°，离子注入的能量为5keV～20keV，离子注入的剂量为5E12atom/cm2～5E13atom/cm2。通过所述第一离子注入步骤，一方面提高了后续鳍片蚀刻过程的均一性和可控性，另一方面，碳离子的注入可以抑制硅衬底中离子的瞬态增强扩散(TED)，从而克服了短沟道效应。
接下来，执行步骤S104，蚀刻去除部分露出的所述鳍片202的侧壁，以减小所述鳍片202的露出部分的宽度。
示例性地，采用湿法刻蚀工艺蚀刻所述鳍片202的露出部分的侧壁。具体地，可以利用硝酸和氢氟酸的混合溶剂蚀刻所述硅鳍片，以使蚀刻后的鳍片202的宽度达到目标宽度。蚀刻后的鳍片202高于隔离材料层203’顶面的部分(即露出部分)的宽度小于低于隔离材料层203’顶面的部分(即未露出部分)的宽度，所述鳍片202形成“凸”字型结构。
接下来，执行步骤S105，如图2D所示，对露出的所述鳍片202执行第二离子注入，以在所述鳍片202内形成缓冲扩散层204。
示例性地，以硬掩膜层201为掩膜对露出的所述鳍片202执行第二离子注入，以在鳍片202露出部分的底部及靠近底部的侧壁上形成缓冲扩散层204。所述第二离子注入注入的离子包括碳离子和氮离子、锗离子和氮离子、碳离子和锗离子、碳离子或者锗离子。具体地，离子的注入在FinFET器件中形成缓冲扩散层204，以抑制形成源极和漏极后半导体衬底内掺杂离子(如硼离子或磷离子)的横向扩散，从而减小了短沟道效应。其中，所述第二离子注入的注入角度为10°～20°，离子注入的能量为5keV～20keV，离子注入的剂量为5E13atom/cm2～5E14atom/cm2。所述第二离子注入的注入深度为1nm～20nm，浓度为1E19atom/cm3～5E20atom/cm3。
接下来，还包括去除所述硬掩膜层201，执行第三离子注入以调节阈值电压的步骤。
示例性地，可以采用干法刻蚀工艺或者湿法刻蚀工艺去除硬掩膜层201。其中，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
示例性地，执行第三离子注入，以调节阈值电压。所述第三离子注入注入的离子包括n型掺杂离子或p型掺杂离子。具体地，在PMOS区域，所述第三离子注入的注入离子为硼离子，在NMOS区域，所述第三离子注入的注入离子为磷离子。其中，所述第三离子注入可以根据需要选择垂直离子注入、倾斜离子注入或者多角度离子注入，在本发明中，采用多角度离子注入。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤。
示例性的，在上述步骤之后还包括形成源漏极(S/D)和金属栅极(MG)的步骤，可以在形成金属栅极的过程中通过功函数层进一步调整所形成器件的阈值电压。其中，形成金属栅极结构的方法可以采用后高k介电层后金属栅极形成工艺也可以采用先高k介电层后金属栅极工艺，这些工艺路线均不违背本发明的实质精神。
下面结合附图2E，对本发明提供的半导体器件的结构进行描述。该半导体器件包括半导体衬底200、鳍片202、隔离结构203以及所述鳍片内的缓冲扩散层204。其中：
在本发明中，所述半导体衬底200可以是以下所提到的材料中的至少一种：单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明中，半导体衬底200的构成材料选用单晶硅。
在所述半导体衬底200上形成有多个鳍片202，所述鳍片202包括高于所述隔离结构203顶面的露出部分以及低于所述隔离结构203顶面的未露出部分。其中，所述鳍片的露出部分的宽度小于所述鳍片的未露出部分的宽度。所述鳍片202内形成有缓冲扩散层，所述缓冲扩散层204中的掺杂离子包括碳离子和氮离子、锗离子和氮离子、碳离子和锗离子、碳离子或者锗离子，其形成于所述鳍片202露出部分的底部及靠近底部的侧壁上，以抑制形成源极和漏极后半导体衬底内掺杂离子(如硼离子或磷离子)的横向扩散，从而减小了短沟道效应。。
所述隔离结构203位于所述鳍片之间的间隙内，所述隔离结构203可以选用任何具有隔离作用的绝缘材料，例如氧化硅、氮氧化硅(SiON)等，在本发明中，所述隔离结构203的材料为氧化硅。
根据本发明提供的半导体器件的制作方法，通过对鳍片的侧壁执行第一离子注入后蚀刻去除部分露出的所述鳍片的侧壁以减小其宽度，然后对露出的所述鳍片执行第二离子注入以在所述鳍片内形成缓冲扩散层，从而克服短沟道效应、避免结泄露，提高了半导体器件的性能和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (13)
1.一种半导体器件的制作方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成多个鳍片；
在所述鳍片之间的间隙内形成隔离结构，所述隔离结构的顶面低于所述鳍片的顶面，以露出所述鳍片的一部分；
对露出的所述鳍片的侧壁执行第一离子注入；
蚀刻去除部分露出的所述鳍片的侧壁，以减小所述鳍片的露出部分的宽度；
对露出的所述鳍片执行第二离子注入，以在所述鳍片内形成缓冲扩散层。
2.根据权利要求1所述的方法，其特征在于，在所述半导体衬底上形成多个鳍片的步骤包括：
在所述半导体衬底上形成具有鳍片图案的硬掩膜层；
以所述硬掩膜层为掩膜蚀刻去除部分所述半导体衬底，以形成多个鳍片。
3.根据权利要求1所述的方法，其特征在于，在所述鳍片之间的间隙内形成所述隔离结构的步骤包括：
沉积隔离材料层，以完全填充所述鳍片之间的间隙；
回刻蚀所述隔离材料层，以形成隔离结构。
4.根据权利要求2所述的方法，其特征在于，在执行第二离子注入后还包括去除所述硬掩膜层以及执行第三离子注入以调节阈值电压的步骤。
5.根据权利要求1所述的方法，其特征在于，所述第一离子注入注入的离子包括碳离子和硼离子、或者碳离子和磷离子。
6.根据权利要求1所述的方法，其特征在于，所述第一离子注入的注入角度为0°～5°，离子注入的能量为5keV～20keV，离子注入的剂量为5E12atom/cm2～5E13atom/cm2。
7.根据权利要求1所述的方法，其特征在于，所述第二离子注入注入的离子包括碳离子和氮离子、锗离子和氮离子、碳离子和锗离子、碳离子或者锗离子。
8.根据权利要求1所述的方法，其特征在于，所述第二离子注入的注入角度为10°～20°，离子注入的能量为5keV～20keV，离子注入的剂量为5E13atom/cm2～5E14atom/cm2。
9.根据权利要求1所述的方法，其特征在于，所述缓冲扩散层形成于所述鳍片露出部分的底部及靠近底部的侧壁上。
10.根据权利要求1所述的方法，其特征在于，采用湿法刻蚀工艺蚀刻去除部分露出的所述鳍片的侧壁。
11.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有多个鳍片；
所述鳍片之间的间隙内形成有隔离结构，所述隔离结构的顶面低于所述鳍片的顶面，以露出所述鳍片的一部分；
所述鳍片露出部分的宽度小于未露出部分的宽度；
所述鳍片内形成有缓冲扩散层。
12.根据权利要求11所述的半导体器件，其特征在于，所述缓冲扩散层的掺杂离子包括碳离子和氮离子、锗离子和氮离子、碳离子和锗离子、碳离子或者锗离子。
13.根据权利要求11所述的半导体器件，其特征在于，所述缓冲扩散层形成于所述鳍片露出部分的底部及靠近底部的侧壁上。
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