CN107689219A - 栅极驱动电路及其显示装置 - Google Patents

Abstract

本申请公开了栅极驱动电路及其显示装置。所述栅极驱动电路包括分别用于驱动显示面板上的一条对应的栅极线的多级栅极驱动单元，每级栅极驱动单元的两端有辅助级，栅极驱动单元包括，预充电模块，根据第一脉冲信号、第一时钟信号提供第一节点的电压，第一晶体管，根据第二时钟信号和第一节点的电压产生第一栅极驱动信号，下拉模块，根据第二脉冲信号、第三时钟信号以及第四时钟信号产生下拉信号，下拉信号将第一栅极驱动信号下拉形成本级栅极驱动单元输出的栅极驱动信号，稳定模块，将第一节点和本级栅极驱动单元输出的栅极驱动信号维持在低电平。本发明提供一种无损输入系统，保证了栅极信号的传递性，节省版图空间保证窄边框的设计。

Description

栅极驱动电路及其显示装置

技术领域

本发明涉及显示技术领域，更具体地，涉及栅极驱动电路及其显示装置。

背景技术

显示装置一般包括显示面板、栅极驱动电路和源极驱动电路。其中，液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线电性连接的上拉晶体管向栅极线送出栅极驱动信号，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其上拉晶体管将第一行的额薄膜开关管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其上拉晶体管将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好最后一行的像素单元，便又重新从第一行开始充电。

现有的栅极驱动电路，输入晶体管的栅极一般会由栅极输出信号或时钟信号控制，其电位最高只能达到VGH，不能将传递信号的电位充至理想高度，由VGH控制栅极开启晶体管进行信号输入会使信号发生损耗，不利于栅极信号稳定传递。

图1示出现有技术的栅极驱动电路中第n级栅极驱动单元的电路结构示意图。栅极驱动单元包括预充电电路101、自举上拉电路102、下拉电路103以及低电平维持电路104。进一步地，预充电电路101包括第一开关管T1；自举上拉电路102包括第二开关管T2、第一电容C1；下拉电路103包括第三开关管T3、第六开关管T6和第七开关管T7；低电平维持电路包括第二电容C2、第四开关管T4和第五开关管T5。栅极驱动单元接收第一时钟信号CLK1、第二时钟信号CLK2、向上相差一级的栅极驱动信号Gn-1、向下相差一级的栅极驱动信号Gn+1以及低供电电压VGL，产生本级栅极驱动信号Gn。当向上相差一级的Gn-1输出高电平时，T1导通，第一节点Q1充入高电平。当第一节点Q1的电压大于T2的阈值电压时T2打开，在上拉阶段由于第一电容C1的自举作用，使得第二开关管T2打开，达到栅极输出线所需的高电平。当向下相差一级的Gn+1输出高电平时，下拉电路将输出点的点位拉低。低电平维持阶段当第一时钟信号CLK1由低变高时，在第二电容C2的耦合作用下使第二节点Q2点的噪声电位高于Q点，由于第四开关管T4和第五开关管T5的互相牵制作用使Q点的电位稳定在VGL。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明要解决的主要技术问题是提供一种信号无损输入系统，既能控制损耗保证栅极信号的传递性，又可以节省版图空间保证窄边框的设计。

根据本发明的一方面，提供了一种栅极驱动电路，包括分别用于驱动显示面板上的一条对应的栅极线的多级栅极驱动单元，每级栅极驱动单元的两端有辅助级，所述栅极驱动单元包括：输入模块，用于根据第一脉冲信号、第一时钟信号提供所述第一节点的电压。输出模块，用于根据所述第二时钟信号和所述第一节点的电压产生第一栅极驱动信号。下拉模块，用于根据所述第二脉冲信号、第三时钟信号以及第四时钟信号产生第一下拉信号和第二下拉信号，所述第一下拉信号和所述第二下拉信号将所述第一栅极驱动信号下拉形成本级栅极驱动单元输出的栅极驱动信号。稳定模块，用于将所述第一节点和所述本级栅极驱动单元输出的栅极驱动信号维持在低电平。

优选地，所述每级栅极驱动单元的首末两端各有两级辅助级，所述辅助级为第一缓冲信号和第二缓冲信号提供高电压，所述辅助级的输出信号不输出至显示面板。

优选地，所述输入模块包括第一开关管，所述第一开关管的第一控制端接收所述第一缓冲信号，第一通路端接收所述第一时钟信号。

优选地，所述输出模块包括第二开关管和第一电容，第二开关管的第二控制端连接第一开关管的第二通路端，第二开关管的第三通路端接收第二时钟信号，第二开关管的第四通路输出所述本级栅极驱动单元的栅极驱动信号，第一电容C1第一端连接第二开关管的第二控制端，所述第一电容为所述第二开关管的第四通路端与第二控制端之间的寄生电容。

优选地，所述下拉模块包括第三开关管、第四开关管和第六开关管，第三开关管的第三控制端接收第二缓冲信号，第三开关管的第五通路端连接第一开关管的第二通路端，第三开关管的第六通路端接收第三时钟信号，第四开关管的第四控制端接收第四时钟信号，第四开关管的第七通路端连接第二开关管的第四通路端，第四开关管的第八通路端接收低电压信号，第六开关管的第六控制端连接第五开关管的第九通路端，第六开关管的第十二通路端连接第七开关管的第十四通路端。

优选地，所述稳定模块包括第五开关管、第七开关管、第八开关管以及第九开关管，第五开关管的第九通路端连接第一开关管的第二通路端，第五开关管的第十通路端连接第六开关管的第十二通路端，第七开关管的第七控制端连接第五开关管的第五控制端，第七开关管的第十三通路端连接第一电容的第二端，第七开关管的第十四通路端连接第四开关管的第八通路端，第八开关管的第八控制端接收第二时钟信号，第八开关管的第十五通路端连接第八开关管的第八控制端，第九开关管的第九控制端连接第八开关管的第十六通路端，第九开关管的第十七通路端连接第八开关管的第十五通路端，第九开关管的第十八通路端连接第六开关管的第十一通路端。

所述第一节点为第一开关管的第二通路端、第二开关管的第二控制端、第三开关管的第五通路端和第五开关管的第九通路端的公共端。

优选地，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的周期均相等，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的占空比均为50％。

优选地，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号依次从低电平变化为高电平，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号由低电平变化为高电平的的间隔时间为四分之一个周期。

根据本发明的另一方面，还提供—种显示装置，其包括如上所述的任一栅极驱动电路，所述栅极驱动电路用于输出栅极驱动信号驱动显示面板上的像素单元。

相较于现有技术，本发明输入端的控制信号由辅助级产生的高电压提供，实现中间重复单元的无损输入。且辅助级的输出栅极信号不输出至显示面板，这样的无损输入电路大大缩小了输入开关管的版图面积，其获得的输入信号可以达到参考高电压，比传统的输入信号最少高一个阈值电压，而且降低了输入信号的上升时间，保证传递信号的完整性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出现有技术的栅极驱动电路中第n级栅极驱动单元的电路结构示意图。

图2示出本发明实施例的栅极驱动电路的电路结构示意图。

图3示出本发明实施例的栅极驱动电路工作时的时序示意图。

图4示出本发明实施例的全级栅极驱动电路中第n级栅极驱动单元的结构示意框图。

图5示出本发明实施例和现有技术的栅极驱动电路的仿真结果波形对比图。

图6示出在27℃的情况下本发明和现有技术的栅极驱动电路在预充电输入阶段和上拉阶段的T-V曲线。

图7示出在27℃的情况下本发明和现有技术的栅极驱动电路在下拉阶段的T-V曲线。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以以各种形式呈现，以下将描述其中一些实施例。

图2示出本发明实施例的栅极驱动电路的电路结构示意图。栅极驱动电路包括第一至第九开关管。第一开关管Tl包括第一通路端、第二通路端和第一控制端，第二开关管T2包括第三通路端、第四通路端和第二控制端，第三开关管T3包括第五通路端、第六通路端和第三控制端，第四开关管T4包括第七通路端、第八通路端和第四控制端，第五开关管T5包括第九通路端、第十通路端和第五控制端，第六开关管T6包括第十一通路端、第十二通路端和第六控制端，第七开关管T7包括第十三通路端、第十四通路端和第七控制端，第八开关管T8包括第十五通路端、第十六通路端和第八控制端，第九开关管T9包括第十七通路端、第十八通路端和第九控制端。

栅极驱动电路包括输入模块201、输出模块202、下拉模块203、稳定模块204。其中，输入模块201包括第一开关管T1，第一开关管T1的第一控制端接收向上相差四级的辅助级产生的高电压Q(n-4)，第一通路端接收第一时钟信号CLK1。输出模块202包含第二开关管T2、第一电容C1，第二开关管T2的第二控制端经由节点Q连接第一开关管T1的第二通路端，第三通路端接收第二时钟信号CLK2，第四通路端输出第n级栅极驱动单元的栅极驱动信号Gn，第一电容C1第一端连接第二控制端。下拉模块203包含第三开关管T3、第四开关管T4、第六开关管T6，第三开关管T3的第三控制端接收向下相差四级的辅助级产生的高电压Q(n+4)，第五通路端连接第一开关管的第二通路端，第六通路端接收第三时钟信号CLK3，第四开关管T4的第四控制端接收第四时钟信号CLK4，第七通路端连接第二开关管的第四通路端，第八通路端接收参考低电压VGL，第六开关管T6的第六控制端经由节点Q连接第一开关管的第二通路端，第十二通路端接收参考低电压VGL。稳定模块204包含第五开关管T5、第七开关管T7、第八开关管T8、第九开关管T9，其中，第九开关管T9及第八开关管T8构成第一稳定单元，第五开关管T5及第七开关管T7构成第二稳定单元。第五开关管T5的第九通路端连接第一开关管的第二通路端，第十通路端接收参考低电压VGL，第七开关管T7的第七控制端连接第五开关管的第五控制端，第十三通路端连接第一电容C1的第二端，第十四通路端接收参考低电压VGL，第八开关管T8的第八控制端接收第二时钟信号CLK2，第十五通路端连接第八控制端，第九开关管T9的第九控制端连接第八开关管的第十六通路端，第十七通路端连接第八开关管的第十五通路端，第十八通路端经由节点QB连接第六开关管的第十一通路端。

其中，第一开关管Tl的第二通路端、第二开关管T2的第二控制端、第三开关管的第五通路端、第五开关管T5的第九通路端的公共端记为节点Q，第五开关管T5的第五控制端、第六开关管T6的第十一通路端、第七开关管T7的第七控制端及第九开关管T9的第十八通路端的公共端记为节点QB。

其中，第一电容Cl为第二开关管T2的第四通路端与第二控制端之间的寄生电容。当然本领域的技术人员可以理解的是，可以在第二开关管T2的第二控制端与第四通路端之间设置存储电容，此时，第一电容C1为第二开关管T2的第四通路端与第二控制端之间的寄生电容与独立存储电容之和。

在本实施例中，第一至第九开关管Tl～T9为N型晶体管。第一控制端至第九控制端为晶体管的栅极。第一至第九开关管的奇数通路端均为晶体管的漏级，第一至第九开关管的偶数通路端均为晶体管的源级。当然，本领域技术人员可以理解的是，第一至第九开关管Tl～T9也可以采用其他的开关元件实现,例如P型晶体管，以及各个晶体管的奇数通路端和偶数通路端可以互换(即漏级和源极可以互换)。以下以第一至第九开关管为N型晶体管为例来具体地介绍本发明的具体实施方式及其工作原理。但是本发明的实现不限于此。

图3为如图2所示的栅极驱动电路的时序示意图，结合图2、图3，在本发明中，第一至第四时钟信号均为交流信号，其中第一时钟信号CLK1与第二时钟信号CLK2、第三时钟信号CLK3及第四时钟信号CLK4的周期均相等，且所述第一时钟信号CLK1与第二时钟信号CLK2、第三时钟信号CLK3及第四时钟信号CLK4的占空比均为50％。在第n级栅极驱动单元GIA[n]工作过程中，所述第一时钟信号CLK1与第二时钟信号CLK2、第三时钟信号CLK3及第四时钟信号CLK4依次从低电平变化为高电平，且所述第一时钟信号CLK1与第二时钟信号CLK2、第三时钟信号CLK3及第四时钟信号CLK4从低电平变化为高电平的时间间隔为四分之一个周期。当然，本领域的技术人员可以理解的是，本发明并不以此为限。

栅极驱动电路中每一级栅极驱动单元的工作过程分为预充电阶段、上拉阶段、下拉阶段和稳定阶段4个阶段。

在预充电阶段P1，第一开关管Tl的第一控制端接收向上相差四级的辅助级产生的高电压Q(n-4)，第一开关管Tl导通，第一时钟信号CLK1为低电平，节点Q处的电压通过导通的第一开关管Tl被拉低，此时节点Q处的电荷被清零，当第二时钟信号CLK2由低电平变为高电平时，第八开关管T8及第九开关管T9均导通，节点QB通过导通的第九开关管T9被拉高，第七开关管T7导通，本级栅极驱动信号Gn通过导通的第七开关管T7被拉低；当第一时钟信号CLK1由低电平变为高电平时，节点Q处的电压通过导通的第一开关管T1被第一时钟信号CLK1预充电，第二开关管T2导通；由于节点Q处的电压被预充电，第六开关管T6导通，节点QB处的电压通过导通的第六开关管T6被拉低至参考低电压VGL，从而使得第五开关管T5关闭，以停止对节点Q的下拉。

在上拉阶段P2，第二时钟信号CLK2的电平由低变高时，由于在预充电阶段节点Q已经被预充电，因此，第二开关管T2导通，由于第二开关管T2的导通，且第一电容C1的自举作用，节点Q处的电压被进一步拉高，且节点Q处电压进一步拉高，使得第二开关管T2充分导通，进一步使得本级栅极驱动单元的输出端输出的本级栅极驱动信号Gn通过导通的第二开关管T2被第二时钟信号CLK2拉高。

在下拉阶段P3，第二时钟信号CLK2由高电平变为低电平，在上拉阶段节点Q处电压的被进一步拉高，第二开关管T2导通，本级栅极驱动信号Gn通过导通的第二开关管T2被拉低，同时，第四时钟信号CLK4由低电平变为高电平，第四开关管T4均导通，本级栅极驱动信号Gn通过导通的第四开关管T4被拉至参考低电压VGL，节点QB通过导通的第六开关管T6被拉低。此外，由于向下相差四级的辅助级在Q点的电压Q(n+4)由低电平变为高电平，第三开关管T3导通，因此当第三时钟信号CLK3由高电平变为低电平时，节点Q通过导通的第三开关管T3被拉低，第二开元件M2关闭。

在稳定阶段P4，由于在下拉阶段，节点Q处的电压被拉低，因此，第二开关管T2关闭，避免了第二时钟信号CLK2对本级栅极驱动信号Gn的影响，同时第六开关管T6关闭，停止了对节点QB的下拉。由于第二时钟信号CLK2为时钟信号，在后续的时间内(即稳定阶段之后)还会不停地产生脉冲，将会对本级栅极驱动单元输出的本级栅极驱动信号Gn产生影响，为了消除这些影响，本发明实施例利用第九开关管T9、第八开关管T8、第五开关管T5及第七开关管T7进行改善。

图3中可以看到，输入损耗301和下拉损耗302皆为0。在预充电阶段，利用n-4级的Q点高电压控制输入开关管T1,配合n-2级栅极信号完成输入信号的传递。在下拉阶段，下拉开关管T3配合n+4级的Q点高电压与n+2级栅极低电平信号完成栅极驱动单元传递信号的下拉。可以看到，输入与下拉阶段的开关管栅极都工作在Q点高电位下，完成了信号的无损输入、无损下拉。

图4示出本发明实施例的全级栅极驱动电路的第n级栅极驱动单元的结构示意框图。本发明的全级栅极驱动电路中包括多级如图4所示的栅极驱动单元，所述栅极驱动单元的栅极驱动电路401首末端各有两级辅助级，所述辅助级包括第一辅助级502、第二辅助级503、第三辅助级504以及第四辅助级505。所述第一至第四辅助级的栅极输出信号不输出至显示面板，而只是产生Q点高电压作为栅极驱动电路中栅极驱动单元输入端的控制信号，从而实现中间栅极驱动单元的无损输入。第n级栅极驱动单元用于输出栅极驱动信号Gn，以区别驱动显示面板上的一条对应的栅极线。基于栅极驱动电路首末两端完全对称的设计，配合时钟的改变，此电路可以实现正反扫。

进一步地，由于第一级栅极驱动单元的栅极驱动电路没有向上相差四级的辅助级，倒数第一级栅极驱动单元的栅极驱动电路没有向下相差四级的辅助级。所以第一级栅极驱动单元接收的第一脉冲信号由所述第一级栅极驱动单元的第一辅助级和第二辅助级提供，倒数第一级栅极驱动单元接收的第二脉冲信号由所述倒数第一级栅极驱动单元的第三辅助级和第四辅助级提供。除此之外，栅极驱动单元的第一脉冲信号为向上相差四级的辅助级输出的高电压Q(n-4),第二脉冲信号为向下相差四级的辅助级输出的高电压Q(n+4)。

图5示出本发明实施例和现有技术的栅极驱动电路的仿真结果波形对比图。图中波形描述了传递信号Q点的电位变化，实线表示本实施例传递信号Q点电位的变化波形，虚线表示现有技术的栅极驱动电路的传递信号Q点的电位变化波形。本实施例的栅极驱动电路及现有技术电路的输入薄膜晶体管宽长比分别为100um/4um、500um/4um，现有技术中电路的版图面积为新型电路的4倍左右。可以看出，在输入阶段，本实施例的栅极驱动电路的传递信号很快由Vgl＝-11V升高至Vgh＝15V，而传统电路则需要较长的时间升高至Vgh-Vth＝11V左右。而在自举输出阶段，本实施例电路的Q点电位经由电容耦合效应可以提高至36V以上，而现有技术的电路只能达到33V，更高的Q点电位可以使输出晶体管T2打开的更充分，缩短了输出信号Gn的上升时间和下降时间，使电路在应对高分辨率高负载方面具有优势。

图6示出在27℃的情况下本发明和现有技术的栅极驱动电路在预充电输入阶段和上拉阶段的T-V曲线。图7示出在27℃的情况下本发明和现有技术的栅极驱动电路在下拉阶段的T-V曲线。601为现有技术的栅极驱动电路中时钟信号、输入信号以及Q点电压在预充电输入阶段和上拉阶段的T-V曲线，602为本实施例的栅极驱动电路中时钟信号、输入信号以及Q点电压在预充电输入阶段和上拉阶段的T-V曲线，701为现有技术的栅极驱动电路中时钟信号、输入信号以及Q点电压在下拉阶段的T-V曲线，702为本实施例的栅极驱动电路中时钟信号、输入信号以及Q点电压在下拉阶段的T-V曲线。从图6、图7中可以看出，本发明实施例栅极驱动电路的输入信号在预充电输入阶段、上拉阶段和下拉阶段传递无损耗，而现有技术栅极驱动电路的输入信号在预充电输入阶段、上拉阶段和下拉阶段传递损耗约达到Q点最高电压的二分之一。采用本发明的栅极驱动电路，视分辨率与面板尺寸不同，输入与下拉开关管的版图空间的节省可以为窄边框栅极驱动电路的设计节约40～100um的边框宽度占用。而无损的信号传递与更高的Q点电位可以保证输出晶体管T2的输出能力，保证输出能力的前提下缩小T2的版图面积，同样也可以节约一定的边框占用。

本发明实施例还提供—种显示装置，包括上述的栅极驱动电路，该栅极驱动电路用于输出栅极驱动信号驱动显示面板上的像素单元。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括分别用于驱动显示面板上的一条对应的栅极线的多级栅极驱动单元，每级栅极驱动单元的两端有辅助级，所述栅极驱动单元包括：

预充电模块，用于根据第一脉冲信号、第一时钟信号提供所述第一节点的电压；以及

第一晶体管，用于根据所述第二时钟信号和所述第一节点的电压产生第一栅极驱动信号；以及

下拉模块，用于根据第二脉冲信号、第三时钟信号以及第四时钟信号产生第一下拉信号和第二下拉信号，所述第一下拉信号和所述第二下拉信号将所述第一栅极驱动信号下拉形成本级栅极驱动单元输出的栅极驱动信号；以及

稳定模块，用于将所述第一节点和所述本级栅极驱动单元输出的栅极驱动信号维持在低电平。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述每级栅极驱动单元的首末两端各有两级辅助级，所述辅助级为第一缓冲信号和第二缓冲信号提供高电压，所述辅助级的输出信号不输出至显示面板。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述输入模块包括第一开关管，所述第一开关管的第一控制端接收所述第一缓冲信号，第一通路端接收所述第一时钟信号。

4.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述输出模块包括第二开关管和第一电容，第二开关管的第二控制端连接第一开关管的第二通路端，第二开关管的第三通路端接收第二时钟信号，第二开关管的第四通路输出所述本级栅极驱动单元的栅极驱动信号，第一电容的第一端连接第二开关管的第二控制端，所述第一电容为所述第二开关管的第四通路端与第二控制端之间的寄生电容。

5.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述下拉模块包括第三开关管、第四开关管和第六开关管，第三开关管的第三控制端接收第二缓冲信号，第三开关管的第五通路端连接第一开关管的第二通路端，第三开关管的第六通路端接收第三时钟信号，第四开关管的第四控制端接收第四时钟信号，第四开关管的第七通路端连接第二开关管的第四通路端，第四开关管的第八通路端接收低电压信号，第六开关管的第六控制端连接第一开关管的第二通路端，第六开关管的第十二通路端接收低电压信号。

6.根据权利要求1或2所述的栅极驱动电路，其特征在于，所述稳定模块包括第五开关管、第七开关管、第八开关管以及第九开关管，第五开关管的第九通路端连接第一开关管的第二通路端，第五开关管的第十通路端接收低电压信号，第七开关管的第七控制端连接第五开关管的第五控制端，第七开关管的第十三通路端连接第一电容的第二端，第七开关管的第十四通路端接收低电压信号，第八开关管的第八控制端接收第二时钟信号，第八开关管的第十五通路端连接第八开关管的第八控制端，第九开关管的第九控制端连接第八开关管的第十六通路端，第九开关管的第十七通路端连接第八开关管的第十五通路端，第九开关管的第十八通路端连接第六开关管的第十一通路端。

7.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一节点为第一开关管的第二通路端、第二开关管的第二控制端、第三开关管的第五通路端和第五开关管的第九通路端的公共端。

8.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的周期均相等，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的占空比均为50％。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号依次从低电平变化为高电平，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号由低电平变化为高电平的的间隔时间为四分之一个周期。

10.一种显示装置，其特征在于，其包括如权利要求1至9所述的任一栅极驱动电路。