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CN107633795B - 显示装置和显示面板的驱动方法 - Google Patents

显示装置和显示面板的驱动方法 Download PDF

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CN107633795B CN201610689429.5A CN201610689429A CN107633795B CN 107633795 B CN107633795 B CN 107633795B CN 201610689429 A CN201610689429 A CN 201610689429A CN 107633795 B CN107633795 B CN 107633795B
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Abstract

公开了一种显示装置。显示区域包括第一区域和第二区域。第一区域和第二区域在其间具有边界，围绕所述边界限定一边界区。针对各自区域的、具有适于第二子像素排列的格式的原始像素数据到具有适于第一子像素排列的格式的转换后的像素数据的转换基于针对各自区域的原始像素数据以及附加地基于对应于边界区的像素数据。还公开了一种驱动显示面板的方法。

Description

显示装置和显示面板的驱动方法
技术领域
本发明涉及显示技术领域，具体来说涉及一种显示装置和显示面板的驱动方法。
背景技术
子像素渲染（Subpixel Rendering，SPR）技术已经得到了广泛应用。与Real RGB子像素排列相比，SPR子像素排列可以提升每英寸像素（Pixel Per Inch，PPI）并降低驱动IC的通道数。
图1A为一种Real RGB子像素排列的示意图。在这种排列中，每个像素101由三个子像素R、G和B组成，并且各个像素101重复地出现。
图1B为一种典型的SPR排列的示意图。在这种排列中，每个像素由两个子像素构成。例如，像素102由子像素R和G组成，像素103由子像素B和R组成，并且像素104由子像素G和B组成。像素102、103和104按一定的顺序周期性地排列，相邻的像素彼此关联。
在中大尺寸屏幕的应用中，已经提出了将显示面板分成由各自的驱动IC驱动的两个或更多显示区域的方案。在该方案中，来自系统接口的一帧原始图像数据（其通常具有Real RGB格式）被分成两个或更多部分并分别发送给相应的驱动IC。对于使用SPR子像素排列的显示面板而言，需要将原始图像数据转换成适于SPR子像素排列的图像数据。然而，这样的转换经常导致在显示区域之间的边界附近出现显示缺陷（例如，暗线或亮线）。这是因为驱动IC在转换边界一侧处的图像数据时缺失来自边界另一侧的相邻图像数据，从而导致错误的转换结果。
发明内容
有利的是实现一种可以缓解、减轻或者甚至消除由于在像素格式转换时缺少相邻像素数据而引起的显示区域之间的边界处的显示缺陷的机制。
根据本发明的一个方面，提供了一种显示装置，其包括显示面板，包括具有服从第一子像素排列的子像素阵列的显示区域，所述显示区域包括在所述子像素阵列的行方向上并排布置的第一区域和第二区域。显示装置还包括第一驱动电路，其被配置成接收针对所述第一区域的、具有适于第二子像素排列的格式的原始像素数据并且将该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据。显示装置还包括第二驱动电路，其被配置成接收针对所述第二区域的、具有适于第二子像素排列的格式的原始像素数据并且将该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据。所述第一区域和第二区域在其间具有边界，围绕所述边界限定一边界区。由所述第一驱动电路进行的转换基于针对所述第一区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据。由所述第二驱动电路进行的转换基于针对所述第二区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据。
在一些实施例中，所述第一驱动电路包括：第一接口，用于接收针对所述第一区域的所述原始像素数据；第一缓存器，被配置成响应于所述第一接口接收到针对所述第一区域的所述原始像素数据而缓存该原始像素数据的对应于所述边界区的部分；以及第一像素格式转换器，被配置成执行针对所述第一区域的该原始像素数据的所述转换。所述第二驱动电路包括：第二接口，用于接收针对所述第二区域的所述原始像素数据；第二缓存器，被配置成响应于所述第二接口接收到针对所述第二区域的所述原始像素数据而缓存该原始像素数据的对应于所述边界区的部分；以及第二像素格式转换器，被配置成执行针对所述第二区域的该原始像素数据的所述转换。
在一些实施例中，所述第一像素格式转换器被配置成基于所述第一接口接收的针对所述第一区域的所述原始像素数据并且附加地基于所述第一缓存器所缓存的该部分数据执行所述转换，并且所述第二像素格式转换器被配置成基于所述第二接口接收的针对所述第二区域的所述原始像素数据并且附加地基于所述第二缓存器所缓存的该部分数据执行所述转换。
在一些实施例中，所述第一缓存器和所述第二缓存器被配置成彼此交换其各自缓存的该部分数据，使得所述第一像素格式转换器和所述第二像素格式转换器基于各自的所述原始像素数据并且附加地基于各自的交换后的该部分数据执行所述转换。
在一些实施例中，所述第一驱动电路还包括第三缓存器，其被配置成接收并缓存来自所述第二缓存器的所缓存的该部分数据，使得所述第一像素格式转换器基于所述第一接口接收的针对所述第一区域的所述原始像素数据并且附加地基于所述第三缓存器所缓存的该部分数据执行所述转换。所述第二驱动电路还包括第四缓存器，其被配置成接收并缓存来自所述第一缓存器的所缓存的该部分数据，使得所述第二像素格式转换器基于所述第二接口接收的针对所述第二区域的所述原始像素数据并且附加地基于所述第四缓存器所缓存的该部分数据执行所述转换。
在一些实施例中，所述第一像素格式转换器和所述第二像素格式转换器被配置成在每原始像素数据行的基础上执行所述转换。所述第一缓存器被配置成响应于所述第一接口接收到针对所述第一区域的一行原始像素数据而缓存该行原始像素数据中最靠近所述边界的一个或多个像素数据。所述第二缓存器被配置成响应于所述第二接口接收到针对所述第二区域的一行原始像素数据而缓存该行原始像素数据中最靠近所述边界的一个或多个像素数据。
在一些实施例中，所述第一子像素排列为子像素渲染（SPR）排列，并且其中所述第二子像素排列为Real RGB排列。
根据本发明的另一方面，提供了一种驱动显示面板的方法。所述显示面板包括具有服从第一子像素排列的子像素阵列的显示区域，所述显示区域包括在所述子像素阵列的行方向上并排布置的第一区域和第二区域，并且所述第一区域和第二区域在其间具有边界，围绕所述边界限定一边界区。所述方法包括步骤：
分别由第一驱动电路和第二驱动电路接收针对所述第一区域的、具有适于第二子像素排列的格式的原始像素数据和针对所述第二区域的、具有适于第二子像素排列的格式的原始像素数据；
由所述第一驱动电路将针对所述第一区域的该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据，所述转换基于针对所述第一区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据；以及
由所述第二驱动电路将针对所述第二区域的该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据，所述转换基于针对所述第二区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据。
根据在下文中所描述的实施例，本发明的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。
附图说明
在下面结合附图对于示例性实施例的描述中，本发明的更多细节、特征和优点被公开，在附图中：
图1A为一种Real RGB子像素排列的示意图；
图1B为一种典型的SPR排列的示意图；
图2A为根据本发明一个实施例的显示装置的高层级框图；
图2B为图2A的显示装置的更详细的框图；
图3为图2A中的第一驱动电路和第二驱动电路的一个实施例的框图；
图4为图2A中的第一驱动电路和第二驱动电路的另一个实施例的框图；并且
图5为图2A中的第一驱动电路和第二驱动电路的又另一个实施例的框图。
具体实施方式
现在，将参照其中表示本发明的示范性实施例的附图更完整地描述本发明。然而，本发明可以按很多不同的方式体现，不应解读为局限于这里所述的实施例。相反，提供这些实施例使得本公开是详尽和完整的，并且向本领域的技术人员完全传达本发明的范围。全文中，相似的参考数字指代相似的元素。
图2A为根据本发明一个实施例的显示装置200的高层级框图。
参照图2A，显示装置200包括显示面板201、第一驱动电路210A和第二驱动电路210B。
显示面板201包括具有服从第一子像素排列（例如，SPR排列）的子像素阵列（未示出）的显示区域202。显示区域202包括在子像素阵列的行方向上并排布置的第一区域206和第二区域208。
第一驱动电路210A被配置成接收针对第一区域206的、具有适于第二子像素排列（例如，Real RGB排列）的格式的原始像素数据并且将该原始像素数据转换成具有适于第一子像素排列的格式的转换后的像素数据。
第二驱动电路210B被配置成接收针对第二区域208的、具有适于第二子像素排列的格式的原始像素数据并且将该原始像素数据转换成具有适于第一子像素排列的格式的转换后的像素数据。
将理解的是，例如从Real RGB到SPR的像素格式的转换本身是已知的，其中一个SPR像素的像素值可能源自于若干相邻的Real RGB像素的像素值。本发明的各方面不涉及用于像素格式转换的具体算法，而是讨论在像素数据被分离地供应给不同显示区域的情况下如何为显示区域之间的边界附近的像素准备像素格式转换所需的像素数据的问题。
如图2A所示，第一区域206和第二区域208在其间具有边界207，围绕所述边界207限定一边界区209。边界区209的尺寸（更具体地，宽度）依赖于第一驱动电路210A和第二驱动电路210B在执行像素格式转换时需要“借用”的原始像素数据的数目。在图2A的示例中，边界区209具有对应于两个原始像素数据的宽度，使得位于边界207两侧的原始像素数据Px-1和Px落入边界区209内，其中x为第一区域206或第二区域208中一行原始像素数据所包含的像素数据的数目。
在下文的各实施例中，假定像素格式转换在每原始像素数据行的基础上进行，并且边界区209包括两个原始像素数据Px-1和Px。在这种情况下，由第一驱动电路210A进行的转换基于针对第一区域206的一行原始像素数据P0～Px-1以及附加地基于对应于边界区209的像素数据Px-1、Px，并且由第二驱动电路210B进行的转换基于针对第二区域208的一行原始像素数据Px～P2x-1以及附加地基于对应于边界区209的像素数据Px-1、Px。
图2B为图2A的显示装置200的更详细的框图。
参照图2B，显示装置200包括显示面板201，其包括第一显示区域206和第二显示区域208，其上各数据线DL和各栅线GL彼此交叉并且各子像素PX形成在交叉处。各子像素PX按照第一子像素排列（例如，SPR排列）分布在显示区域206和208中。
在该示例中，显示装置200还包括用于将原始像素数据P0～Px-1转换成适于显示面板201的子像素排列的像素数据p0～py-1的第一驱动电路210A、用于将原始像素数据Px～P2x-1转换成适于显示面板201的子像素排列的像素数据py～p2y-1的第二驱动电路210B、用于将转换后的像素数据p0～py-1供应给第一显示区域206的数据线DL的数据驱动器203A、用于将转换后的像素数据py～p2y-1供应给第二显示区域208的数据线DL的数据驱动器203B、用于顺序地供应栅极扫描脉冲给第一显示区域206的栅线GL的栅极驱动器205A、用于顺序地供应栅极扫描脉冲给第二显示区域208的栅线GL的栅极驱动器205B、用于控制驱动器203A和205A的时序控制器204A以及用于控制驱动器203B和205B的时序控制器204B。
时序控制器204A和204B从系统接口接收原始像素数据P0～Px-1和Px～P2x-1，并且使用垂直同步信号Vsync、水平同步信号Hsync和时钟信号CLK生成用于控制栅极驱动器205A和205B的栅极控制信号GCS和用于控制数据驱动器203A和203B的数据控制信号DCS。
数据驱动器203A和203B将像素数据p0～py-1和py～p2y-1转换成模拟灰阶电压并且将模拟灰阶电压供应到数据线DL。
栅极驱动器205A和205B顺序地将栅极扫描脉冲供应到栅线GL以用于选择要被供应模拟灰阶电压的栅线。
将理解的是，在一些实施例中，第一驱动电路210A、时序控制器204A、数据驱动器203A和栅极驱动器205A可以被集成为单个芯片，并且第二驱动电路210B、时序控制器204B、数据驱动器203B和栅极驱动器205B可以被集成为单个的芯片。第一驱动电路210A和第二驱动电路210B还可以用专用集成电路、现场可编程门阵列（FPGA）、数字信号处理器（DSP）或甚至通用处理器来实现。
图3为图2A中的第一驱动电路210A和第二驱动电路210B的一个实施例的框图。
第一驱动电路210A响应于针对第一区域206的原始像素数据P0～Px-1的接收而缓存该原始像素数据P0～Px-1的对应于边界区209的部分Px-1。第二驱动电路210B响应于针对第二区域208的原始像素数据Px～P2x-1的接收而缓存该原始像素数据Px～P2x-1的对应于边界区209的部分Px。
参照图3，第一驱动电路210A包括第一接口INF1、第一缓存器211和第一像素格式转换器221。第一接口INF1接收针对第一区域206的原始像素数据P0～Px-1。第一缓存器211被配置成响应于第一接口INF1接收到针对第一区域206的原始像素数据P0～Px-1而缓存该原始像素数据P0～Px-1的对应于边界区209的部分Px-1。第一像素格式转换器221被配置成执行针对第一区域206的该原始像素数据P0～Px-1的转换。
第二驱动电路210B包括第二接口INF2、第二缓存器212和第二像素格式转换器222。第二接口INF2接收针对第二区域208的原始像素数据Px～P2x-1。第二缓存器212被配置成响应于第二接口INF2接收到针对第二区域208的原始像素数据Px～P2x-1而缓存该原始像素数据Px～P2x-1的对应于边界区209的部分Px。第二像素格式转换器222被配置成执行针对第二区域208的该原始像素数据Px～P2x-1的转换。
在图3的示例中，第一驱动电路210A和第二驱动电路210B彼此不交换像素数据，而是“借用”其自己的位于边界区209的像素数据，并将其视为边界207相对侧的像素数据。这是基于这样的估计：边界207一侧的像素的像素值等于边界207另一侧的像素的像素值。因此，第一缓存器211所缓存的像素数据Px-1被视为像素数据Px的估计值，并且第二缓存器212所缓存的像素数据Px被视为像素数据Px-1的估计值。
第一像素格式转换器221被配置成基于第一接口INF1接收的、针对第一区域206的原始像素数据P0～Px-1并且附加地基于第一缓存器211所缓存的该部分数据Px-1执行转换，并且第二像素格式转换器222被配置成基于第二接口INF2接收的、针对第二区域208的原始像素数据Px～P2x-1并且附加地基于第二缓存器212所缓存的该部分数据Px执行转换。换言之，针对第一区域206的该原始像素数据P0～Px-1的转换基于针对第一区域206的原始像素数据P0～Px-1以及附加地基于针对第一区域206的该原始像素数据的对应于边界区209的部分Px-1，并且针对第二区域208的该原始像素数据Px～P2x-1的转换基于针对第二区域208的原始像素数据Px～P2x-1以及附加地基于针对第二区域208的该原始像素数据Px～P2x-1的对应于边界区209的部分Px。
由于第一驱动电路210A和第二驱动电路210B彼此不交换数据，所以无需在它们之间提供数据传输通道。这可以简化驱动电路的设计。
可替换地，在第一驱动电路210A和第二驱动电路210B进行转换之前，第一驱动电路210A与第二驱动电路210B交换其各自缓存的像素数据。在一些实施例中，所述交换可以在其中像素数据实际上不被显示的水平空白间隔（H-blanking）中执行。其他实施例是可能的。例如，在适用的情况下，所述交换甚至可以在水平空白间隔之间的水平有效间隔中执行。
图4为图2A中的第一驱动电路210A和第二驱动电路210B的另一个实施例的框图。
参照图4，第一缓存器211和第二缓存器212被配置成彼此交换其各自缓存的像素数据，使得第一像素格式转换器221和第二像素格式转换器222基于各自的原始像素数据并且附加地基于各自的交换后的像素数据执行转换。具体地，第一像素格式转换器221基于第一接口INF1接收的、针对第一区域206的原始像素数据P0～Px-1并且附加地基于来自第一缓存器211的交换后的像素数据Px执行转换，并且第二像素格式转换器222基于第二接口INF2接收的、针对第二区域208的原始像素数据Px～P2x-1并且附加地基于来自第二缓存器212的交换后的像素数据Px-1执行转换。
第一缓存器211和第二缓存器212通常并不以“全双工”的方式交换它们的数据。在一个实施例中，从第一缓存器211发送到第二缓存器212的像素数据Px-1被送入第二像素格式转换器222之后，然后开始像素数据Px在第二缓存器212处的缓存和到第一缓存器211的发送。这要求严格的时序控制。
然而，与图3的实施例相比，这可以提供更准确的转换结果，因为第一像素格式转换器221和第二像素格式转换器222现在被提供边界相对侧的实际像素数据，而不是其估计值。
图5为图2A中的第一驱动电路210A和第二驱动电路210B的又另一个实施例的框图。
与图4的实施例相比，第一驱动电路210A还包括第三缓存器213并且第二驱动电路210B还包括第四缓存器214。
第三缓存器213被配置成接收并缓存来自第二缓存器212的所缓存的像素数据Px，使得第一像素格式转换器221基于第一接口INF1接收的针对第一区域206的原始像素数据P0～Px-1并且附加地基于第三缓存器213所缓存的像素数据Px执行转换。第四缓存器214被配置成接收并缓存来自第一缓存器211的所缓存的像素数据Px-1，使得第二像素格式转换器222基于第二接口INF2接收的针对第二区域208的原始像素数据Px～P2x-1并且附加地基于第四缓存器214所缓存的像素数据Px-1执行转换。
第三缓存器213和第四缓存器214的存在为第一驱动电路210A和第二驱动电路210B提供了分离的数据交换通道，并且因此提高了第一驱动电路210A和第二驱动电路210B的处理的并行性。与图4的实施例相比，还降低了对于时序控制的要求。
将理解的是，第一驱动电路210A或第二驱动电路210B中的两个缓存器（缓存器211和213，或缓存器212和214）可以用同一缓存器芯片的不同物理存储空间实现。缓存器的非限制性示例包括静态随机存取存储器（SRAM）。
在上面描述的各实施例中，像素格式转换器221和222被假定为在执行转换时需要借用仅一个像素数据。然而，取决于SPR排列，像素格式转换器221和222在执行转换时可能需要借用多于一个像素数据。在这种情况下，第一缓存器211可以被配置成响应于针对第一区域206的一行原始像素数据的接收而缓存该行原始像素数据中最靠近边界207的多于一个像素数据，并且第二缓存器212可以被配置成响应于针对第二区域208的一行原始像素数据的接收而缓存该行原始像素数据中最靠近边界207的多于一个像素数据。
取决于SPR排列，还可能需要从相邻的上一行或相邻的下一行借用像素数据来完成像素格式转换。在这种情况下，像素格式转换器221和222可以在多行原始像素数据的基础上执行转换，并且驱动电路210A和210B中的各缓存器可以被配置成缓存对应于边界区的多行像素数据。
另外，在上面描述的各实施例中，驱动电路210A和210B被描述为执行从Real RGB像素数据到SPR像素数据的转换。然而，本发明的各方面也适用于其中要求借用位于显示区域之间的边界附近的像素的像素数据的其他像素数据格式转换。
通过研究附图、公开内容和所附的权利要求书，本领域技术人员在实践所要求保护的主题时，能够理解和实现对于所公开的实施例的变型。在权利要求书中，词语“包括”不排除其他元件或步骤，并且不定冠词“一”或“一个”不排除多个。在相互不同的从属权利要求中记载了某些措施的仅有事实并不表明这些措施的组合不能用来获利。

Claims (11)

1.一种显示装置，包括：
显示面板，包括具有服从第一子像素排列的子像素阵列的显示区域，所述显示区域包括在所述子像素阵列的行方向上并排布置的第一区域和第二区域；
第一驱动电路，被配置成接收针对所述第一区域的、具有适于第二子像素排列的格式的原始像素数据并且将该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据；以及
第二驱动电路，被配置成接收针对所述第二区域的、具有适于第二子像素排列的格式的原始像素数据并且将该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据，
其中所述第一区域和第二区域在其间具有边界，围绕所述边界限定一边界区，其中由所述第一驱动电路进行的转换基于针对所述第一区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据，并且其中由所述第二驱动电路进行的转换基于针对所述第二区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据，
其中所述第一驱动电路包括:
第一接口，用于接收针对所述第一区域的所述原始像素数据；
第一缓存器，被配置成响应于所述第一接口接收到针对所述第一区域的所述原始像素数据而缓存该原始像素数据的对应于所述边界区的部分；以及
第一像素格式转换器，被配置成执行针对所述第一区域的该原始像素数据的所述转换；并且
其中所述第二驱动电路包括：
第二接口，用于接收针对所述第二区域的所述原始像素数据；
第二缓存器，被配置成响应于所述第二接口接收到针对所述第二区域的所述原始像素数据而缓存该原始像素数据的对应于所述边界区的部分；以及
第二像素格式转换器，被配置成执行针对所述第二区域的该原始像素数据的所述转换。
2.如权利要求1所述的显示装置，其中所述第一像素格式转换器被配置成基于所述第一接口接收的针对所述第一区域的所述原始像素数据并且附加地基于所述第一缓存器所缓存的该部分数据执行所述转换，并且其中所述第二像素格式转换器被配置成基于所述第二接口接收的针对所述第二区域的所述原始像素数据并且附加地基于所述第二缓存器所缓存的该部分数据执行所述转换。
3.如权利要求1所述的显示装置，其中所述第一缓存器和所述第二缓存器被配置成彼此交换其各自缓存的该部分数据，使得所述第一像素格式转换器和所述第二像素格式转换器基于各自的所述原始像素数据并且附加地基于各自的交换后的该部分数据执行所述转换。
4.如权利要求1所述的显示装置，其中：
所述第一驱动电路还包括第三缓存器，其被配置成接收并缓存来自所述第二缓存器的所缓存的该部分数据，使得所述第一像素格式转换器基于所述第一接口接收的针对所述第一区域的所述原始像素数据并且附加地基于所述第三缓存器所缓存的该部分数据执行所述转换，并且
所述第二驱动电路还包括第四缓存器，其被配置成接收并缓存来自所述第一缓存器的所缓存的该部分数据，使得所述第二像素格式转换器基于所述第二接口接收的针对所述第二区域的所述原始像素数据并且附加地基于所述第四缓存器所缓存的该部分数据执行所述转换。
5.如权利要求1所述的显示装置，其中所述第一像素格式转换器和所述第二像素格式转换器被配置成在每原始像素数据行的基础上执行所述转换，其中所述第一缓存器被配置成响应于所述第一接口接收到针对所述第一区域的一行原始像素数据而缓存该行原始像素数据中最靠近所述边界的一个或多个像素数据，并且其中所述第二缓存器被配置成响应于所述第二接口接收到针对所述第二区域的一行原始像素数据而缓存该行原始像素数据中最靠近所述边界的一个或多个像素数据。
6.如权利要求1-5中任一项所述的显示装置，其中所述第一子像素排列为子像素渲染排列，并且其中所述第二子像素排列为Real RGB排列。
7.一种驱动显示面板的方法，所述显示面板包括具有服从第一子像素排列的子像素阵列的显示区域，所述显示区域包括在所述子像素阵列的行方向上并排布置的第一区域和第二区域，所述第一区域和第二区域在其间具有边界，围绕所述边界限定一边界区，所述方法包括步骤：
分别由第一驱动电路和第二驱动电路接收针对所述第一区域的、具有适于第二子像素排列的格式的原始像素数据和针对所述第二区域的、具有适于第二子像素排列的格式的原始像素数据；
由所述第一驱动电路将针对所述第一区域的该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据，其中所述转换基于针对所述第一区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据；以及
由所述第二驱动电路将针对所述第二区域的该原始像素数据转换成具有适于所述第一子像素排列的格式的转换后的像素数据，其中所述转换基于针对所述第二区域的所述原始像素数据以及附加地基于对应于所述边界区的像素数据，
其中接收所述原始像素数据的步骤包括：
由所述第一驱动电路响应于针对所述第一区域的所述原始像素数据的接收而缓存该原始像素数据的对应于所述边界区的部分；以及
由所述第二驱动电路响应于针对所述第二区域的所述原始像素数据的接收而缓存该原始像素数据的对应于所述边界区的部分。
8.如权利要求7所述的方法，其中针对所述第一区域的该原始像素数据的所述转换基于针对所述第一区域的所述原始像素数据以及附加地基于针对所述第一区域的该原始像素数据的对应于所述边界区的所述部分，并且其中针对所述第二区域的该原始像素数据的所述转换基于针对所述第二区域的所述原始像素数据以及附加地基于针对所述第二区域的该原始像素数据的对应于所述边界区的所述部分。
9.如权利要求7所述的方法，还包括在由所述第一驱动电路和所述第二驱动电路进行的所述转换之前，在所述第一驱动电路与所述第二驱动电路之间交换其各自缓存的该部分数据，
其中由所述第一驱动电路进行的所述转换基于针对所述第一区域的所述原始像素数据以及附加地基于交换后的、针对所述第二区域的所述原始像素数据的所述边界区对应的部分，并且
其中由所述第二驱动电路进行的所述转换基于针对所述第二区域的所述原始像素数据以及附加地基于交换后的、针对所述第一区域的所述原始像素数据的所述边界区对应的部分。
10.如权利要求7所述的方法，其中由所述第一驱动电路和所述第二驱动电路进行的所述转换在每原始像素数据行的基础上执行，其中由所述第一驱动电路进行的所述缓存包括：响应于针对所述第一区域的一行原始像素数据的接收而缓存该行原始像素数据中最靠近所述边界的一个或多个像素数据，并且其中由所述第二驱动电路进行的所述缓存包括：响应于针对所述第二区域的一行原始像素数据的接收而缓存该行原始像素数据中最靠近所述边界的一个或多个像素数据。
11.如权利要求7-10中任一项所述的方法，其中所述第一子像素排列为子像素渲染排列，并且其中所述第二子像素排列为Real RGB排列。
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