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CN107123405A - 双向移位寄存器单元、双向移位寄存器及显示面板 - Google Patents

双向移位寄存器单元、双向移位寄存器及显示面板 Download PDF

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CN107123405A
CN107123405A CN201710404653.XA CN201710404653A CN107123405A CN 107123405 A CN107123405 A CN 107123405A CN 201710404653 A CN201710404653 A CN 201710404653A CN 107123405 A CN107123405 A CN 107123405A
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CN
China
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circuit
signal
pull
control
drop
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曾勉
陈书志
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
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Abstract

本发明公开了一种双向移位寄存器单元、双向移位寄存器及显示面板，该双向移位寄存器单元包括：上拉电路，用于将输入的第一时钟信号转换为本级输出的扫描信号；上拉控制电路，包括正向上拉子电路和反向上拉子电路，分别用于在正向扫描或反向扫描时，拉高上拉电路控制端的电位；下拉电路和下拉维持电路，分别用于在下拉阶段拉低和持续拉低上拉电路控制端和本级输出的扫描信号的电位。通过上述方式，本发明能够实现双向扫描。

Description

双向移位寄存器单元、双向移位寄存器及显示面板
技术领域
本发明涉及显示器技术领域，特别是涉及一种双向移位寄存器单元、双向移位寄存器及显示面板。
背景技术
目前，用于液晶显示面板的移位寄存器由多个移位寄存器单元级联而成，每一条扫描线与一个移位寄存器单元连接，通过移位寄存器逐行输出单脉冲信号到扫描线，实现逐行扫描。
本发明的发明人在对现有技术的移位寄存器电路和其工作过程的研究中发现，现有技术的移位寄存器仅能以某一特定方向进行单向扫描，缺乏灵活性。如图1所示的8个时钟信号的8CK移位寄存器电路为例，按照第N级移位寄存器单元控制对显示区域第N级水平扫描线G(N)充电，该第N级移位寄存器单元包括上拉控制电路101，上拉电路102，下传电路103，自举电容104，下拉电路105，下拉维持电路一106和下拉维持电路二107。该电路工作时，由于上拉控制电路101、上拉电路102和下拉电路105的输入信号存在先后时序关系，因此，该8CK移位寄存器电路只能实现单向扫描，灵活性不高。
发明内容
本发明主要解决的技术问题是提供一种双向移位寄存器单元、双向移位寄存器及显示面板，能够解决现有移位寄存器只能单向扫描的问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种双向移位寄存器单元，包括：上拉电路，用于将输入的第一时钟信号转换为本级输出的扫描信号；上拉控制电路，包括正向上拉子电路和反向上拉子电路，正向上拉子电路用于在正向扫描时，拉高上拉电路控制端的电位，反向上拉子电路用于在反向扫描时，拉高上拉电路控制端的电位；下拉电路，用于在下拉阶段拉低上拉电路控制端和本级输出的扫描信号的电位；下拉维持电路，用于在下拉阶段持续拉低上拉电路控制端和本级输出的扫描信号的电位。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种双向移位寄存器，包括多个级联的如上所述的双向移位寄存器单元；其中，第一时钟信号的个数为m，前m级寄存器单元的第一控制信号为第一初始信号STV_F，前m级寄存器单元的第四控制信号为第二初始信号STV_R；最后m级寄存器单元的第二控制信号为第二初始信号STV_R，最后m级寄存器单元的第三控制信号为第一初始信号STV_F。
为解决上述技术问题，本发明采用的又一个技术方案是：提供一种显示面板，包括如上所述的双向移位寄存器。
本发明的有益效果是：区别于现有技术的情况，本发明的双向移位寄存器单元中，利用正向上拉子电路和反向上拉子电路，实现在正向/反向扫描时，拉高上拉电路控制端的电位，利用下拉电路在下拉阶段拉低上拉电路控制端和本级输出的扫描信号的电位，从而使得该双向移位寄存器单元在正向扫描和反向扫描时，均能够使得上拉电路将时钟信号转换为本级输出扫描信号，从而实现双向扫描，提高电路灵活性。
附图说明
图1是本发明现有技术8CK移位寄存器电路示意图；
图2是本发明双向移位寄存器单元一实施方式的电路原理示意图；
图3是本发明双向移位寄存器单元另一实施方式的电路原理示意图；
图4是本发明双向移位寄存器单元一实施方式的详细电路示意图；
图5是图4所示电路正向扫描时的工作波形时序示意图；
图6是图4所示电路反向扫描时的工作波形时序示意图；
图7是图4所示电路应用于双向寄存器前m级时的详细电路示意图；
图8是图4所示电路应用于双向寄存器最后m级时的详细电路示意图；
图9是本发明双向移位寄存器一实施方式的结构示意图；
图10是本发明显示面板一实施方式的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图2，图2是本发明双向移位寄存器单元一实施方式的电路原理示意图。如图2所示，本实施方式双向移位寄存器单元20包括：
上拉电路201，用于将输入的第一时钟信号CK转换为本级输出的扫描信号G(N)；
上拉控制电路202，包括正向上拉子电路2021和反向上拉子电路2022，正向上拉子电路2021用于在正向扫描时，拉高上拉电路201控制端2012的电位，反向上拉子电路2022用于在反向扫描时，拉高上拉电路201控制端2012的电位；
下拉电路203，用于在下拉阶段拉低上拉电路控制端2012和本级输出的扫描信号G(N)的电位；
下拉维持电路204，用于在下拉阶段持续拉低上拉电路控制端2012和本级输出的扫描信号G(N)的电位。
具体地，如图2所示，以m个第一时钟信号CK1～CKm为例，上拉电路201的输入信号为第一时钟信号CK，其控制端2012输入信号为Q(N)；上拉控制电路202中，正向上拉子电路2021输入信号为正向电压信号VDD_F，其控制端输入信号为第一控制信号ST(N-m/2)，输出信号用于控制Q(N)的电位，反向上拉子电路2022输入信号为反向电压信号VDD_R，其控制端输入信号为第二控制信号ST(N+m/2)，输出信号用于控制Q(N)的电位；下拉电路203输入信号为低电平信号VSS，其控制端输入信号至少为一个CN，输出信号用于拉低Q(N)和G(N)的电位；下拉维持电路204输入信号为低电平信号VSS，控制端输入信号至少为一个LC，输出信号用于在下拉阶段持续拉低Q(N)和G(N)的电位。
在正向/反向扫描的上拉阶段，Q(N)电位被上拉控制电路202拉高，上拉电路201将第一时钟信号CK转换为本级输出的扫描信号G(N)输出，在下拉阶段，下拉电路203则拉低Q(N)和G(N)电位，而下拉维持电路204持续拉低Q(N)和G(N)的电位，从而使得正向和反向扫描时，该双向移位寄存器单元均能够正确输出本级输出的扫描信号G(N)，进而实现双向扫描，提高电路的灵活性。
请参阅图3，图3是本发明双向移位寄存器单元另一实施方式的电路原理示意图。本实施方式双向移位寄存器单元30是在图2所示双向移位寄存器单元20的基础上，下拉电路203进一步包括：第一下拉电路2031和第二下拉电路2032；本实施方式双向移位寄存器单元30其他部分电路与图2中相同，此处不再赘述。
第一下拉电路2031用于在下拉阶段拉低本级输出的扫描信号G(N)的电位；
第二下拉电路2032包括正向下拉子电路20321和反向下拉子电路20322；
其中，正向下拉子电路20321用于在正向扫描的下拉阶段，拉低上拉电路201控制端2012的电位，反向下拉子电路20322用于在反向扫描的下拉阶段，拉低上拉电路201控制端2012的电位。
具体地，如图3所示，以m个第一时钟信号CK1～CKm为例，第一下拉电路2031、正向下拉子电路20321和反向下拉子电路20322的输入信号均为低电平信号VSS，第一下拉电路2031控制端输入信号为第二时钟信号XCK，其输出信号用于控制本级输出扫描信号G(N)的电位；正向下拉子电路20321的控制端输入信号为第三控制信号ST(N+m)，其输出信号用于控制Q(N)的电位；反向下拉子电路20322控制端输入信号为第四控制信号ST(N-m)，其输出信号用于控制Q(N)的电位。
在正向扫描的下拉阶段，第一下拉电路2031拉低G(N)的电位，正向下拉子电路20321拉低Q(N)的电位；在反向扫描的下拉阶段，第一下拉电路2031拉低G(N)的电位，反向下拉子电路20322拉低Q(N)的电位，从而使得正向和反向扫描的下拉阶段，Q(N)和G(N)的电位均能够被正确拉低，进而实现双向扫描，提高电路的灵活性。
请参阅图4，图4是本发明双向移位寄存器单元一实施方式的详细电路示意图。
具体地，如图4所示，在一个应用例中，以m个第一时钟信号CK1～CKm为例，正向上拉子电路2021包括第一开关管T11_a，其中，第一开关管T11_a的控制端耦接第一控制信号ST(N-m/2)，第一开关管T11_a的输入端耦接正向电压信号VDD_F，第一开关管T11_a的输出端耦接上拉电路201的控制端2012；
反向上拉子电路2022包括第二开关管T11_b，第二开关管T2的控制端耦接第二控制信号ST(N+m/2)，第二开关管T11_b的输入端耦接反向电压信号VDD_R，第二开关管T11_b的输出端耦接上拉电路201的控制端2012；
其中，正向扫描时，正向电压信号VDD_F为高电平信号VGH，反向电压信号VDD_R为低电平信号VSS；反向扫描时，正向电压信号VDD_F为低电平信号VSS，反向电压信号VDD_R为高电平信号VGH。
如图4所示，下拉电路203包括第一下拉电路2031和第二下拉电路2032；其中，第一下拉电路2031包括第三开关管T31，第三开关管T31的控制端耦接第二时钟信号XCK，第三开关管T31的输入端耦接低电平信号VSS，第三开关管T31的输出端耦接本级输出的扫描信号G(N)；第二下拉电路2032包括正向下拉子电路20321和反向下拉子电路20322。
正向下拉子电路20321包括第四开关管T41_a，第四开关管T41_a的控制端耦接第三控制信号ST(N+m)，第四开关管T41_a的输入端耦接低电平信号VSS，第四开关管T41_a的输出端耦接上拉电路201的控制端2012；反向下拉子电路20322包括第五开关管T41_b，第五开关管T41_b的控制端耦接第四控制信号ST(N-m)，第五开关管T41_b的输入端耦接低电平信号VSS，第五开关管T41_b的输出端耦接上拉电路201的控制端2012；其中，第二时钟信号XCK和第一时钟信号CK相位互补。
进一步地，上拉电路201包括第六开关管T21和自举电容Cb，第六开关管T21的控制端分别耦接上拉控制电路202、下拉电路203和下拉维持电路204，第六开关管T21的输入端耦接第一时钟信号CK，第六开关管T21的输出端耦接本级输出的扫描信号G(N)；具体如图2所示，第六开关管T21的控制端分别耦接开关管T11_a、T11_b、T41_a、T41_b、T42、T43的输出端，以及开关管T52、T54、T62、T64的控制端。
自举电容Cb耦接于第六开关管T21的控制端和输出端之间，用于拉高第六开关管T21控制端控制信号Q(N)的电位。
如图4所示，上拉电路201进一步包括第七开关管T22，第七开关管T22的控制端耦接第六开关管T21的控制端，第七开关管T22的输入端耦接第一时钟信号CK，第七开关管T22的输出端耦接本级输出的下传信号ST(N)，用于将第一时钟信号CK转换为下传信号ST(N)。
进一步地，下拉维持电路204包括第一下拉维持子电路2041和第二下拉维持子电路2042，第一下拉维持子电路2041和第二下拉维持子电路2042用于在下拉阶段分别根据第五控制信号LC1和第六控制信号LC2持续拉低上拉电路201控制端2012和本级输出的扫描信号G(N)的电位；其中，第五控制信号LC1和第六控制信号LC2的相位互补，并且二者的电位每100帧变换一次，并且在下拉持续电路204工作时，第五控制信号LC1和第六控制信号LC2的频率低于输入上拉电路201的第一时钟信号CK。当然，在其他实施方式中，控制信号LC1、LC2的电位变化时间可以是10帧或20帧等时间间隔，具体视实际需求而定，此处不做具体限定。
具体如图4所示，第一下拉维持子电路2041包括第八开关管T42、第十开关管T32、第十二开关管T54、第十四开关管T52、第十六开关管T53和第十八开关管T51；第二下拉维持子电路2042包括相对于第一下拉维持子电路2041各开关管镜像设置的第九开关管T43、第十一开关管T33、第十三开关管T64、第十五开关管T62、第十七开关管T63和第十九开关管T61；其中，开关管T32、T33、T42、T43、T52、T54、T62和T64的输入端均耦接低电平信号VSS，开关管T42～T43的输出端耦接第七开关管T22的控制端，开关管T32～T33的输出端耦接本级输出扫描信号G(N)，开关管T52、T54、T62、T64的控制端耦接第七开关管T22的控制端，第八开关管T42和第十开关管T32的控制端，以及第十二开关管T54、第十六开关管T53的输出端相互耦接于第一控制点P(N)，第九开关管T43和第十一开关管T33的控制端，以及第十三开关管T64、第十七开关管T63的输出端相互耦接于第二控制点K(N)，第十四开关管T52、第十八开关管T51的输出端以及第十六开关管T53的控制端相互耦接于第三控制点S(N)，第十五开关管T62、第十九开关管T61的输出端以及第十七开关管T63的控制端相互耦接于第四控制点T(N)，第十八开关管T51的输入端、控制端以及第十六开关管T53的输入端耦接于第五控制信号LC1，第十九开关管T61的输入端、控制端以及第十七开关管T63的输入端耦接于第六控制信号LC2。
结合图4和图5所示，以8个第一时钟信号CK1～CK8，本级输入第一时钟信号是CK8为例，该双向移位寄存器单元在正向扫描时，正向上拉子电路2021的输入端20211输入信号VDD_F为高电平信号VGH，反向上拉子电路2022的输入端20221输入信号VDD_R为低电平信号VSS，第一控制信号ST(N-4)高电平来临时，开关管T11_a打开，高电平信号VGH拉高上拉电路201控制端2012的电位，即Q(N)为高电平，进入上拉阶段，此时，开关管T21打开，而第一时钟信号CK8为低电平，则本级输出扫描信号G(N)也为低电平，自举电容Cb两端存在电压差，自举电容Cb充电；当第一时钟信号CK8高电平来临时，第一控制信号ST(N-4)变为低电平，第二控制信号ST(N+4)也为低电平，开关管T11_a、T11_b关闭，开关管T21、T22打开，则输出的本级输出扫描信号G(N)和下传信号ST(N)为高电平，此时，自举电容Cb进一步拉高Q(N)的电位，保证第一时钟信号CK8高电平阶段，开关管T21、T22均处于打开状态，从而使得本级输出扫描信号G(N)和下传信号ST(N)在此阶段也处于高电平状态，即本级输出扫描信号G(N)正常输出。
同时，上拉阶段Q(N)为高电平，开关管T52、T54、T62、T64打开，第一控制点P(N)、第二控制点K(N)、第三控制点S(N)和第四控制点T(N)均被低电平信号VSS拉低，则开关管T32、T33、T42、T43、T53、T63均关闭，从而使得上拉阶段，下拉持续电路204不影响Q(N)和G(N)的电位。
当第一时钟信号CK8变为低电平时，其互补信号XCK变为高电平，开关管T31打开，进入下拉阶段，本级输出扫描信号G(N)被低电平信号VSS拉低，此时，自举电容Cb放电，Q(N)电位开始下降，当第三控制信号ST(N+8)高电平来临时，开关管T41_a打开，Q(N)电位被低电平信号VSS拉低，此时，下拉持续电路204开始工作，第六控制信号LC2为高电平信号，第二下拉持续子电路2042中，开关管T61打开，则第四控制点T(N)电位被拉高，开关管T63打开，第二控制点K(N)电位被拉高，则开关管T33、T43打开，则上拉电路201的控制端2012的控制信号Q(N)和本级输出扫描信号G(N)的电位持续被低电平信号VSS拉低；其中，当第五控制信号LC1为高电平时，第一下拉持续子电路2041开始工作，其工作过程与第二下拉持续子电路2042类似，此处不再重复。
结合图4和图6所示，同样以8个第一时钟信号CK1～CK8，本级输入第一时钟信号是CK1为例，该双向移位寄存器单元在反向扫描时，正向上拉子电路2021的输入端20211输入信号VDD_F为低电平信号VSS，反向上拉子电路2022的输入端20221输入信号VDD_R为高电平信号VGH，第二控制信号ST(N+4)高电平来临时，开关管T11_b打开，高电平信号VGH拉高上拉电路201控制端2012的电位，即Q(N)为高电平，进入上拉阶段，此时，开关管T21打开，而第一时钟信号CK1为低电平，则本级输出扫描信号G(N)也为低电平，自举电容Cb两端存在电压差，自举电容Cb充电；当第一时钟信号CK1高电平来临时，第二控制信号ST(N+4)变为低电平，第一控制信号ST(N-4)也为低电平，开关管T11_a、T11_b关闭，开关管T21、T22打开，则输出的本级输出扫描信号G(N)和下传信号ST(N)为高电平，此时，自举电容Cb进一步拉高Q(N)的电位，保证第一时钟信号CK1高电平阶段，开关管T21、T22均处于打开状态，从而使得本级输出扫描信号G(N)和下传信号ST(N)在此阶段也处于高电平状态，即本级输出扫描信号G(N)正常输出。
同时，上拉阶段Q(N)为高电平，开关管T52、T54、T62、T64打开，第一控制点P(N)、第二控制点K(N)、第三控制点S(N)和第四控制点T(N)均被低电平信号VSS拉低，则开关管T32、T33、T42、T43、T53、T63均关闭，从而使得上拉阶段，下拉持续电路204不影响Q(N)和G(N)的电位。
当第一时钟信号CK1变为低电平时，其互补信号XCK变为高电平，开关管T31打开，进入下拉阶段，本级输出扫描信号G(N)被低电平信号VSS拉低，此时，自举电容Cb放电，Q(N)电位开始下降，当第四控制信号ST(N-8)高电平来临时，开关管T41_a打开，Q(N)电位被低电平信号VSS拉低，此时，下拉持续电路204开始工作，第六控制信号LC2为高电平信号，第二下拉持续子电路2042中，开关管T61打开，则第四控制点T(N)电位被拉高，开关管T63打开，第二控制点K(N)电位被拉高，则开关管T33、T43打开，则上拉电路201的控制端2012的控制信号Q(N)和本级输出扫描信号G(N)的电位持续被低电平信号VSS拉低；其中，当第五控制信号LC1为高电平时，第一下拉持续子电路2041开始工作，其工作过程与第二下拉持续子电路2042类似，此处不再重复。
在正向扫描和反向扫描的下拉阶段，控制信号LC1和LC2的电位均交替变化，使得第一下拉持续子电路2041和第二下拉持续子电路2042交替工作，以在下拉阶段持续拉低信号点Q(N)和输出水平扫描线G(N)的电位，减轻开关管长期处于DC Stress状态时的不良影响。
本实施方式中，所有开关管均为薄膜晶体管，其控制端均为薄膜晶体管的栅极，输入端均为薄膜晶体管的源极，输出端均为薄膜晶体管的漏极。当然，在其他实施方式中，开关管的输入端也可以是薄膜晶体管的漏极，而输出端可以是薄膜晶体管的源极，此外，开关管也可以是其他类型的晶体管，此处不做具体限定。
此外，本实施方式的双向移位寄存器单元在应用于双向移位寄存器时，前m级双向移位寄存器单元第一控制信号ST(N-m/2)部分不存在，而第四控制信号ST(N-m)不存在，因此，如图7所示，前m级双向移位寄存器单元第一控制信号采用第一初始信号STV_F，第四控制信号采用第二初始信号STV_R；类似地，如图8所示，最后m级双向移位寄存器单元的第二控制信号采用第二初始信号STV_R，第三控制信号采用第一初始信号STV_F；其中，图7和图8所示电路的工作过程可以参考图4所示电路的工作过程，此处不再重复。
上述实施方式中，利用正向上拉子电路和反向上拉子电路，实现在正向/反向扫描时，拉高上拉电路控制端的电位，利用下拉电路在下拉阶段拉低上拉电路控制端和本级输出的扫描信号的电位，从而使得该双向移位寄存器单元在正向扫描和反向扫描时，均能够使得上拉电路将时钟信号转换为本级输出扫描信号，从而实现双向扫描，提高电路灵活性。
请参阅图9，图9是本发明双向移位寄存器一实施方式的结构示意图。如图9所示，本实施方式的双向移位寄存器50包括：多个级联的双向移位寄存器单元501，该双向移位寄存器单元501可以参考图2或图3中的双向移位寄存器单元，其具体电路可以参考图4所示双向移位寄存器单元的详细电路，此处不再重复。其中，双向移位寄存器单元501可以根据实际扫描信号个数设置，此处不做具体限定。
具体地，在一个应用例中，结合图7和图8所示，以m第一时钟信号CK1～CKm为例，前m级双向移位寄存器单元501的第一控制信号为第一初始信号STV_F，前m级双向移位寄存器单元501的第四控制信号为第二初始信号STV_R；最后m级双向移位寄存器单元501的第二控制信号为第二初始信号STV_R，最后m级双向移位寄存器单元501的第三控制信号为第一初始信号STV_F；中间各级双向移位寄存器单元501的电路与各控制信号可参考图4所示电路，此处不再重复。其中，第一时钟信号的个数可以根据实际需求设置，此处不做具体限定。
其中，该双向移位寄存器50中，前m级双向移位寄存器单元501和最后m级双向移位寄存器单元501的工作过程可参考图4中的双向移位寄存器单元的工作过程，此处不再重复。
本实施方式中，双向移位寄存器包括多个级联的双向移位寄存器单元，每个双向移位寄存器单元中，利用正向上拉子电路和反向上拉子电路，实现在正向/反向扫描时，拉高上拉电路控制端的电位，利用下拉电路在下拉阶段拉低上拉电路控制端和本级输出的扫描信号的电位，从而使得该双向移位寄存器单元在正向扫描和反向扫描时，均能够使得上拉电路将时钟信号转换为本级输出扫描信号，从而实现双向扫描，提高电路灵活性。
请参阅图10，图10是本发明显示面板一实施方式的结构示意图。如图10所示，本实施方式的显示面板80至少包括双向移位寄存器801，该双向移位寄存器801的结构和工作过程可以参考图9中的双向移位寄存器，此处不再重复。
本实施方式的显示面板可以是液晶面板、等离子面板等类型的面板，此处不做具体限定。
当然，在其他实施方式中，显示面板80视具体需求还可以包括TFT基板、液晶层等结构，此处不做具体限定。
本实施方式中，显示面板至少包括双向移位寄存器，该双向移位寄存器包括多个级联的双向移位寄存器单元，每个双向移位寄存器单元中，利用正向上拉子电路和反向上拉子电路，实现在正向/反向扫描时，拉高上拉电路控制端的电位，利用下拉电路在下拉阶段拉低上拉电路控制端和本级输出的扫描信号的电位，从而使得该双向移位寄存器单元在正向扫描和反向扫描时，均能够使得上拉电路将时钟信号转换为本级输出扫描信号，从而实现双向扫描，提高显示灵活性。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种双向移位寄存器单元，其特征在于，包括：
上拉电路，用于将输入的第一时钟信号转换为本级输出的扫描信号；
上拉控制电路，包括正向上拉子电路和反向上拉子电路，所述正向上拉子电路用于在正向扫描时，拉高所述上拉电路控制端的电位，所述反向上拉子电路用于在反向扫描时，拉高所述上拉电路控制端的电位；
下拉电路，用于在下拉阶段拉低所述上拉电路控制端和所述本级输出的扫描信号的电位；
下拉维持电路，用于在所述下拉阶段持续拉低所述上拉电路控制端和所述本级输出的扫描信号的电位。
2.根据权利要求1所述的寄存器单元，其特征在于，
所述下拉电路包括第一下拉电路和第二下拉电路；
所述第一下拉电路用于在下拉阶段拉低所述本级输出的扫描信号的电位；
所述第二下拉电路包括正向下拉子电路和反向下拉子电路，所述正向下拉子电路用于在正向扫描的下拉阶段，拉低所述上拉电路控制端的电位，所述反向下拉子电路用于在反向扫描的下拉阶段，拉低所述上拉电路控制端的电位。
3.根据权利要求2所述的寄存器单元，其特征在于，
所述正向上拉子电路包括第一开关管，所述第一开关管的控制端耦接第一控制信号，所述第一开关管的输入端耦接正向电压信号，所述第一开关管的输出端耦接所述上拉电路的控制端；
所述反向上拉子电路包括第二开关管，所述第二开关管的控制端耦接第二控制信号，所述第二开关管的输入端耦接反向电压信号，所述第二开关管的输出端耦接所述上拉电路的控制端；
其中，正向扫描时，所述正向电压信号为高电平信号，所述反向电压信号为低电平信号；反向扫描时，所述正向电压信号为低电平信号，所述反向电压信号为高电平信号。
4.根据权利要求3所述的寄存器单元，其特征在于，
所述第一下拉电路包括第三开关管，所述第三开关管的控制端耦接第二时钟信号，所述第三开关管的输入端耦接低电平信号，所述第三开关管的输出端耦接所述本级输出的扫描信号；
所述正向下拉子电路包括第四开关管，所述第四开关管的控制端耦接第三控制信号，所述第四开关管的输入端耦接低电平信号，所述第四开关管的输出端耦接所述上拉电路的控制端；
所述反向下拉子电路包括第五开关管，所述第五开关管的控制端耦接第四控制信号，所述第五开关管的输入端耦接低电平信号，所述第五开关管的输出端耦接所述上拉电路的控制端；
其中，所述第二时钟信号和所述第一时钟信号相位互补。
5.根据权利要求4所述的寄存器单元，其特征在于，
所述上拉电路至少包括第六开关管和自举电容，所述第六开关管的控制端分别耦接所述上拉控制电路、所述下拉电路和所述下拉维持电路，所述第六开关管的输入端耦接所述第一时钟信号，所述第六开关管的输出端耦接所述本级输出的扫描信号；
所述自举电容耦接于所述第六开关管的控制端和输出端之间，用于拉高所述第六开关管控制端的电位。
6.根据权利要求5所述的寄存器单元，其特征在于，
所述上拉电路进一步包括第七开关管，所述第七开关管的控制端耦接所述第六开关管的控制端，所述第七开关管的输入端耦接所述第一时钟信号，所述第七开关管的输出端耦接本级输出的下传信号，进一步用于将所述第一时钟信号转换为所述下传信号。
7.根据权利要求6所述的寄存器单元，其特征在于，
所述第一时钟信号的个数为m，第N级寄存器单元的所述下传信号为ST(N)，第N级寄存器单元的所述第一控制信号为ST(N-m/2)，第N级寄存器单元的所述第二控制信号为ST(N+m/2)，第N级寄存器单元的所述第三控制信号为ST(N-m)，第N级寄存器单元的所述第四控制信号为ST(N+m)。
8.根据权利要求1所述的寄存器单元，其特征在于，
所述下拉维持电路包括第一下拉维持子电路和第二下拉维持子电路，所述第一下拉维持子电路和第二下拉维持子电路用于在下拉阶段分别根据第五控制信号和第六控制信号持续拉低所述上拉电路控制端和所述本级输出的扫描信号的电位；
其中，所述第五控制信号和所述第六控制信号的相位互补，并且二者的电位每一预设时长变换一次。
9.一种双向移位寄存器，其特征在于，包括多个级联的如权利要求1至8任一项所述的双向移位寄存器单元；
其中，第一时钟信号的个数为m，前m级所述寄存器单元的第一控制信号为第一初始信号STV_F，前m级所述寄存器单元的第四控制信号为第二初始信号STV_R；
最后m级所述寄存器单元的第二控制信号为第二初始信号STV_R，最后m级所述寄存器单元的第三控制信号为第一初始信号STV_F。
10.一种显示面板，其特征在于，包括如权利要求9所述的双向移位寄存器。
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