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CN106057747A - 包括散热器的半导体封装件及其制造方法 - Google Patents

包括散热器的半导体封装件及其制造方法 Download PDF

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CN106057747A CN201610110151.1A CN201610110151A CN106057747A CN 106057747 A CN106057747 A CN 106057747A CN 201610110151 A CN201610110151 A CN 201610110151A CN 106057747 A CN106057747 A CN 106057747A
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Abstract

公开了一种半导体封装件和一种制造该半导体封装件的方法，该半导体封装件包括：半导体芯片，在封装基底上；散热器，在半导体芯片上；模塑层；粘附膜，在半导体芯片和散热器之间；以及通孔，穿过散热器。散热器包括第一表面和第二表面。模塑层覆盖半导体芯片的侧壁和散热器的侧壁，且暴露散热器的第一表面。粘附膜在散热器的第二表面上。

Description

包括散热器的半导体封装件及其制造方法
本申请要求于2015年4月9日在韩国知识产权局提交的第10-2015-0050149号韩国专利申请和于2015年6月2日在韩国知识产权局提交的第10-2015-0077974号韩国专利申请的权益，上述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本发明构思涉及半导体装置，更具体地，涉及半导体封装件及其制造方法。
背景技术
通常，随着电子装置的尺寸已经减小，半导体封装件的尺寸已经减小。包括安装在印刷电路板(PCB)上的半导体装置的半导封装件保护半导体装置免受外部环境影响，并且使半导体装置电连接到外部装置。
发明内容
根据本发明构思的示例实施例，半导体封装件可以包括：半导体芯片，在封装基板上；散热器，在半导体芯片上，散热器包括第一表面和第二表面；模塑层，覆盖半导体芯片的侧壁和散热器的侧壁并且使散热器的第一表面暴露；粘附膜，在半导体芯片和散热器之间，其中，粘附膜在散热器的第二表面上；以及通孔，穿过散热器。
在本发明构思的示例实施例中，散热器的第一表面可以是平坦的，散热器的第二表面可以是不平坦的。
在本发明构思的示例实施例中，散热器的第二表面的一部分可以与半导体芯片直接接触。
在本发明构思的示例实施例中，散热器的第一表面可以是平坦的，散热器的第二表面的第一部分可以是不平坦的，并且散热器的第二表面的第二部分可以是平坦的。
在本发明构思的示例实施例中，散热器的第二表面的第二部分可以与半导体芯片直接接触，并且散热器的第二表面的第一部分的一部分与半导体芯片直接接触。
在本发明构思的示例实施例中，通孔可以穿过散热器并且可以从散热器的第一表面延伸到散热器的第二表面的第一部分。
在本发明构思的示例实施例中，通孔可以暴露粘附膜。
在本发明构思的示例实施例中，散热器的第一表面可以与模塑层的第一表面是基本上共面的。
在本发明构思的示例实施例中，散热器的第二表面的表面粗糙度可以大于散热器的第一表面的表面粗糙度。
在本发明构思的示例实施例中，粘附膜可以包括热固性材料。
根据本发明构思的示例实施例，半导体封装装置可以包括：半导体芯片，在封装基底上；散热器，在半导体芯片上；模塑层，覆盖散热器的侧壁和半导体芯片的侧壁；以及粘附膜，设置在散热器与半导体芯片之间。散热器可以包括通过模塑层暴露的第一表面和面对半导体芯片且具有比第一表面的表面粗糙度大的表面粗糙度的第二表面。
在本发明构思的示例实施例中，粘附膜可以包括热固性材料。
在本发明构思的示例实施例中，散热器的第一表面可以是平坦的，并且散热器的第二表面可以是不平坦的。散热器的第二表面的一部分可以与半导体芯片直接接触。
在本发明构思的示例实施例中，半导体封装件还可以包括穿过散热器且暴露粘附膜的多个通孔。
在本发明构思的示例实施例中，散热器的第二表面可以包括突出部分和位于突出部分之间的凹进部分。突出部分可以与半导体芯片直接接触。粘附膜可以在凹进部分中。
在本发明构思的示例实施例中，突出部分可以具有尖锐的顶端或弧形的顶端。
在本发明构思的示例实施例中，突出部分可以具有平坦的表面。
在本发明构思的示例实施例中，粘附膜可以在散热器的第一表面的一部分、散热器的侧壁和半导体芯片的侧壁上。
根据本发明构思的示例实施例，半导体封装件可以包括：半导体芯片，在封装基底上；第一散热器，在半导体芯片上；粘附膜，在第一散热器的第一表面的一部分和侧壁上以及在半导体芯片的侧壁上；以及模塑层，在粘附膜的一部分上并且覆盖第一散热器和半导体芯片的侧壁。第一散热器可以包括通过粘附膜暴露的第一表面和面对半导体芯片且接触半导体芯片的第二表面。
在本发明构思的示例实施例中，半导体封装件还可以包括在第一散热器的第一表面上且与第一散热器接触的第二散热器。
在本发明构思的示例实施例中，第一散热器可以延伸到模塑层的第一表面。
在本发明构思的示例实施例中，粘附膜可以在半导体芯片的侧面处延伸到封装基底的第一表面。
根据本发明构思的示例实施例，制造半导体封装件的方法可以包括：在封装基底上安装半导体芯片；通过粘附膜将散热器结合到半导体芯片，散热器包括第一表面、具有比第一表面的表面粗糙度大的表面粗糙度的第二表面和其中的至少一个通孔；以及利用模塑层覆盖散热器的侧壁和半导体芯片的侧壁。
在本发明构思的示例实施例中，模塑层可以包括与散热器的第一表面基本上共面的第一表面。
在本发明构思的示例实施例中，粘附膜可以在半导体芯片和散热器之间，并且可以被至少一个通孔暴露。
在本发明构思的示例实施例中，所述至少一个通孔可以包括穿过散热器的多个通孔，并且当将散热器结合到半导体芯片时，所述至少一个通孔可以排出产生在半导体芯片和散热器之间的气泡。
在本发明构思的示例实施例中，散热器的结合可以包括使散热器的第二表面的一部分和半导体芯片彼此接触。
在本发明构思的示例实施例中，散热器的第二表面可以包括突出部分和在突出部分之间的凹进部分，并且粘附膜可以在凹进部分中。
在本发明构思的示例实施例中，突出部分可以包括尖锐的或弧形的顶端。
根据本发明构思的示例实施例，用于制造半导体封装件的方法可以包括：在封装基底上安装半导体芯片；在半导体芯片上设置第一散热器，第一散热器包括金属、第一表面和第二表面；用粘附膜将半导体芯片结合到第一散热器；以及用模塑层覆盖第一散热器的侧壁和半导体芯片的侧壁。设置第一散热器的步骤可以包括：使第一散热器的第二表面的至少一部分接触半导体芯片。第一散热器的第二表面可以具有比第一散热器的第一表面的表面粗糙度大的表面粗糙度。
在本发明构思的示例实施例中，粘附膜在第一散热器的第二表面上。
在本发明构思的示例实施例中，设置第一散热器的步骤还可以包括形成穿过第一散热器的多个通孔。
在本发明构思的示例实施例中，将半导体芯片结合到第一散热器的步骤可以包括：使粘附膜附着到第一散热器的第一表面的一部分、第一散热器的侧壁和半导体芯片的侧壁。
在本发明构思的示例实施例中，所述方法还可以包括：在第一散热器的第一表面和模塑层的第一表面上设置第二散热器，第二散热器与第一散热器接触。
根据本发明构思的示例实施例，半导体封装件可以包括：半导体芯片，设置在基底上；散热器，设置在半导体芯片上；粘附膜，设置在散热器的侧壁和半导体芯片的侧壁上，其中，散热器的第一表面被粘附膜暴露；以及模塑层，沿着散热器的侧壁和半导体芯片的侧壁设置在粘附膜上。
在本发明构思的示例实施例中，散热器可以包括高导热材料。
在本发明构思的示例实施例中，可以通过粘附膜来覆盖散热器的第一表面的边缘。
附图说明
通过结合附图详细描述本发明构思的示例实施例，本发明构思的上述和其他特征将变得更加明显，在附图中：
图1A、1B、1C、1D、1E和1F是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的剖视图；
图1D是示出了根据本发明构思的示例实施例的包括在图1C中示出的散热器的结构的一部分的放大图；
图1E是示出了根据本发明构思的示例实施例的包括在图1D中示出的散热器的结构的剖视图；
图1G和1H是示出了根据本发明构思的示例实施例的半导体芯片安装在基底上的结构的剖视图；
图2A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图；
图2B是根据本发明构思的示例实施例的在图2A中示出的半导体封装件的平面图；
图2C是示出了根据本发明构思的示例实施例的在图2A中示出的半导体封装件的平面图；
图2D是示出了根据本发明构思的示例实施例的在图2A中示出的半导体封装件的剖视图；
图3A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图；
图3B是根据本发明构思的示例实施例的在图3A中示出的半导体封装件的平面图；
图4A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图；
图4B是示出了根据本发明构思的示例实施例的在图4A中示出的包括散热器的结构的一部分的剖视图；
图4C是根据本发明构思的示例实施例的在图4A中示出的半导体封装件的平面图；
图5A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图；
图5B是根据本发明构思的示例实施例的在图5A中示出的半导体封装件的平面图；
图6A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图；
图6B是根据本发明构思的示例实施例的在图6A中示出的半导体封装件的平面图；
图7是示出了根据本发明构思的示例实施例的半导体封装件的剖视图；
图8A、8B、8C和8D是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的剖视图；
图8E是根据本发明构思的示例实施例的在图8D中示出的半导体封装件的平面图；
图8F是示出了根据本发明构思的示例实施例的在图8D中示出的半导体封装件的平面图；
图9A是示出了根据本发明构思的示例实施例的在图8D中示出的半导体封装件的剖视图；
图9B是示出了根据本发明构思的示例实施例的在图8D中示出的半导体封装件的剖视图；
图10A是示出了根据本发明构思的示例实施例的包括至少一个半导体封装件的存储系统的示意性框图；以及
图10B是示出了根据本发明构思的示例实施例的包括至少一个半导体封装件的电子系统的示意性框图。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明构思的示例实施例。然而，应当注意的是，本发明构思不限于以下示例实施例，并且可以以各种形式实施。在附图中，为了清楚可以夸大层和区域的尺寸。
如在这里使用的，除非上下文另有明确指示，否则单数形式“一个”、“一种”和“该/所述”也意图包括复数形式。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任何组合和所有组合。将理解的是，当元件被称为“连接”或“结合”到另一元件时，该元件可以直接连接到或结合到所述另一元件，或者可以存在中间元件。
类似地，将理解的是，当诸如层、区域或基底的元件被称为“在”另一元件“上”时，该元件可以直接在另一元件上，或者可以存在中间元件。
此外，将利用作为本发明构思的理想图的剖视图和/或平面图来描述示例实施例。因此，图的形状可以根据制造技术和/或允许误差来修改。因此，本发明构思的示例实施例不局限于在图中示出的具体形状，而是可包括可以根据制造工艺创建的其它形状。
贯穿说明书，相同的附图标号或相同的附图标记可以表示相同的元件。
图1A、1B、1C、1D、1E和1F是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的剖视图。图1D是示出了根据本发明构思的示例实施例的在图1C中示出的包括散热器的结构的一部分的放大图。图1E是示出了根据本发明构思的示例实施例的在图1D中示出的包括散热器的结构的剖视图。图1G和1H是示出了根据本发明构思的示例实施例的半导体芯片安装在基底上的结构的剖视图。
参考图1A，半导体芯片130可以安装在封装基底110上。半导体芯片130可以包括存储芯片、逻辑芯片或它们的组合。作为示例，半导体芯片130可以是应用处理器(AP)。半导体芯片130可以包括顶表面130a和与顶表面130a相对的底表面130b。在本发明构思的示例实施例中，半导体芯片130的顶表面130a可以是非有源表面，而半导体芯片130的底表面130b可以是集成电路设置在其上的有源表面。在本发明构思的示例实施例中，半导体芯片130的顶表面130a可以是集成电路设置在其上的有源表面，而半导体芯片130的底表面130b可以是非有源表面。可以按半导体芯片130的底表面130b面对封装基底110的顶表面的方式将半导体芯片130安装在封装基底110上。半导体芯片130可以通过倒装芯片焊接技术安装在封装基底110上。焊料球125可以设置在半导体芯片130和封装基底110之间，以使半导体芯片130连接到封装基底110。在本发明构思的示例实施例中，如图1G中所示，在焊料球125布置在半导体芯片130和封装基底110之间的情况下，底部填充构件127可以进一步设置在半导体芯片130和封装基底110之间。
在本发明构思的示例实施例中，如图1H中所示，硅通孔(TSV)129可以设置在半导体芯片130中。TSV 129可以完全地或部分地穿过半导体芯片130，并可以连接到焊料球125。底部填充构件127可以在焊料球125布置在半导体芯片130和封装基底110之间的情况下进一步设置在半导体芯片130和封装基底110之间。
参照图1B，可以设置散热器150。散热器150可以包括具有高热导率的金属或金属合金。散热器150可以包括例如铜、铝、铜合金和/或铝合金。散热器150可以包括顶表面150a和底表面150b。散热器150可以具有板式形状。散热器150的底表面150b可以具有比顶表面150a的表面粗糙度大的表面粗糙度。作为示例，散热器150的顶表面150a可以是平坦的，但散热器150的底表面150b可以是不平坦的。散热器150的底表面150b可以包括突出部分152和在突出部分152之间的凹进部分151。每个突出部分152可以具有尖锐的顶端，例如尖顶顶端。散热器150的底表面150b可以利用喷砂工艺或喷丸工艺(peening process)来处理，从而变得不平坦。在本发明构思的示例实施例中，散热器150的底表面150b可以利用凿刻工艺(chiseling process)来处理，从而变得不平坦。
可以提供粘附膜140以使散热器150结合到半导体芯片130的顶表面130a。粘附膜140可以设置在散热器150的底表面150b上。例如，粘附膜140可以附着到散热器150的底表面150b。粘附膜140可以包括硅氧烷或包含硅氧烷的热固性材料。在示例中，粘附膜140可以包括硅氧烷类材料或环氧类材料。在另一示例中，粘附膜140可以包括三聚丙烯三聚氰胺(tripropylenemelamine，TMAT)或包含TMAT的材料。
参照图1C，具有设置在其底表面150b上的粘附膜140的散热器150可以堆叠在半导体芯片130的顶表面130a上。散热器150的侧壁可以与半导体芯片130的侧壁对准。如图1D中所示，因为散热器150的底表面150b可以是不平坦的，所以在粘附膜140和散热器150的底表面150b之间的接触面积可以大于散热器150的底表面150b是平坦的情况。因此，可以增加散热器150和粘附膜140之间的结合强度，从而防止或减少半导体芯片130和散热器150之间的粘合失效。换言之，由于散热器150和粘附膜140之间的结合强度，所以可以防止散热器150与半导体芯片130分离。
散热器150的底表面150b的突出部分152可以直接与半导体芯片130接触。因此，可以促进从半导体芯片130到散热器150的高效的热传导。粘附膜140可以设置在散热器150的底表面150b的凹进部分151中。粘附膜140可以填充散热器150的底表面150b的凹进部分151。在本发明构思的示例实施例中，散热器150的底表面150b可以包括突出部分152，每个突出部分具有如图1E中所示的弧形的顶端。
参照图1F，模塑层160可以设置在封装基底110上。模塑层160可以覆盖散热器150和半导体芯片130的侧壁。模塑层160的顶表面160a可以与散热器150的顶表面150a基本上共面。因为散热器150的顶表面150a可以被暴露，所以从半导体芯片130产生的热可以通过散热器150排到外部。模塑层160还可以在焊料球125布置在半导体芯片130和封装基底110之间的情况下设置在半导体芯片130和封装基底110之间。模塑层160可以在焊料球125布置在半导体芯片130的底表面130b和封装基底110的顶表面之间的情况下填充半导体芯片130的底表面130b和封装基底110的顶表面之间的空间。
外部连接端子108可以设置在封装基底110的底表面上。结果，通过上述过程，可以实现半导体封装件11。
半导体封装件11可以包括半导体芯片130和在半导体芯片130上的散热器150。因为散热器150的一部分可以直接与半导体芯片130接触，所以从半导体芯片130产生的热可以在不使用附加散热器的情况下被排出。因此，可以减小半导体封装件11的厚度。另外，因为散热器150由硬材料形成(例如，金属)，所以抑制或减小了半导体封装件11的翘曲。粘附膜140可以包括热固性材料，所以当在高温下操作半导体封装件11时，可以维持半导体芯片130和散热器150之间的结合强度。
图2A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图。图2B是根据本发明构思的示例实施例的在图2A中示出的半导体封装件的平面图。图2C是示出了根据本发明构思的示例实施例的在图2A中示出的半导体封装件的平面图。图2D是示出了根据本发明构思的示例实施例的在图2A中示出的半导体封装件的剖视图。
参照图2A、2B、2C和2D，半导体封装件12还可以包括穿过散热器150的多个通孔155。通孔155可以沿散热器150的厚度方向从散热器150的顶表面150a延伸到散热器150的底表面150b。散热器150的厚度方向可以是垂直于封装基底110的表面的方向。通孔155可以利用机械或激光钻孔工艺来形成。作为示例，可以在将粘附膜设置在散热器150的底表面150b上之前形成通孔155。作为另一示例，可以在半导体芯片130上叠置具有在其底表面150b上设置的粘附膜140的散热器150之前形成通孔155。
散热器150的顶表面150a可以是平坦的，且可以与模塑层160的顶表面160a共面。在本发明构思的示例实施例中，散热器150的底表面150b可以是不平坦表面。换言之，散热器150的底表面150b可以包括突出部分152，每个突出部分152具有如图1D中所示的尖锐的顶端。在本发明构思的示例实施例中，散热器150的底表面150b可以是不平坦表面并可以包括突出部分152，每个突出部分152具有如图1E中所示的弧形的顶端。
通孔155可以穿过散热器150，且可以从散热器150的顶表面150a延伸到散热器150的底表面150b。散热器150可以通过通孔155在散热器150的顶表面150a和底表面150b两者处是开口的。通孔155可以规则地布置以形成如图2B中所示的阵列。例如，通孔155可以布置为矩阵形状。在本发明构思的示例实施例中，通孔155可以不规则地布置，如图2C中所示。例如，分布在散热器150的中心区域中的通孔155的数量可以大于分布在散热器150的外围区域中的通孔155的数量。
通孔155可以暴露粘附膜140的一部分。当散热器150结合到半导体芯片130时，在粘附膜140中和/或在散热器150和半导体芯片130之间会形成气泡。气泡会使粘附膜140的粘附能力减弱，和/或会阻碍从半导体芯片130到散热器150的热传递。根据本发明构思的示例实施例，通孔155可以用作用于排出气泡的路径，因此防止或减小粘附膜140的粘附能力的劣化和/或从半导体芯片130到散热器150的热传递的劣化。
如图2D中所示，粘附膜140可以足够厚以使散热器150的底表面150b与半导体芯片130分隔开。因此，可以通过粘附膜140增加散热器150和半导体芯片130之间的结合强度。
图3A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图。图3B是根据本发明构思的示例实施例的在图3A中示出的半导体封装件的平面图。
参照图3A和3B，半导体封装件13可以包括具有底表面150b的散热器150，底表面150b具有各种范围的表面粗糙度。散热器150的底表面150b可以包括第一底表面150b1和第二底表面150b2。散热器150的第一底表面150b1可以具有比散热器150的第二底表面150b2大的表面粗糙度。例如，散热器150的第一底表面150b1可以包括与图1D和/或1E中所示的散热器150的底表面150b的凹进部分151和突出部分152相似或相同的凹进部分和突出部分。粘附膜140可以局部地设置在散热器150的第一底表面150b1上，如图3A中所示。在产生大量热的中央处理单元(CPU)设置在半导体芯片130的部分132中的情况下，散热器150的第二底表面150b2可以与部分132接触。因此，可以增加从CPU消散到散热器150的热。作为示例，在其中设置CPU的部分132是半导体芯片130的中心区域的情况下，如通过图3B中的虚线矩形所示，粘附膜140可以设置在散热器150的两侧周围区域上。在这种情况下，散热器150的第二底表面150b2可以与半导体芯片130的中心区域接触。半导体封装件13还可以包括穿过散热器150的通孔155。通孔155可以暴露在散热器150的第一底表面150b1上的粘附膜140。
图4A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图。图4B是示出了根据本发明构思的示例实施例的在图4A中示出的包括散热器的结构的一部分的剖视图。图4C是根据本发明构思的示例实施例的在图4A中示出的半导体封装件的平面图。
参照图4A、4B和4C，半导体封装件14可以包括散热器150，散热器150包括具有不平坦表面的底表面150b。散热器150的底表面150b可以包括突出部分152和在突出部分152之间的凹进部分151。如图4B中所示，与半导体芯片130接触的每个突出部分152可以具有平坦的表面，粘附膜140可以设置在凹进部分151中。粘附膜140可以填充凹进部分151。因此，热可以通过突出部分152从半导体芯片130容易地传递到散热器150。如图4C中所示，粘附膜140可以以均匀地分布在散热器150的底表面150b上的多个线性形状形成。换言之，每个凹进部分151可以具有沿线延伸的形状。
图5A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图。图5B是根据本发明构思的示例实施例的在图5A中示出的半导体封装件的平面图。
参照图5A和5B，半导体封装件15可以包括散热器150，散热器150具有包括各种范围的表面粗糙度的底表面150b。散热器150的底表面150b可以包括第一底表面150b1和第二底表面150b2。第一底表面150b1的表面粗糙度可以大于第二底表面150b2的表面粗糙度。第一底表面150b1可以包括与在图4B中所示的凹进部分151和突出部分152相似或相同的凹进部分和突出部分。第二底表面150b2可以具有与在图4B中所示的突出部分152的表面相似或相同的平坦表面。粘附膜140可以局部地设置在散热器150的第一底表面150b1上，如图5B中所示。散热器150的第二底表面150b2可以与半导体芯片130接触。在产生大量热的CPU设置在半导体芯片130的部分132中的情况下，散热器150的第二底表面150b2可以与部分132接触。
图6A是示出了根据本发明构思的示例实施例的半导体封装件的剖视图。图6B是根据本发明构思的示例实施例的在图6A中示出的半导体封装件的平面图。
参照图6A和6B，半导体封装件16可以包括散热器150，散热器150包括具有平坦表面的底表面150b。粘附膜140可以以片型形状沿散热器150的底表面150b延伸。半导体封装件16还可以包括能够排出在散热器150结合到半导体芯片130时产生的气泡的多个通孔155。通孔155可以规则地分布，如图6B中所示。在本发明构思的示例实施例中，通孔155可以不规则地分布，如图2C中所示。
图7是示出了根据本发明构思的示例实施例的半导体封装件的剖视图。
参照图7，半导体封装件17可以是上封装件17b堆叠在下封装件17a上的堆叠封装(POP)式封装件。下封装件17a可以包括上述的半导体封装件11到16中的至少一种。作为示例，图2A的半导体封装件12可以是下封装件17a。
上封装件17b可以包括安装在上封装基底115上的至少一个上半导体芯片230和覆盖上半导体芯片230的上模塑层165，其中，粘附构件145布置在至少一个半导体芯片230和上封装基底115之间。上半导体芯片230可以通过键合线175电连接到上封装基底115。下封装件17a和上封装件17b可以通过穿过下封装件17a的模塑层160的内部连接端子70彼此电连接。
半导体封装件17还可以包括设置在下封装件17a和上封装件17b之间且与下封装件17a的散热器150接触的传热层60(例如，热界面材料(TIM))。从下封装件17a的半导体芯片130传递到散热器150的热可以通过传热层60和上封装基底115释放到半导体封装件17的外部。
图8A、8B、8C和8D是示出了根据本发明构思的示例实施例的制造半导体封装件的方法的剖视图。图8E是根据本发明构思的示例实施例的在图8D中示出的半导体封装件的平面图。图8F是示出了根据本发明构思的示例实施例的在图8D中示出的半导体封装件的平面图。
参照图8A，半导体芯片130可以安装在封装基底110上，散热器150可以分别堆叠在半导体芯片130上。在本发明构思的示例实施例中，半导体芯片130可以利用倒装芯片焊接技术安装在封装基底110上。焊料球125可以设置在每个半导体芯片130和封装基底110之间，以将每个半导体芯片130连接到封装基底110。在本发明构思的示例实施例中，在图1H中所示的TSV129可以形成在每个半导体芯片130中以连接到焊料球125。每个散热器150可以包括顶表面150a和底表面150b，且具有板式形状。顶表面150a和底表面150b可以是平坦的。在本发明构思的示例实施例中，顶表面150a可以是平坦的，底表面150b可以是不平坦的。例如，底表面150b的表面粗糙度可以大于顶表面150a的表面粗糙度。
粘附膜140可以附着到散热器150。粘附膜140可以部分地覆盖每个散热器150的顶表面150a，以暴露每个散热器150的顶表面150a的一部分。粘附膜140可以包括热固性材料。
参照图8B，粘附膜140可以附着到封装基底110和半导体芯片130。粘附膜140可以被切割以部分地覆盖每个散热器150的顶表面150a、每个散热器150的侧壁和每个半导体芯片130的侧壁。此外，粘附膜140可以从每个半导体芯片130的侧面延伸到封装基底110的顶表面，并且可以弯曲以覆盖封装基底110的顶表面的部分。
参照图8C，模塑层160可以形成在封装基底110上以覆盖散热器150和每个半导体芯片130的侧壁。模塑层160可以设置在粘附膜140的一部分上并覆盖粘附膜140的一部分。模塑层160的顶表面160a可以与散热器150的顶表面150a在基本上相同的水平处。例如，模塑层160的顶表面160a与散热器150的顶表面150a可以是基本上共面的。
参照图8D，可以通过锯切工艺来形成半导体封装件21。例如，封装基底110和模塑层160可以被锯切为单个封装单元以形成半导体封装件21。在锯切工艺之前，外部连接端子108可以设置在封装基底110的底表面上。粘附膜140可以覆盖散热器150的顶表面150a的整个周围区域。在本发明构思的示例实施例中，粘附膜140可以覆盖散热器150的顶表面150a的相对的周围区域，如图8E中所示。在本发明构思的示例实施例中，粘附膜140可以覆盖散热器150的顶表面150a的边缘区域，如图8F中所示。
根据本发明构思的示例实施例，因为散热器150和半导体芯片130可以彼此直接接触，所以可以增加从半导体芯片130传递到散热器150的热的量。此外，因为粘附膜140可以设置在散热器150的顶表面150a的一部分、散热器150的侧壁的一部分和半导体芯片130的侧壁的一部分上，并且模塑层160可以围绕散热器150和半导体芯片130的侧壁，所以可以实现散热器150和半导体芯片130的稳定结合。因此，可以抑制或减小根据本发明构思的示例实施例制造的半导体封装件21的翘曲。另外，由于包括热固材料的粘合层140，可以提高半导体封装件21的热固特性。
图9A是示出了根据本发明构思的示例实施例的在图8D中示出的半导体封装件的剖视图。图9B是示出了根据本发明构思的示例实施例的在图8D中示出的半导体封装件的剖视图。
参照图9A，半导体封装件22还可以包括堆叠在散热器150上的补充的散热器250。补充的散热器250可以包括与散热器150的材料相同或相似的材料。补充的散热器250可以包括例如铝、铜、铝合金和/或铜合金中的至少一种。补充的散热器250可以具有从散热器150的顶表面150a延伸到模塑层160的顶表面160a的板形状。由于补充的散热器250，可以增加用于释放热的区域。
参照图9B，半导体封装件23可以是包括下封装件23a和堆叠在下封装件23a上的上封装件23b的堆叠封装(POP)式封装件。下封装件23a可以是图8D中所示的半导体封装件21。上封装件23b可以具有与图7中所示的上封装件17b的结构相同或相似的结构。
下封装件23a和上封装件23b可以通过穿过模塑层160的内部连接端子70电连接在一起。半导体封装件23还可以包括设置在下封装件23a和上封装件23b之间且与散热器150接触的传热层60(例如，TIM)。
图10A是示出了根据本发明构思的示例实施例的包括至少一个半导体封装件的存储系统的示意性框图。图10B是示出了根据本发明构思的示例实施例的包括至少一个半导体封装件的电子系统的示意性框图。
参照图10A，根据本发明构思的示例实施例的存储系统1200可以是半导体存储装置。例如，存储系统1200可以是存储卡或固态驱动(SSD)装置。存储系统1200可以包括存储器1210和控制存储器1210与主机1230之间的数据交换的存储控制器1220。可以利用静态随机存取存储器(SRAM)1221作为CPU 122的工作存储器。主机接口单元1223可以包括与存储系统1200连接的主机1230的数据交换协议。纠错码(ECC)单元1224可以检测和纠正从存储器1210读取的数据中的差错。存储器接口单元1225可以与存储器1210以接口连接。CPU单元1222可以执行用于存储控制器1220的数据交换的各种控制操作。存储器1210和/或存储控制器1220可以包括根据本发明构思的示例实施例的半导体封装件中的至少一种。
参照图10B，根据本发明构思的示例实施例的电子系统1300可以包括例如移动装置或计算机。电子系统1300可以包括电连接到系统总线1360的存储系统1310、调制解调器1320、CPU 1330、随机存取存储器(RAM)1340和用户接口单元1350。与在图10A中所示的存储系统1200相同或相似，存储系统1310可以包括存储器1311和存储控制器1312。存储系统1310可以存储由CPU 1330执行的数据和/或指令和/或存储从外部输入的数据。电子系统1300可以装备有存储卡、SSD、相机图像传感器和/或应用芯片组。图10B的存储系统1310、中央处理单元1330和/或任何其它元件可以包括根据本发明构思的示例实施例的半导体封装件中的至少一种。
本发明构思的示例实施例可以提供具有提高的热耐久性和机械耐久性的半导体封装件和用于制造所述半导体封装件的方法。
虽然已经参照本发明构思的示例实施例描述了本发明构思，但对本领域技术人员将明显的是，在不脱离如权利要求限定的本发明构思的范围的情况下，可以对示例实施例作出各种改变和修改。

Claims (25)

1.一种半导体封装件，所述半导体封装件包括：
半导体芯片，在封装基底上；
散热器，在半导体芯片上，散热器包括第一表面和第二表面；
模塑层，覆盖半导体芯片的侧壁和散热器的侧壁，且暴露散热器的第一表面；
粘附膜，在半导体芯片和散热器之间，其中，粘附膜在散热器的第二表面上；以及
通孔，穿过散热器。
2.根据权利要求1所述的半导体封装件，其中，散热器的第一表面是平坦的，散热器的第二表面是不平坦的。
3.根据权利要求2所述的半导体封装件，其中，散热器的第二表面的一部分与半导体芯片直接接触。
4.根据权利要求1所述的半导体封装件，其中，散热器的第一表面是平坦的，散热器的第二表面的第一部分是不平坦的，并且散热器的第二表面的第二部分是平坦的。
5.根据权利要求4所述的半导体封装件，其中，散热器的第二表面的第二部分与半导体芯片直接接触，散热器的第二表面的第一部分的一部分与半导体芯片直接接触。
6.根据权利要求5所述的半导体封装件，其中，通孔穿过散热器且从散热器的第一表面延伸到散热器的第二表面的第一部分。
7.根据权利要求1所述的半导体封装件，其中，通孔暴露粘附膜。
8.根据权利要求1所述的半导体封装件，其中，散热器的第一表面与模塑层的第一表面是基本上共面的。
9.根据权利要求1所述的半导体封装件，其中，散热器的第二表面的表面粗糙度大于散热器的第一表面的表面粗糙度。
10.根据权利要求1所述的半导体封装件，其中，粘附膜包括热固性材料。
11.一种半导体封装件，所述半导体封装件包括：
半导体芯片，在封装基底上；
散热器，在半导体芯片上；
模塑层，覆盖散热器的侧壁和半导体芯片的侧壁；以及
粘附膜，设置在散热器和半导体芯片之间，
其中，散热器包括：
第一表面，被模塑层暴露；以及
第二表面，面对半导体芯片且具有比第一表面的表面粗糙度大的表面粗糙度。
12.根据权利要求11所述的半导体封装件，其中，粘附膜包括热固性材料。
13.根据权利要求11所述的半导体封装件，其中，散热器的第一表面是平坦的，且散热器的第二表面是不平坦的，其中，散热器的第二表面的一部分与半导体芯片直接接触。
14.根据权利要求11所述的半导体封装件，所述半导体封装件还包括穿过散热器且暴露粘附膜的多个通孔。
15.根据权利要求11所述的半导体封装件，其中，散热器的第二表面包括突出部分和在突出部分之间的凹进部分，并且
其中，突出部分直接接触半导体芯片，且粘附膜在凹进部分中。
16.根据权利要求15所述的半导体封装件，其中，突出部分具有尖锐的顶端或弧形的顶端。
17.根据权利要求15所述的半导体封装件，其中，突出部分具有平坦的表面。
18.根据权利要求11所述的半导体封装件，其中，粘附膜在散热器的第一表面的一部分、散热器的侧壁和半导体芯片的侧壁上。
19.一种半导体封装件，所述半导体封装件包括：
半导体芯片，在封装基底上；
第一散热器，在半导体芯片上；
粘附膜，在第一散热器的第一表面的一部分和侧壁上以及在半导体芯片的侧壁上；以及
模塑层，在粘附膜的一部分上并覆盖第一散热器的侧壁和半导体芯片的侧壁，
其中，第一散热器包括被粘附膜暴露的第一表面和面对半导体芯片且与半导体芯片接触的第二表面。
20.根据权利要求19所述的半导体封装件，所述半导体封装件还包括：第二散热器，在第一散热器的第一表面上且与第一散热器接触。
21.根据权利要求20所述的半导体封装件，其中，第二散热器延伸到模塑层的第一表面。
22.根据权利要求20所述的半导体封装件，其中，粘附膜在半导体芯片的侧面处延伸到封装基底的第一表面。
23.一种制造半导体封装件的方法，所述方法包括：
在封装基底上安装半导体芯片；
在半导体芯片上设置第一散热器，第一散热器包括金属、第一表面和第二表面；
利用粘附膜将半导体芯片结合到第一散热器；以及
利用模塑层覆盖第一散热器的侧壁和半导体芯片的侧壁，
其中，设置第一散热器的步骤包括：使第一散热器的第二表面的至少一部分与半导体芯片接触，其中，第一散热器的第二表面具有比第一散热器的第一表面的表面粗糙度大的表面粗糙度。
24.根据权利要求23所述的方法，其中，粘附膜在第一散热器的第二表面上。
25.根据权利要求23所述的方法，其中，将半导体芯片结合到第一散热器的步骤包括：使粘附膜附着到第一散热器的第一表面的一部分、第一散热器的侧壁和半导体芯片的侧壁。
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Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390293A (zh) * 2017-08-03 2019-02-26 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN109751563A (zh) * 2017-11-03 2019-05-14 Lg电子株式会社 荧光体模块
CN109755191A (zh) * 2017-11-08 2019-05-14 三星电机株式会社 扇出型半导体封装件
CN110828402A (zh) * 2018-08-10 2020-02-21 北京嘉楠捷思信息技术有限公司 一种晶片散热结构、算力板以及计算设备
CN112086412A (zh) * 2019-06-14 2020-12-15 三星电机株式会社 半导体封装件
CN114464581A (zh) * 2022-02-10 2022-05-10 三星半导体(中国)研究开发有限公司 封装结构及其制造方法
CN114899159A (zh) * 2022-04-27 2022-08-12 山东睿思精密工业有限公司 一种高粘接性fcbga封装用均热片结构
CN116075113A (zh) * 2021-11-03 2023-05-05 西部数据技术公司 堆叠ssd半导体设备
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US11942389B2 (en) 2018-11-29 2024-03-26 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11961813B2 (en) 2019-01-23 2024-04-16 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046535B2 (en) 2018-07-02 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US12112999B2 (en) 2019-01-23 2024-10-08 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
CN119419179A (zh) * 2025-01-06 2025-02-11 深圳通锐微电子技术有限公司 半导体散热装置及半导体器件
US12482731B2 (en) 2020-12-11 2025-11-25 Qorvo Us, Inc. Multi-level 3D stacked package and methods of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770478A (en) * 1996-12-03 1998-06-23 International Business Machines Corporation Integral mesh flat plate cooling method
CN1494136A (zh) * 2002-11-01 2004-05-05 ����Ƽ����Է�װ���Ϻ������޹�˾ 一种带有内置散热片的芯片封装结构
US20070029683A1 (en) * 2004-10-27 2007-02-08 Siliconware Precision Industries Co., Ltd. Method for fabricating semiconductor package with heat sink
CN101728340A (zh) * 2008-10-22 2010-06-09 索尼株式会社 半导体装置及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046378B1 (ko) * 2008-01-10 2011-07-05 주식회사 하이닉스반도체 반도체 패키지
KR20130094107A (ko) * 2012-02-15 2013-08-23 삼성전자주식회사 열 분산기를 갖는 반도체 패키지 및 그 형성 방법
KR20130094911A (ko) * 2012-02-17 2013-08-27 삼성전자주식회사 발광소자 패키지
KR101939641B1 (ko) * 2012-05-04 2019-01-18 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
KR20140029826A (ko) * 2012-08-30 2014-03-11 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
KR20140106038A (ko) * 2013-02-25 2014-09-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770478A (en) * 1996-12-03 1998-06-23 International Business Machines Corporation Integral mesh flat plate cooling method
CN1494136A (zh) * 2002-11-01 2004-05-05 ����Ƽ����Է�װ���Ϻ������޹�˾ 一种带有内置散热片的芯片封装结构
US20070029683A1 (en) * 2004-10-27 2007-02-08 Siliconware Precision Industries Co., Ltd. Method for fabricating semiconductor package with heat sink
CN101728340A (zh) * 2008-10-22 2010-06-09 索尼株式会社 半导体装置及其制造方法

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390293A (zh) * 2017-08-03 2019-02-26 日月光半导体制造股份有限公司 半导体封装装置及其制造方法
CN109751563A (zh) * 2017-11-03 2019-05-14 Lg电子株式会社 荧光体模块
CN109755191B (zh) * 2017-11-08 2024-03-15 三星电子株式会社 扇出型半导体封装件
CN109755191A (zh) * 2017-11-08 2019-05-14 三星电机株式会社 扇出型半导体封装件
US12062701B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12125739B2 (en) 2018-04-20 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US12046535B2 (en) 2018-07-02 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12165951B2 (en) 2018-07-02 2024-12-10 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN110828402A (zh) * 2018-08-10 2020-02-21 北京嘉楠捷思信息技术有限公司 一种晶片散热结构、算力板以及计算设备
TWI873108B (zh) * 2018-11-29 2025-02-21 美商科沃美國公司 熱增強封裝件及其製造方法
US11942389B2 (en) 2018-11-29 2024-03-26 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US11961813B2 (en) 2019-01-23 2024-04-16 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12062623B2 (en) 2019-01-23 2024-08-13 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12368056B2 (en) 2019-01-23 2025-07-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12112999B2 (en) 2019-01-23 2024-10-08 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN112086412A (zh) * 2019-06-14 2020-12-15 三星电机株式会社 半导体封装件
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
US12482731B2 (en) 2020-12-11 2025-11-25 Qorvo Us, Inc. Multi-level 3D stacked package and methods of forming the same
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon
CN116075113A (zh) * 2021-11-03 2023-05-05 西部数据技术公司 堆叠ssd半导体设备
CN114464581A (zh) * 2022-02-10 2022-05-10 三星半导体(中国)研究开发有限公司 封装结构及其制造方法
CN114464581B (zh) * 2022-02-10 2024-11-05 三星半导体(中国)研究开发有限公司 封装结构及其制造方法
CN114899159A (zh) * 2022-04-27 2022-08-12 山东睿思精密工业有限公司 一种高粘接性fcbga封装用均热片结构
CN119419179A (zh) * 2025-01-06 2025-02-11 深圳通锐微电子技术有限公司 半导体散热装置及半导体器件
CN119419179B (zh) * 2025-01-06 2025-06-17 深圳通锐微电子技术有限公司 半导体散热装置及半导体器件

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KR102392202B1 (ko) 2022-05-02

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