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CN104658598B - 半导体器件、逻辑电路和cpu - Google Patents

半导体器件、逻辑电路和cpu Download PDF

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CN104658598B CN201510084681.9A CN201510084681A CN104658598B CN 104658598 B CN104658598 B CN 104658598B CN 201510084681 A CN201510084681 A CN 201510084681A CN 104658598 B CN104658598 B CN 104658598B
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Abstract

为了提供新的非易失性锁存电路以及使用非易失性锁存电路的半导体器件，非易失性锁存电路包括：锁存部分，具有循环结构，其中第一元件的输出电连接到第二元件的输入，并且第二元件的输出电连接到第一元件的输入；以及数据保存部分，配置成保存锁存部分的数据。在数据保存部分中，将使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管用作开关元件。另外，包括电连接到晶体管的源电极或漏电极的电容器。

Description

半导体器件、逻辑电路和CPU
本发明申请是本发明申请人于2012年6月11日进入中国国家阶段的、申请号为201080057883.X、发明名称为“非易失性锁存电路和逻辑电路以及使用它们的半导体器件”的发明申请的分案申请。
技术领域
本文所公开的本发明涉及其中存储数据的逻辑状态甚至在切断电力之后也没有被擦除的非易失性逻辑电路以及使用非易失性逻辑电路的半导体器件。具体来说，本文所公开的本发明涉及非易失性锁存电路以及使用非易失性锁存电路的半导体器件。
背景技术
已经提出一种集成了非易失性逻辑的集成电路，其中甚至当切断电力时也不会擦除数据的“非易失性”的特征被应用于逻辑电路。例如，已经提出使用铁电元件作为非易失性逻辑的非易失性锁存电路（参见专利文献1）。
[参考文献]
[专利文献]
[专利文献1]PCT国际公开No.2003/044953。
发明内容
但是，使用铁电元件的非易失性锁存电路在重写次数的可靠性和电压的降低方面有问题。另外，铁电元件通过施加到元件的电场来极化，并且通过剩余极化强度来存储数据。但是，当剩余极化强度较小时，下列问题可能出现：电荷量的变化的影响变大，并且需要高精度读取电路。
鉴于上述问题，本发明的一实施例的目的是提供一种新的非易失性锁存电路以及使用非易失性锁存电路的半导体器件。
根据本发明的一个实施例的非易失性锁存电路包括：锁存部分，具有循环结构，其中第一元件的输出电连接到第二元件的输入，并且第二元件的输出电连接到第一元件的输入；以及数据保存部分，用于保存锁存部分的数据。在数据保存部分中，使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管用作开关元件。
另外，数据保存部分包括电容器，该电容器电连接到晶体管的源电极或漏电极。借助于晶体管，锁存部分中保存的数据能够写入数据保存部分的电容器中。此外，借助于晶体管，能够保存写入数据保存部分的电容器中的数据。此外，借助于晶体管，数据保存部分的电容器中保存的数据能够读取到锁存部分。
换言之，根据本发明的一个实施例的非易失性锁存电路包括锁存部分以及用于保存锁存部分的数据的数据保存部分。数据保存部分包括晶体管和电容器。晶体管的沟道形成区包括氧化物半导体层。晶体管的源电极和漏电极其中之一电连接到电容器的电极之一，而晶体管的源电极和漏电极中的另一个电连接到锁存部分。
在上述非易失性锁存电路中，锁存部分包括第一元件和第二元件，并且具有一种循环结构，其中第一元件的输出电连接到第二元件的输入，而第二元件的输出电连接到第一元件的输入。另外，第一元件的输入电连接到提供有输入信号的布线，并且第一元件的输出电连接到提供有输出信号的布线。例如，反相器能够用于第一元件和第二元件的每个。备选地，例如，NAND能够用于第一元件，而拍频反相器（clocked inverter）能够用于第二元件。
在上述非易失性锁存电路中，晶体管的源电极和漏电极中的另一个电连接到锁存部分的第一元件的输入，并且晶体管的源电极和漏电极中的另一个电连接到提供有输入信号的布线。
在上述非易失性锁存电路中，晶体管具有将锁存部分中保存的数据写入数据保存部分的电容器中的功能。另外，晶体管具有保存写入数据保存部分的电容器中的数据的功能。此外，晶体管具有将数据保存部分的电容器中保存的数据读取到锁存部分的功能。
根据本发明的另一个实施例的非易失性锁存电路包括锁存部分以及用于保存锁存部分的数据的数据保存部分。数据保存部分包括第一晶体管、第二晶体管、第一电容器和第二电容器。第一晶体管和第二晶体管的沟道形成区各包括氧化物半导体层。第一晶体管的源电极和漏电极其中之一电连接到第一电容器的电极之一，而第一晶体管的源电极和漏电极中的另一个电连接到锁存部分。第二晶体管的源电极和漏电极其中之一电连接到第二电容器的电极之一，而第二晶体管的源电极和漏电极中的另一个电连接到锁存部分。
在上述非易失性锁存电路中，锁存部分包括第一元件和第二元件，并且具有一种循环结构，其中第一元件的输出电连接到第二元件的输入，而第二元件的输出电连接到第一元件的输入。另外，第一元件的输入电连接到提供有输入信号的布线，并且第一元件的输出电连接到提供有输出信号的布线。例如，反相器能够用于第一元件和第二元件的每个。备选地，例如，NAND能够用于第一元件，而拍频反相器能够用于第二元件。
在上述非易失性锁存电路中，第一晶体管的源电极和漏电极中的另一个电连接到锁存部分的第一元件的输入，并且第一晶体管的源电极和漏电极中的另一个电连接到提供有输入信号的布线。第二晶体管的源电极和漏电极中的另一个电连接到锁存部分的第一元件的输出，并且第二晶体管的源电极和漏电极中的另一个电连接到提供有输出信号的布线。
在上述非易失性锁存电路中，第一和第二晶体管各具有将锁存部分中保存的数据写入数据保存部分的第一和第二电容器中的功能。另外，第一和第二晶体管各具有保存写入数据保存部分的第一和第二电容器中的数据的功能。此外，第一和第二晶体管各具有将数据保存部分的第一和第二电容器中保存的数据读取到锁存部分的功能。
在上述非易失性锁存电路中，利用这样的晶体管，其包括采用氧化物半导体材料来形成的氧化物半导体层以用于沟道形成区，甚至在例如沟道宽度W为1×104 μm和沟道长度L为3 μm的元件的情况下也能得到如下特性：断态电流在室温下小于或等于1×10-13 A，并且亚阈值摆动（S值）大约为0.1 V/dec.（栅极绝缘膜为100 nm厚）。另外，上述晶体管具有常断晶体管的特性（其阈值电压在n沟道晶体管的情况下为正）。
因此，泄漏电流、即栅电极与源电极之间的电压大约为0 V的状态下的断态电流，比使用硅的晶体管的泄露电流要小许多。例如，在沟道宽度W为1×104 μm的晶体管中，室温下沟道宽度的每一微米的泄漏电流低于或等于10 aA（在本说明书中，以下将其描述为“每单位沟道宽度的泄漏电流在室温下小于或等于10 aA/μm”）。
因此，通过包括用于沟道形成区的氧化物半导体层的、用作开关元件的晶体管，在数据存储部分的电容器中积聚的电荷甚至在停止向锁存电路提供电源电压之后也能够保持为没有任何变化地被存储。换言之，写入数据保存部分中的数据能够保持为没有任何变化地被保存。
例如，能够使刷新时间和保持与包括将硅用于沟道形成区的晶体管的DRAM相比要长许多，并且能够实现与非易失性存储器基本上相同水平的存储器保持特性（数据保存性质）。另外，当再次开始向锁存电路提供电源电压之后，数据保存部分中保存的数据能够采用晶体管来读取到锁存部分。因此，逻辑状态能够恢复到停止提供电源电压之前的逻辑状态。
此外，在温度特性方面，甚至在高温下，断态电流也能够充分低，而通态电流能够充分高。例如，作为包括用于沟道形成区的氧化物半导体层的晶体管的VG-ID特性，在-25℃至150℃的范围中以断态电流、通态电流、迁移率和S值的较低温度相关性来得到数据。此外，得到表明在上述温度范围之内的断态电流极低至1×10-13 A或更小的数据。原因之一在于，通过充分降低氢浓度以便高度纯化而得到并且具有极低载流子浓度的、i型或实质i型氧化物半导体用作氧化物半导体。
注意，在本说明书中，具有小于1×1011 /cm3的载流子密度的氧化物半导体称作“本征或i型氧化物半导体”，而具有大于或等于1×1011 /cm3但小于1×1012 /cm3的载流子密度的氧化物半导体称作“实质本征氧化物半导体”。
这样，本发明的一实施例提供一种非易失性锁存电路，该非易失性锁存电路具有宽工作温度范围，甚至在高温下也稳定地操作，并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态。
在上述非易失性锁存电路中，各种逻辑电路能够通过使用非易失性锁存电路来提供。另外，能够提供使用逻辑电路的各种半导体器件。例如，在逻辑电路的多个块电路（block circuit）之中，能够停止向未使用的块电路的一个或多个提供电源电压。借助于非易失性锁存电路，块电路的逻辑状态甚至在停止向块电路提供电源电压之后也能够保持为被存储。此外，被存储的逻辑状态能够在再次开始向块电路提供电源电压之后来读取。因此，逻辑状态能够恢复到停止提供电源电压之前的逻辑状态。
在所述非易失性锁存电路中，作为氧化物半导体层，能够使用任意下列氧化物半导体：作为四成分金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三成分金属氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二成分金属氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或者作为一成分金属氧化物的In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。另外，上述氧化物半导体可包含SiO2。
注意，在本说明书中，例如，In-Sn-Ga-Zn-O基氧化物半导体表示至少包含In、Sn、Ga和Zn的氧化物半导体，其中各金属元素的组成比不受限制。另外，其中可包含除了In、Sn、Ga和Zn之外的金属元素。
作为氧化物半导体层，能够使包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在这里，M表示从Ga、Al、Mn和Co中选取的金属元素的一种或多种。例如，M能够是Ga、Ga和Al、Ga和Mn、Ga和Co等。
在上述非易失性锁存电路中，氧化物半导体层中的氢浓度能够设置为小于或等于5×1019 /cm3，优选地小于或等于5×1018 /cm3，更优选地小于或等于5×1017 /cm3，以及进一步优选地小于1×1016 /cm3。此外，氧化物半导体层中的载流子浓度能够设置为小于1×1014 /cm3，优选地小于1×1012 /cm3，更优选地小于1×1011 /cm3。使用这种i型氧化物半导体或者实质i型氧化物半导体的晶体管的断态电流能够设置为小于或等于1×10-17 A、优选地为1×10-18 A。
在上述非易失性锁存电路中，使用氧化物半导体的晶体管可以是底栅类型、顶栅类型、底接触类型或者顶接触类型。底栅晶体管至少包括绝缘表面之上的栅电极，栅电极之上的栅极绝缘膜，以及在栅电极之上隔着栅极绝缘膜的、将要作为沟道形成区的氧化物半导体层。
顶栅晶体管至少包括绝缘表面之上将要作为沟道形成区的氧化物半导体层、氧化物半导体层之上的栅极绝缘膜以及氧化物半导体层之上隔着栅极绝缘膜的栅电极。底接触晶体管包括源电极和漏电极之上将要作为沟道形成区的氧化物半导体层。顶接触晶体管包括将要作为沟道形成区的氧化物半导体层之上的源电极和漏电极。
注意，本说明书中的诸如“之上”或“之下”之类的术语不一定表示组件放置于“直接在”另一个组件“之上”或“之下”。例如，“栅极绝缘层之上的栅电极”的表达并不排除有组件放置在栅极绝缘层与栅电极之间的情况。此外，诸如“之上”和“之下”之类的术语仅为了便于描述而使用，并且能够包括组件的关系是相反的情况，除非另加说明。
在本说明书中，术语“电极”或“布线”并不限制组件的功能。例如，“电极”能够用作“布线”的一部分，而“布线”能够用作“电极”的一部分。另外，例如，术语“电极”或“布线”还能够表示多个“电极”和“布线”的组合。
注意，在采用不同极性的晶体管的情况下或者在电流的方向在电路操作中发生变化的情况下，“源极”和“漏极”的功能可交换。因此，在本说明书中，术语“源极”和“漏极”能够相互替换。
注意，在本说明书中，术语“电连接”包括组件通过具有任何电功能的物体来连接的情况。只要电信号能够在通过该物体连接的组件之间传送和接收，对于具有任何电功能的物体没有具体限制。
具有任何电功能的物体的示例是诸如晶体管的开关元件、电阻器、电感器、电容器和具有各种功能的元件，以及电极和布线。
注意，一般来说，术语“SOI衬底”表示在其绝缘表面之上具有硅半导体层的衬底。在本说明书中，术语“SOI衬底”还表示在其绝缘表面之上具有使用除了硅之外的材料的半导体层的衬底。也就是说，“SOI衬底”中包含的半导体层并不局限于硅半导体层。
“SOI衬底”中的衬底并不局限于诸如硅晶圆之类的半导体衬底，而能够是诸如玻璃衬底、石英衬底、蓝宝石衬底或金属衬底之类的非半导体衬底。也就是说，“SOI衬底”还包括其上使用半导体材料来形成层的导电衬底和绝缘衬底。
此外，在本说明书中，术语“半导体衬底”不仅表示仅使用半导体材料所形成的衬底，而且还表示包括半导体材料的所有衬底。也就是说，在本说明书中，“SOI衬底”也包含在“半导体衬底”的类别中。
根据本发明的一实施例，借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，数据存储部分的电容器中积聚的电荷能够保持为作为没有任何变化的数据而保存；因此，与将剩余极化强度用作数据的情况相比，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，在使用非易失性锁存电路的逻辑电路中，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
附图说明
图1示出非易失性锁存电路的配置的示例；
图2A和图2B示出非易失性锁存电路的一部分的配置的示例；
图3A和图3B是示出非易失性锁存电路的元件的示例的截面图；
图4A至图4H示出非易失性锁存电路的元件的制造方法的示例；
图5A至图5G示出非易失性锁存电路的元件的制造方法的示例；
图6A至图6D示出非易失性锁存电路的元件的制造方法的示例；
图7是使用氧化物半导体的晶体管的截面图；
图8是沿图7的A-A’截面的能带图（示意图）；
图9A示出其中正电压（VG>0）施加到栅极（GE1）的状态，以及图9B示出其中负电压（VG<0）施加到栅极（GE1）的状态；
图10示出真空能级与金属的功函数（φM）之间以及真空能级与氧化物半导体的电子亲和力（χ）之间的关系；
图11示出硅（Si）中的热载流子注入所需的能量；
图12示出In-Ga-Zn-O基氧化物半导体（IGZO）中的热载流子注入所需的能量；
图13示出碳化硅（4H-SiC）中的热载流子注入所需的能量；
图14示出关于短沟道效应的装置模拟的结果；
图15示出关于短沟道效应的装置模拟的结果；
图16示出非易失性锁存电路的元件的截面的示例；
图17A至图17E示出非易失性锁存电路的元件的制造方法的示例；
图18A至图18D示出非易失性锁存电路的元件的制造方法的示例；
图19A示出非易失性锁存电路的配置的示例，以及图19B示出非易失性锁存电路的操作的示例；
图20A和图20B各示出非易失性锁存电路的操作的示例；
图21示出非易失性锁存电路的配置的示例；
图22示出非易失性锁存电路的配置的示例；
图23示出非易失性锁存电路的配置的示例；
图24A和图24B各示出非易失性锁存电路的操作的示例；
图25示出非易失性锁存电路的操作的示例；
图26示出非易失性锁存电路的配置；
图27A至图27E示出非易失性锁存电路的元件的制造方法的示例；
图28A至图28E示出非易失性锁存电路的元件的制造方法的示例；
图29A至图29F各示出包括使用非易失性锁存电路的半导体器件的电子装置的示例。
具体实施方式
下面参照附图来描述本发明的实施例。但是，本发明并不局限于以下描述。本领域的技术人员易于理解，除了背离本发明的范围和精神以外，模式和细节能够通过各种方式来改变。因此，本发明不应当被理解为局限于以下实施例中的描述。在参照附图来描述本发明的结构中，在不同附图中使用表示相同组件的参考标号。
注意，为了简洁起见，在一些情况下，实施例的附图等等中所示的各结构的大小、层的厚度和区域经过放大。因此，本发明的实施例并不局限于这样的比例。
注意，本说明书中使用具有诸如“第一”、“第二”和“第三”之类的序数的术语，以便标识组件，而这些术语并不以数字方式来限制组件。
[实施例1]
在这个实施例中，将参照图1、图2A和图2B、图3A和图3B、图4A至图4H、图5A至图5G、图6A至图6D、图7、图8、图9A和图9B、图10、图11、图12、图13、图14和图15来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的配置和操作，以及非易失性锁存电路的元件的结构、制造方法等。
<非易失性锁存电路的配置和操作>
图1示出包括锁存部分411和用于保存锁存部分的数据的数据保存部分401的非易失性锁存电路400的配置。
图1中的非易失性锁存电路400包括具有循环结构的锁存部分411以及用于保存锁存部分的数据的数据保存部分401。在具有循环结构的锁存部分411中，第一元件（D1）412的输出电连接到第二元件（D2）413的输入，而第二元件（D2）413的输出电连接到第一元件（D1）412的输入。
第一元件（D1）412的输入电连接到提供有锁存电路的输入信号的布线414。第一元件（D1）412的输出电连接到提供有锁存电路的输出信号的布线415。
当存在第一元件（D1）412的多个输入时，输入之一能够电连接到提供有锁存电路的输入信号的布线414。当存在第二元件（D2）413的多个输入时，输入之一能够电连接到第一元件（D1）412的输出。
作为第一元件（D1）412，能够使用其中输入信号经过反相并且所产生信号用作输出的元件。例如，作为第一元件（D1）412，能够使用反相器、NAND、NOR、拍频反相器等。作为第二元件（D2）413，能够使用其中输入信号经过反相并且所产生信号用作输出的元件。例如，作为第二元件（D2）413，能够使用反相器、NAND、NOR、拍频反相器等。
在数据保存部分401中，使用晶体管402作为开关元件，该晶体管402使用氧化物半导体作为用于形成沟道形成区的半导体材料。另外，数据保存部分401包括电容器404，该电容器404电连接到晶体管402的源电极或漏电极。换言之，电容器404的电极之一电连接到晶体管402的源电极和漏电极其中之一。晶体管402的源电极和漏电极中的另一个电连接到第一元件的输入或者提供有锁存电路的输入信号的布线。电容器404的另一个电极提供有电位Vc。
作为数据保存部分401，图2A和图2B所示的配置能够用来代替图1所示的配置。
在图2A的数据保存部分401中，晶体管402包括第一栅电极和第二栅电极。用于形成沟道形成区的氧化物半导体层设置在第一栅电极与第二栅电极之间。第一栅电极电连接到提供有控制信号的布线。第二栅电极电连接到提供有预定电位的布线。例如，第二栅电极电连接到提供有负电位或地电位（GND）的布线。
另外，在图2A的数据保存部分401中，电容器404的电极之一电连接到晶体管402的源电极和漏电极其中之一。晶体管402的源电极和漏电极中的另一个电连接到第一元件的输入或者提供有锁存电路的输入信号的布线。电容器404的另一个电极提供有电位Vc。
通过使用图2A的数据保存部分401的非易失性锁存电路，除了图1的非易失性锁存电路的有利效果之外，还能够得到促进晶体管402的电特性（例如阈值电压）的调整的有利效果。例如，当晶体管402的第二栅电极提供有负电位时，晶体管402能够易于常断。
在图2B的数据保存部分401中，晶体管402包括第一栅电极和第二栅电极。用于形成沟道形成区的氧化物半导体层设置在第一栅电极与第二栅电极之间。第二栅电极电连接到第一栅电极。另外，在图2B的数据保存部分401中，电容器404的电极之一电连接到晶体管402的源电极和漏电极其中之一。晶体管402的源电极和漏电极中的另一个电连接到第一元件的输入或者提供有锁存电路的输入信号的布线。电容器404的另一个电极提供有电位Vc。通过使用图2B的数据保存部分401的非易失性锁存电路，除了图1的非易失性锁存电路的有利效果之外，还能够得到增加晶体管402中的电流量的有利效果。
在具有图1以及图2A和图2B所示配置的非易失性锁存电路中，能够执行数据的如下写入、保存和读取。注意，虽然下面将参照图1的配置来进行描述，但是上述操作能够在其它配置的情况下类似地执行。
使用氧化物半导体的晶体管402具有将锁存部分411中保存的数据写入数据保存部分401的电容器404中的功能。另外，晶体管402具有保存写入数据保存部分401的电容器404中的数据的功能。此外，晶体管402具有将数据保存部分401的电容器404中保存的数据读取到锁存部分411的功能。
将描述锁存部分411中保存的数据到数据保存部分401中的写入操作、数据的保存操作、数据从数据保存部分401到锁存部分411的读取操作以及数据保存部分401的数据的重写操作。首先，通过为晶体管402的栅电极提供使晶体管402导通的电位来使晶体管402导通。因此，电容器404的电极之一提供有锁存部分中保存的数据，即，锁存部分中保存的、第一元件（D1）412的输入的电位。因此，与锁存部分中保存的、第一元件（D1）412的输入的电位对应的电荷在电容器404的电极之一中积聚（这个操作对应于写入）。
此后，根据将晶体管402的栅电极的电位设置为使晶体管402截止的电位的方式来使晶体管402截止。因此，保存（保持）电容器404的电极之一中积聚的电荷。另外，在使第一元件（D1）412的输入的电位进入浮态（floating state）之后，通过为晶体管402的栅电极提供使晶体管402导通的电位来使晶体管402导通。因此，电荷被分配到电容器404的电极之一以及第一元件（D1）412的输入。因此，第一元件（D1）412的输入提供有对应于电容器404的电极之一中积聚的电荷的电位。然后，数据保存在锁存部分。因此，能够读取（读出）数据。数据的重写能够根据与数据的写入和保存相似的方式来执行。
作为晶体管402中包含的氧化物半导体层，能够使用任意下列氧化物半导体：作为四成分金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三成分金属氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二成分金属氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或者作为一成分金属氧化物的In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。另外，上述氧化物半导体可包含SiO2。
作为氧化物半导体层，能够使用包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在这里，M表示从Ga、Al、Mn和Co中选择的金属元素的一种或多种。例如，M能够是Ga、Ga和Al、Ga和Mn、Ga和Co等。
氧化物半导体层优选地是通过充分去除诸如氢之类的杂质并且提供氧来高度纯化的氧化物半导体层。具体来说，通过SIMS（二次离子质谱法）来测量的氧化物半导体层中的氢浓度能够设置为小于或等于5×1019 /cm3，优选地小于或等于5×1018 /cm3，更优选地小于或等于5×1017 /cm3，以及进一步优选地小于1×1016 /cm3。
此外，氧化物半导体层中的载流子浓度能够设置为小于1×1014 /cm3，优选地小于1×1012 /cm3，更优选地小于1×1011 /cm3。在通过充分降低氢浓度并且提供氧来高度纯化的氧化物半导体层中，与一般的硅晶圆（添加了诸如磷或硼之类的少量杂质元素的硅晶圆）中的载流子浓度（大约为1×1014 /cm3）相比，载流子浓度充分低（例如小于1×1012 /cm3，优选地小于1×1011 /cm3）。
这样，通过使用经由充分降低氢浓度以便高度纯化而得到并且具有极低载流子浓度的、i型或实质i型氧化物半导体，能够得到具有极有利的断态电流特性的晶体管402。例如，甚至在沟道宽度W为1×104 μm和沟道长度L为3 μm的元件的情况下，当施加到漏电极的漏极电压VD为+1 V或+10 V并且施加到栅电极的栅极电压VG的范围是从-5 V至-20 V时，断态电流在室温下小于或等于1×10-13 A。此外，上述晶体管具有常断晶体管的特性。因此，泄漏电流、即栅电极与源电极之间的电压大约为0 V的状态下的断态电流，比使用硅的晶体管的泄露电流要小许多。例如，每单位沟道宽度的泄漏电流在室温下小于或等于10 aA/μm。
此外，在温度特性方面，能够得到一种晶体管，其中甚至在高温下，断态电流也能够充分低，而通态电流能够充分高。例如，作为晶体管402的VG-ID特性，以通态电流、迁移率和S值的较低温度相关性在-25℃至150℃的范围之内得到数据。此外，得到表明在上述温度范围之内的断态电流极低至1×10-13 A或更小（小于或等于测量极限）的数据。原因之一在于，通过充分降低氢浓度以便高度纯化而得到并且具有极低载流子浓度的、i型或实质i型氧化物半导体用作氧化物半导体。
这样，通过使用采用i型或实质i型氧化物半导体的晶体管402作为开关元件，该i型或实质i型氧化物半导体通过充分降低氢浓度以便高度纯化而得到并且具有极低载流子浓度，数据保存部分401的电容器404中积聚的电荷甚至在停止向锁存电路400提供电源电压之后也能够保持为被保存极长时间。换言之，写入数据保存部分401中的数据能够保持为被保存极长时间。
例如，在晶体管402中，能够使刷新时间和保持与包括将硅用于沟道形成区的晶体管的DRAM的相比要长许多，并且能够实现与非易失性存储器基本上相同水平的存储器保持特性（数据保存性质）。另外，通过读取数据保存部分401中保存的数据，逻辑状态能够恢复到停止提供电源电压之前的逻辑状态。这样，通过使用采用i型或实质i型氧化物半导体的晶体管402作为开关元件，该i型或实质i型氧化物半导体通过充分降低氢浓度以便高度纯化而得到并且具有极低载流子浓度，能够实现一种新的非易失性锁存电路，该非易失性锁存电路具有宽工作温度范围，并且甚至在高温下也稳定操作，并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态。
<非易失性锁存电路的元件的结构>
在非易失性锁存电路400的元件之中，除了氧化物半导体之外的材料能够用作用于除了使用氧化物半导体的晶体管402之外的元件的半导体材料。作为除了氧化物半导体之外的材料，能够使用单晶硅、晶体硅等。例如，除了晶体管402之外的元件能够设置在包含半导体材料的衬底之上。作为包含半导体材料的衬底，能够使用硅晶圆、SOI（绝缘体上硅）衬底、绝缘表面之上的硅膜等。借助于除了氧化物半导体之外的材料，能够实现高速操作。例如，锁存部分的第一元件（D1）412和第二元件（D2）413能够采用晶体管来形成，该晶体管使用除了氧化物半导体之外的材料。
图3A和图3B示出非易失性锁存电路的元件的结构的示例。图3A中，使用除了氧化物半导体之外的材料的晶体管160设置在下部，而使用氧化物半导体的晶体管402设置在上部。使用除了氧化物半导体之外的材料的晶体管160能够用作锁存部分的第一元件（D1）412和第二元件（D2）413中包含的晶体管。非易失性锁存电路的其它元件也能够具有与晶体管160相似或可比较的结构。
能够使用晶体管402或晶体管160中包含的导电膜、半导体膜、绝缘膜等来形成非易失性锁存电路的诸如电容器404之类的元件。注意，晶体管160和晶体管402在这里是n沟道晶体管；备选地，可使用p沟道晶体管。易于使用p沟道晶体管作为晶体管160。图3B示出其中晶体管402与下部的电极（或布线）之间的连接关系与图3A中不同的示例。以下主要描述图3A中的结构。
晶体管160包括：沟道形成区116，设置在包含半导体材料的衬底100中；隔着沟道形成区116所形成的杂质区114和高浓度区120（杂质区114和高浓度区120的组合能够简单地称作杂质区）；沟道形成区116之上的栅极绝缘层108a；电连接到杂质区114的源电极或漏电极130a；以及电连接到杂质区114的源电极或漏电极130b（参见图3A）。
在这里，侧壁绝缘层118在栅电极110a的侧面形成。此外，从平面看到，高浓度区120在没有与侧壁绝缘层118重叠的、衬底100的区域中形成，并且金属化合物区124与高浓度区120相接触。此外，元件隔离绝缘层106在衬底100之上形成以使得包围晶体管160，并且层间绝缘层126和层间绝缘层128形成为覆盖晶体管160。
源电极或漏电极130a和源电极或漏电极130b通过层间绝缘层126和层间绝缘层128中形成的开口电连接到金属化合物区124。换言之，源电极或漏电极130a和源电极或漏电极130b通过金属化合物区124电连接到高浓度区120和杂质区114。
晶体管402包括：层间绝缘层128之上的栅电极136d；栅电极136d之上的栅极绝缘层138；栅极绝缘层138之上的氧化物半导体层140；以及氧化物半导体层140之上并且电连接到氧化物半导体层140的源电极或漏电极142a和源电极或漏电极142b（参见图3A）。
保护绝缘层144在晶体管402之上形成，以使得与氧化物半导体层140的一部分相接触。层间绝缘层146在保护绝缘层144之上形成。在这里，保护绝缘层144和层间绝缘层146设置有达到源电极或漏电极142a和源电极或漏电极142b的开口。电极150d和电极150e通过开口与源电极或漏电极142a和源电极或漏电极142b相接触。
与形成电极150d和电极150e同时，形成电极150a、电极150b和电极150c，这些电极通过栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口分别与电极136a、电极136b和电极136c相接触。注意，虽然底栅晶体管的示例示出为晶体管402，但是本发明并不局限于此。也可采用顶栅晶体管。
在这里，氧化物半导体层140优选地是通过充分去除诸如氢之类的杂质并且提供氧来高度纯化的氧化物半导体层。具体来说，通过SIMS（二次离子质谱法）来测量的氧化物半导体层140中的氢浓度能够设置为小于或等于5×1019 /cm3，优选地小于或等于5×1018 /cm3，更优选地小于或等于5×1017 /cm3，以及进一步优选地小于1×1016 /cm3。
注意，在通过充分降低氢浓度并且提供氧来高度纯化的氧化物半导体层140中，与一般的硅晶圆（添加了诸如磷或硼之类的少量杂质元素的硅晶圆）中的载流子浓度（大约为1×1014 /cm3）相比，载流子浓度充分低（例如小于1×1012 /cm3，优选地小于1×1011 /cm3）。
这样，通过使用i型或实质i型氧化物半导体，能够得到具有极有利的断态电流特性的晶体管402。例如，当漏极电压VD为+1 V或+10 V并且栅极电压VG的范围是从-5 V至-20V时，断态电流在室温下小于或等于1×10-13 A。此外，上述晶体管具有常断晶体管的特性。因此，泄漏电流、即栅电极与源电极之间的电压大约为0 V的状态下的断态电流，比使用硅的晶体管的泄漏电流要小许多。例如，每单位沟道宽度的泄漏电流在室温下小于或等于10aA/μm。
此外，在温度特性方面，能够得到一种晶体管，其中甚至在高温下，断态电流也能够充分低，而通态电流能够充分高。例如，作为晶体管402的VG-ID特性，以通态电流、迁移率和S值的较低温度相关性在-25℃至150℃的范围之内得到数据。此外，得到表明在上述温度范围之内的断态电流极低至1×10-13 A或更小的数据。原因之一在于，通过充分降低氢浓度以便高度纯化而得到并且具有极低载流子浓度的i型或实质i型氧化物半导体用作氧化物半导体。
当使用通过充分降低氢浓度来高度纯化的氧化物半导体层140并且降低晶体管402的断态电流时，能够实现具有新结构的半导体器件。
绝缘层152在层间绝缘层146之上形成。电极154a、电极154b、电极154c和电极154d形成为使得嵌入绝缘层152中。在这里，电极154a与电极150a相接触，电极154b与电极150b相接触，电极154c与电极150c和电极150d相接触，以及电极154d与电极150e相接触。
也就是说，晶体管402的源电极或漏电极142a通过电极130c、电极136c、电极150c、电极154c和电极150d电连接到另一个元件（例如使用除了氧化物半导体之外的材料的晶体管）（参见图3A）。另外，晶体管402的源电极或漏电极142b通过电极150e和电极154d电连接到另一个元件。注意，连接电极（诸如电极130c、电极136c、电极150c、电极154c和电极150d）的结构并不局限于上述结构，而适当的添加、省略等是可能的。
图3B示出晶体管402的源电极或漏电极142a的连接关系与图3A中不同的情况。具体来说，源电极或漏电极142a通过电极130c、电极136c、电极150c、电极154c和电极150d电连接到电极110b。在这里，电极110b根据与栅电极110a相似的方式来形成。电极110b可以是晶体管的组件，或者可以是布线的一部分等。注意，连接电极（例如电极130c、电极136c、电极150c、电极154c和电极150d）的结构并不局限于上述结构，而适当的添加、省略等是可能的。
虽然以上给出典型连接关系的两个示例，但是本文所公开的本发明的一实施例并不局限于这些示例。例如，图3A所示的结构和图3B所示的结构可以相结合。此外，晶体管160的栅电极110a以及晶体管402的源电极或漏电极142a可以相互电连接。
<非易失性锁存电路的元件的制造方法>
接下来将描述非易失性锁存电路的元件的制造方法的示例。首先，下面将参照图4A至图4H来描述晶体管160的制造方法，并且然后将参照图5A至图5G以及图6A至图6D来描述晶体管402的制造方法。通过下面所述的制造方法，能够制造非易失性锁存电路的元件。注意，图4A至图4H仅示出与图3A的A1-A2对应的截面。另外，图5A至图5G以及图6A至图6D示出与图3A的A1-A2和B1-B2对应的截面。
<下部的晶体管的制造方法>
首先，制备包含半导体材料的衬底100（参见图4A）。硅、碳化硅等的单晶半导体衬底或多晶半导体衬底，硅锗等的化合物半导体衬底，SOI衬底等能够用作包含半导体材料的衬底100。在这里，描述单晶硅衬底用作包含半导体材料的衬底100的情况的示例。
注意，一般来说，术语“SOI衬底”表示在其绝缘表面之上具有硅半导体层的衬底。在本说明书中，术语“SOI衬底”还表示在其绝缘表面之上具有使用除了硅之外的材料的半导体层的衬底。也就是说，“SOI衬底”中包含的半导体层并不局限于硅半导体层。SOI衬底的示例包括在其诸如玻璃衬底的绝缘衬底之上具有半导体层的衬底。
用作用于形成元件隔离绝缘层的掩模的保护层102在衬底100之上形成（参见图4A）。例如，氧化硅、氮化硅、氮氧化硅等的绝缘层能够用作保护层102。注意，在这个步骤之前和之后，能够将赋予n型导电性的杂质元素或者赋予p型导电性的杂质元素加入衬底100，以便控制晶体管的阈值电压。作为赋予n型导电性的杂质，当衬底100中包含的半导体材料是硅时，例如能够使用磷、砷等。作为赋予p型导电性的杂质，例如能够使用硼、铝、镓等。
随后，通过将上述保护层102用作掩模，没有覆盖有保护层102的区域中的衬底100的一部分（暴露区域）通过蚀刻被去除。因此，形成隔离半导体区104（参见图4B）。作为蚀刻，优选地执行干法蚀刻，但是能够执行湿法蚀刻。蚀刻气体和蚀刻剂能够根据待蚀刻层的材料适当地选择。
随后，绝缘层形成为覆盖半导体区104，并且有选择地去除与半导体区104重叠的绝缘层的区域，使得形成元件隔离绝缘层106（参见图4B）。使用氧化硅、氮化硅、氮氧化硅等来形成绝缘层。用于去除绝缘层的方法包括蚀刻、诸如CMP之类的抛光等，并且其中的任一种是可适用的。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。
随后，绝缘层在半导体区104之上形成，并且包含导电材料的层在绝缘层之上形成。
由于绝缘层在以后用作栅极绝缘层，所以绝缘层优选地具有单层结构或者叠层结构，该单层结构或者叠层结构使用包含采用CVD方法、溅射方法等形成的氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜。备选地，绝缘层能够通过经由高密度等离子体处理或热氧化处理对半导体区104的表面进行氧化或氮化来形成。例如，能够使用诸如He、Ar、Kr或Xe之类的稀有气体与诸如氧、氧化氮、氨、氮或氢之类的气体的混合气体来执行高密度等离子体处理。对于绝缘层的厚度没有具体限制；例如，绝缘层能够在1 nm至100 nm（包括两端）的范围之内形成。
包含导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。备选地，包含导电材料的层可使用半导体材料来形成，该半导体材料诸如包含赋予导电性的杂质元素的多晶硅。对于包含导电材料的层的膜形成方法没有具体限制；能够采用诸如蒸发方法、CVD方法、溅射方法和旋涂方法之类的各种膜形成方法。注意，在这个实施例中，描述包含导电材料的层使用金属材料来形成的情况的示例。
此后，有选择地蚀刻绝缘层和包含导电材料的层，使得形成栅极绝缘层108a和栅电极110a（参见图4C）。
随后，形成覆盖栅电极110a的绝缘层112（参见图4C）。然后，通过向半导体区104添加磷（P）、砷（As）等来形成具有浅结深度的杂质区114（参见图4C）。注意，在这里添加磷或砷，以便形成n沟道晶体管；但是，在形成p沟道晶体管的情况下，可添加诸如硼（B）或铝（Al）之类的杂质元素。
通过形成杂质区114，沟道形成区116在半导体区104中在栅极绝缘层108a之下形成（参见图4C）。在这里，所添加的杂质的浓度能够适当地设置；当半导体元件的尺寸极大地减小时，优选地增加浓度。在这里采用其中在形成绝缘层112之后形成杂质区114的步骤；备选地，绝缘层112可在形成杂质区114之后形成。
随后，形成侧壁绝缘层118（参见图4D）。作为侧壁绝缘层118，在将绝缘层形成为覆盖绝缘层112并且然后经过高度各向异性蚀刻时，侧壁绝缘层118能够根据自对齐方式来形成。这时，优选部分蚀刻绝缘层112，使得暴露栅电极110a的顶面和杂质区114的顶面。
然后，绝缘层形成为覆盖栅电极110a、杂质区114、侧壁绝缘层118等。随后，将磷（P）、砷（As）等加入其中绝缘层与杂质区114相接触的区域，使得形成高浓度杂质区120。此后，去除绝缘层，并且金属层122形成为覆盖栅电极110a、侧壁绝缘层118、高浓度杂质区120等（参见图4E）。
能够采用诸如真空蒸发方法、溅射方法或旋涂方法之类的各种膜形成方法。金属层122优选地使用金属材料来形成，该金属材料与半导体区104中包含的半导体材料起反应以成为低电阻金属化合物。这种金属材料的示例是钛、钽、钨、镍、钴和铂。
随后，执行热处理，使得金属层122与半导体材料起反应。这样，形成与高浓度杂质区120相接触的金属化合物区124（参见图4F）。注意，当栅电极110a使用多晶硅等等来形成时，金属化合物区也在与金属层122相接触的栅电极110a的区域中形成。
作为热处理，例如能够采用利用闪光灯的照射。虽然不用说可使用另一种热处理方法，但是优选地使用能够用以实现极短时间的热处理的方法，以便改进形成金属化合物中的化学反应的可控性。注意，金属化合物区通过金属材料和半导体材料的反应来形成，并且具有充分高的导电性。金属化合物区的形成能够适当地降低电阻，并且改进元件特性。注意，金属层122在形成金属化合物区124之后被去除。
然后，层间绝缘层126和层间绝缘层128形成为覆盖上述步骤中形成的组件（参见图4G）。层间绝缘层126和层间绝缘层128能够使用包括诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽之类的无机绝缘材料的材料来形成。此外，层间绝缘层126和层间绝缘层128还能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。注意，在这里采用层间绝缘层126和层间绝缘层128的二层结构；但是，层间绝缘层的结构并不局限于这种结构。在形成层间绝缘层128之后，优选地采用CMP、蚀刻等来对层间绝缘层128的表面进行平面化。
然后，到达金属化合物区124的开口在层间绝缘层中形成，并且源电极或漏电极130a和源电极或漏电极130b在开口中形成（参见图4H）。源电极或漏电极130a和源电极或漏电极130b能够根据如下方式来形成：例如使得采用PVD方法、CVD方法等等在包括开口的区域中形成导电层，并且然后通过蚀刻、CMP等去除导电层的一部分。
注意，在源电极或漏电极130a和源电极或漏电极130b通过去除导电层的一部分来形成的情况下，优选地执行该过程，使得对表面进行平面化。例如，当钛薄膜或氮化钛薄膜在包括开口的区域中形成并且然后钨膜形成为嵌入开口中时，去除过剩钨、钛、氮化钛等，并且能够通过后续CMP来改进表面的平面性。当包括源电极或漏电极130a和源电极或漏电极130b的表面根据这种方式来平面化时，电极、布线、绝缘层、半导体层等能够在后来的步骤中有利地形成。
对用于源电极或漏电极130a和源电极或漏电极130b的材料没有具体限制，而是能够使用各种导电材料。例如，能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的导电材料。另外，虽然在这里仅示出与金属化合物区124相接触的源电极或漏电极130a和源电极或漏电极130b，但是图3A和图3B中的电极130c等也能够在这个步骤共同形成。
具体来说，例如，有可能采用一种方法，其中钛薄膜采用PVD方法在包括开口的区域中形成并且氮化钛薄膜采用CVD方法来形成，并且然后钨膜形成为嵌入开口中。在这里，采用PVD方法所形成的钛膜具有还原可能在金属化合物区的表面上形成的氧化膜以降低与金属化合物区的接触电阻的的功能。在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后采用电镀方法来形成铜膜。注意，不仅所谓的单镶嵌方法而且双镶嵌方法均能够被采用。
通过上述步骤，形成使用包含半导体材料的衬底100的晶体管160。注意，电极、布线、绝缘层等可在上述步骤之后进一步形成。当布线具有包括层间绝缘层和导电层的叠层结构的多层结构时，能够提供高度集成半导体器件。
<上部的晶体管的制造方法>
接下来，将参照图5A至图5G以及图6A至图6D来描述用于在层间绝缘层128之上制造晶体管402的步骤。注意，图5A至图5G以及图6A至图6D示出用于在层间绝缘层128之上制造电极、晶体管402等的步骤；因此，省略了设置在晶体管402之下的晶体管160等。
首先，绝缘层132在层间绝缘层128、源电极或漏电极130a、源电极或漏电极130b和电极130c之上形成（参见图5A）。随后，到达源电极或漏电极130a、源电极或漏电极130b和电极130c的开口在绝缘层132中形成。然后，导电层134形成为嵌入开口中（参见图5B）。此后，导电层134的一部分通过蚀刻、CMP等被去除，使得暴露绝缘层132，并且形成电极136a、电极136b、电极136c和栅电极136d（参见图5C）。
能够采用PVD方法、CVD方法等来形成绝缘层132。绝缘层132能够使用包括诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽之类的无机绝缘材料的材料来形成。
开口能够在绝缘层132中采用诸如使用掩模的蚀刻之类的方法来形成。掩模能够采用诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可用作蚀刻；在微制造方面优选地使用干法蚀刻。
导电层134能够采用诸如PVD方法或CVD方法之类的膜形成方法来形成。例如，导电层134能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的导电材料或者任意这些材料的合金或化合物（例如氮化物）来形成（参见图5B）。
更具体来说，例如，有可能采用一种方法，其中钛薄膜采用PVD方法在包括开口的区域中形成，并且氮化钛薄膜采用CVD方法来形成，并且然后钨膜形成为嵌入开口中。在这里，采用PVD方法所形成的钛膜具有还原可能在下电极（在这里为源电极或漏电极130a、源电极或漏电极130b、电极130c等）的表面上形成的氧化膜以降低与下电极的接触电阻的功能。
在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后采用电镀方法来形成铜膜。注意，不仅所谓的单镶嵌方法而且双镶嵌方法均可被采用。
在形成导电层134之后，导电层134的一部分通过蚀刻、CMP等被去除，使得暴露绝缘层132，并且能够形成电极136a、电极136b、电极136c和栅电极136d（参见图5C）。注意，当电极136a、电极130b、电极136c和栅电极136d通过去除导电层134的一部分来形成时，优选地执行该过程，使得对表面进行平面化。当绝缘层132、电极136a、电极136b、电极136c和栅电极136d的表面根据这种方式平面化时，电极、布线、绝缘层、半导体层等能够在后来的步骤中有利地形成。
随后，栅极绝缘层138形成为覆盖绝缘层132、电极136a、电极136b、电极136c和栅电极136d（参见图5D）。能够采用CVD方法、溅射方法等来形成栅极绝缘层138。优选地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等来形成栅极绝缘层138。注意，栅极绝缘层138可具有单层结构或叠层结构。
例如，栅极绝缘层138能够采用将硅烷（SiH4）、氧和氮用作源气体的等离子体CVD方法、使用氧氮化硅来形成。对于栅极绝缘层138的厚度没有具体限制；例如，栅极绝缘层138能够具有10 nm至500 nm（包括两端）的厚度。在采用叠层结构的情况下，例如，栅极绝缘层138优选地是厚度为50 nm至200 nm（包括两端）的第一栅极绝缘层以及第一栅极绝缘层之上的厚度为5 nm至300 nm（包括两端）的第二栅极绝缘层的叠层。
如果氢、水等包含在栅极绝缘层138中，则氢可进入氧化物半导体层或者从氧化物半导体层提取氧，由此可能使晶体管的特性降级。因此，优选的是形成栅极绝缘层138，以使得包含尽可能少的氢或水。
在采用溅射方法等的情况下，例如，优选的是，栅极绝缘层138在去除了处理室的水分的状态中形成。为了去除处理室中的水分，优选地使用诸如低温泵、离子泵或钛升华泵之类的捕集真空泵。备选地，可使用提供有冷阱的涡轮泵。由于从采用低温泵等所排空的处理室中充分去除氢、水等，所以能够降低栅极绝缘层138中包含的杂质的浓度。
当形成栅极绝缘层138时，优选的是使用其中将诸如氢或水之类的杂质降低到少数ppm或更小的浓度（优选地为少数ppb或更小）的高纯度气体。
注意，通过去除杂质来得到的i型或实质i型氧化物半导体（高度纯化氧化物半导体）对界面电平和界面电荷相当敏感；因此，当这种氧化物半导体用于氧化物半导体层时，与栅极绝缘层的界面是重要的。换言之，将要与高度纯化的氧化物半导体层相接触的栅极绝缘层138需要具有高质量。
例如，栅极绝缘层138优选地采用使用微波（频率为2.45 GHz）的高密度等离子体CVD方法来形成，因为栅极绝缘层138能够是致密的并且具有高耐压和高质量。当高度纯化的氧化物半导体层和高质量栅极绝缘层相互紧密接触时，界面电平能够降低，并且能够得到有利的界面特性。
不用说，甚至当使用高度纯化氧化物半导体层时，也能够采用诸如溅射方法或等离子体CVD方法之类的另一种方法，只要高质量绝缘层能够作为栅极绝缘层138来形成。此外，有可能使用这样的绝缘层，其膜质量以及与氧化物半导体层的界面特性采用在形成栅极绝缘层138之后所执行的热处理得到改进。在任何情况下，形成绝缘层作为栅极绝缘层138，该绝缘层具有作为栅极绝缘层138的有利的膜质量并且能够降低与氧化物半导体层的界面电平（interface level）密度以形成有利的界面。
随后，氧化物半导体层在栅极绝缘层138之上形成，并且采用诸如使用掩模的蚀刻之类的方法来处理，使得形成岛状氧化物半导体层140（参见图5E）。
作为氧化物半导体层，能够使用任意下列氧化物半导体：作为四成分金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三成分金属氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二成分金属氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或者作为一成分金属氧化物的In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。另外，上述氧化物半导体可包含SiO2。
作为氧化物半导体层，能够使包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在这里，M表示从Ga、Al、Mn和Co中选择的金属元素的一种或多种。例如，M能够是Ga、Ga和Al、Ga和Mn、Ga和Co等。
在这个实施例中，作为氧化物半导体层，采用溅射方法、使用In-Ga-Zn-O基金属氧化物靶来形成非晶氧化物半导体层。注意，由于非晶氧化物半导体层的结晶能够通过向非晶氧化物半导体层添加硅来抑制，所以氧化物半导体层可例如使用包含2 wt%至10 wt%（包括两端）的SiO2的靶来形成。
作为用于采用溅射方法来形成氧化物半导体层的金属氧化物靶，例如，能够使用组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的金属氧化物靶。此外，也能够使用组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]的金属氧化物靶或者组成比为In2O3:Ga2O3:ZnO=1:1:4[摩尔比]的金属氧化物靶。金属氧化物靶的填充率为90%至100%（包括两端），优选地大于或等于95%（例如99.9%）。致密氧化物半导体层通过使用具有高填充率的金属氧化物靶来形成。
其中形成氧化物半导体层的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或者包含稀有气体（通常为氩）和氧的混合气氛。具体来说，优选的是使用例如从其中将诸如氢、水、羟基或氢化物之类的杂质去除到少数ppm或更小（优选地为少数ppb或更小）的浓度的高纯度气体气氛。
在形成氧化物半导体层时，将衬底保持在控制为降低的压力下的处理室中，并且将衬底加热到100℃至600℃（包括两端）、优选地为200℃至400℃（包括两端）的温度。在加热衬底的同时来形成氧化物半导体层，使得氧化物半导体层中包含的杂质浓度能够降低。此外，半导体层因溅射引起的损坏能够降低。然后，将去除了氢和水的溅射气体引入处理室中，同时去除处理室中的水分，由此使用金属氧化物作为靶来形成氧化物半导体层。
优选地使用捕集真空泵，以便去除处理室中的水分。例如，能够使用低温泵、离子泵或钛升华泵。排空单元可以是提供有冷阱的涡轮泵。在采用低温泵排空的膜形成室中，去除氢原子、诸如水（H2O）之类的包含氢原子的化合物（以及更优选地还有包含碳原子的化合物）等，由此能够降低膜形成室中形成的氧化物半导体层中包含的杂质浓度。
氧化物半导体层能够在例如下列条件下形成：衬底与靶之间的距离为100 mm；压力为0.6 Pa；直流（DC）电源为0.5 kW；以及气氛为氧（氧流量的比例为100%）。注意，优选的是使用脉冲直流（DC）电源，因为能够降低灰尘，并且能够使厚度分布降低。氧化物半导体层的厚度为2 nm至200 nm（包括两端），优选地为5 nm至30 nm（包括两端）。注意，氧化物半导体层的适当厚度根据待使用的氧化物半导体材料而有所不同；因此，厚度可根据待使用材料来确定。
注意，在氧化物半导体层采用溅射方法来形成之前，优选地执行反向溅射，其中通过引入氩气体来生成等离子体，使得去除栅极绝缘层138的表面上的灰尘。在这里，反向溅射是一种方法，其中离子与待处理表面碰撞，使得表面经过修正，与离子与溅射靶碰撞的标准溅射相反。用于使离子与待处理表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛下施加到待处理表面，使得等离子体在衬底附近生成。注意，氮、氦、氧等的气氛可用来代替氩气氛。
作为用于氧化物半导体层的蚀刻方法，可采用干法蚀刻或湿法蚀刻。不用说，干法蚀刻和湿法蚀刻能够结合使用。蚀刻条件（例如蚀刻气体或蚀刻剂、蚀刻时间和温度）根据材料来适当设置，使得氧化物半导体层能够蚀刻为预期形状。
用于干法蚀刻的蚀刻气体的示例是包含氯的气体（氯基气体，诸如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）或者四氯化碳（CCl4））等。此外，可使用包含氟的气体（氟基气体，诸如四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）或者三氟甲烷（CHF3））、溴化氢（HBr）、氧（O2）、添加了诸如氦（He）或氩（Ar）之类的稀有气体的任意这些气体等。
作为干法蚀刻方法，能够使用平行板RIE（反应离子蚀刻）方法或ICP（电感耦合等离子体）蚀刻方法。为了将氧化物半导体层蚀刻为预期形状，适当地设置蚀刻条件（例如施加到线圈电极的电功率量、施加到衬底侧的电极的电功率量和衬底侧的电极温度）。
作为用于湿法蚀刻的蚀刻剂，能够使用磷酸、醋酸和硝酸的混合溶液、氨过氧化氢混合物（氨、水和过氧化氢溶液的混合物）等。还可使用诸如ITO07N（由KANTO CHEMICALCO., INC.生产）之类的蚀刻剂。
然后，优选地对氧化物半导体层执行第一热处理。氧化物半导体层能够通过第一热处理来脱水或脱氢。第一热处理的温度为300℃至800℃（包括两端），优选地为400℃至700℃（包括两端），更优选地为450℃至700℃（包括两端），以及进一步优选地为550℃至700℃（包括两端）。
在以350℃或更高的温度执行第一热处理时，能够对氧化物半导体层进行脱水或脱氢，使得氧化物半导体层中的氢浓度能够降低。另外，在以450℃或更高的温度来执行第一热处理时，氧化物半导体层中的氢浓度能够进一步降低。此外，在以550℃或更高的温度来执行第一热处理时，氧化物半导体层中的氢浓度能够更进一步降低。例如，将衬底引入其中使用电阻加热元件等的电炉中，并且氧化物半导体层140以450℃在氮气氛下经过1小时热处理。氧化物半导体层140在热处理期间没有暴露于空气，使得能够防止水或氢的进入。
热处理设备并不局限于电炉，而能够是用于通过来自诸如加热气体之类的介质的热传导或热辐射来加热待处理对象的设备。例如，可使用诸如气体快速热退火（GRTA）设备或灯快速热退火（LRTA）设备之类的快速热退火（RTA）设备。
LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯之类的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，例如氮或者诸如氩之类的稀有气体。
例如，作为第一热处理，GRTA过程可按如下所述来执行。将衬底放进已经加热到650℃至700℃的高温的惰性气体气氛，加热数分钟，并且从惰性气体气氛中取出。GRTA过程能够进行短时间的高温热处理。此外，甚至当温度超过衬底的应变点时，也能够采用GRTA过程，因为它是短时间的热处理。例如，在使用包括具有相对较低耐热性的衬底（诸如玻璃衬底）的SOI衬底的情况下，在高于温度上限（应变点）的温度下的衬底收缩成为问题，但在执行短时间热处理的情况下不成问题。
注意，作为其中执行第一热处理的惰性气体气氛，优选的是采用这样的气氛，其包含氮或稀有气体（例如氦、氖或氩）作为其主要成分但没有包含水、氢等。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度大于或等于6 N（99.9999%）、优选地大于或等于7 N（99.99999%）（即，杂质浓度小于或等于1 ppm，优选地小于或等于0.1 ppm）。
注意，惰性气体气氛在该过程期间可改变成包含氧的气氛。例如，在电炉用于第一热处理的情况下，当热处理温度下降时，气氛会改变。例如，热处理能够在诸如稀有气体（例如氦、氖或氩）或氮之类的惰性气体的气氛下（以恒定温度）执行，并且当热处理温度下降时，气氛能够切换到包含氧的气氛。作为包含氧的气氛，能够使用氧气或者氧气和氮气的混合气体。又在采用包含氧的气氛的情况下，优选的是，气氛没有包含水、氢等。备选地，所使用的氧气或氮的纯度优选地大于或等于6N（99.9999%），更优选地大于或等于7N（99.99999%）（即，杂质浓度小于或等于1 ppm，优选地小于或等于0.1 ppm）。这是因为缺氧所引起的缺陷能够通过在包含氧的气氛下执行第一热处理来降低。
在一些情况下，将氧化物半导体层结晶成微晶或多晶，这取决于第一热处理的条件或者氧化物半导体层的材料。例如，在一些情况下，氧化物半导体层成为具有90%或以上或者80%或以上的结晶度的微晶氧化物半导体层。此外，在一些情况下，氧化物半导体层可以是没有包含晶体成分的非晶氧化物半导体层，这取决于第一热处理的条件或者氧化物半导体层的材料。
此外，在一些情况下，氧化物半导体层成为其中微晶体（晶粒大小为1 nm至20 nm（包括两端），通常为2 nm至4 nm（包括两端））在非晶氧化物半导体（例如氧化物半导体层的表面）中混合的层。
氧化物半导体层的电特性能够通过对齐非晶半导体中的微晶体来改变。例如，当氧化物半导体层使用In-Ga-Zn-O基金属氧化物靶来形成时，氧化物半导体层的电特性能够通过形成其中对齐了具有电各向异性的In2Ga2ZnO7的晶粒的微晶区来改变。
例如，当晶粒布置成使得In2Ga2ZnO7的c轴垂直于氧化物半导体层的表面时，沿平行于氧化物半导体层的表面的方向的导电性能够得到改进，并且沿垂直于氧化物半导体层的表面的方向的绝缘性质能够得到改进。此外，这种微晶区具有抑制诸如水或氢之类的杂质进入氧化物半导体层的功能。
注意，包括微晶区的氧化物半导体层能够通过经由GRTA过程加热氧化物半导体层的表面来形成。此外，氧化物半导体层能够根据更优选的方式通过使用溅射靶来形成，该溅射靶中Zn的量比In或Ga的量要小。
氧化物半导体层140的第一热处理能够对尚未被处理成岛状氧化物半导体层140的氧化物半导体层来执行。在那种情况下，在第一热处理之后，从加热设备中取出衬底，并且执行光刻步骤。
注意，具有对氧化物半导体层140的脱水或脱氢的效果的上述热处理又能够称作脱水处理、脱氢处理等。脱水处理或脱氢处理例如能够在形成氧化物半导体层之后、在氧化物半导体层140之上堆叠源电极或漏电极之后或者在源电极或漏电极之上形成保护绝缘层之后执行。这种脱水处理或脱氢处理可执行一次或多次。
随后，源电极或漏电极142a和源电极或漏电极142b形成为使得与氧化物半导体层140相接触（参见图5F）。源电极或漏电极142a和源电极或漏电极142b能够根据如下方式来形成：使得导电层形成为覆盖氧化物半导体层140，并且然后有选择地蚀刻。
导电层能够采用诸如溅射方法之类的PVD（物理气相沉积）方法或者诸如等离子体CVD（化学气相沉积）方法之类的CVD方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含任意这些元素作为其成分的合金等等。此外，可使用从锰、镁、锆、铍和钇中选取的材料的一种或多种。还有可能使用与从钛、钽、钨、钼、铬、钕和钪中选取的元素的一种或多种相结合的铝。
导电层可使用氧化物导电膜来形成。作为氧化物导电膜，能够使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟-氧化锡合金（In2O3-SnO2，在一些情况下缩写成ITO）、氧化铟-氧化锌合金（In2O3-ZnO）或者包含硅或氧化硅的任意这些金属氧化物材料。
在那种情况下，与用于氧化物半导体层140的材料相比，其导电率较高或者其电阻率较低的材料优选地用于氧化物导电膜。氧化物导电膜的导电率能够通过载流子浓度的增加来增加。氧化物导电膜中的载流子浓度能够通过氢浓度的增加来增加。此外，氧化物导电膜中的载流子浓度能够通过缺氧的增加来增加。
导电层能够具有单层结构或者包括两层或更多层的叠层结构。例如，导电层能够具有包含硅的铝膜的单层结构、钛膜堆叠在铝膜之上的二层结构或者钛膜、铝膜和钛膜根据这个顺序堆叠的三层结构。在这里，采用钛膜、铝膜和钛膜的三层结构。
注意，氧化物导电层可在氧化物半导体层140与导电层之间形成。氧化物导电层和导电层能够接连形成。通过设置这种氧化物导电层，源区或漏区的电阻能够降低，使得晶体管能够高速操作。
随后，源电极或漏电极142a和源电极或漏电极142b通过有选择地蚀刻导电层来形成（参见图5F）。紫外光、KrF激光或ArF激光优选地用于在形成用于蚀刻的掩模时的曝光。
晶体管的沟道长度（L）通过源电极或漏电极142a的下边缘部分与源电极或漏电极142b的下边缘部分之间的距离来确定。注意，在执行曝光以使得沟道长度（L）小于25 nm的情况下，用于形成掩模的曝光采用其波长为极短的数纳米至数十纳米的远紫外线来执行。采用远紫外线的曝光的分辨率较高，并且焦深较大。由于这些原因，有可能将掩模设计成使得后来将要形成的晶体管的沟道长度（L）小于25 nm，也就是说在10 nm至1000 nm（包括两端）的范围之内，并且电路能够以更高速度进行操作。此外，断态电流极低，这防止功率消耗的增加。
导电层和氧化物半导体层140的材料和蚀刻条件适当地调整成使得氧化物半导体层140在蚀刻导电层中没有被去除。注意，在一些情况下，氧化物半导体层140在蚀刻步骤中部分蚀刻，并且因而具有凹槽部分（凹陷部分），这取决于材料和蚀刻条件。
为了减少将要使用的掩模的数量并且减少步骤的数量，蚀刻步骤可借助于抗蚀剂掩模来执行，该抗蚀剂掩膜使用作为光可透射成具有多个强度的曝光掩模的多色调（multi-tone）掩模而形成。借助于多色调掩模所形成的抗蚀剂掩模具有多个厚度（具有阶梯状形状）并且还能够通过灰化来改变形状；因此，抗蚀剂掩模能够在多个蚀刻步骤中用于处理为不同图案。也就是说，与至少两种不同图案对应的抗蚀剂掩模能够通过使用多色调掩模来形成。因此，曝光掩模的数量能够减少，并且对应光刻步骤的数量也能够减少，由此能够简化过程。
注意，等离子体处理优选地在上述步骤之后借助于诸如N2O、N2或Ar来执行。这种等离子体处理去除附于氧化物半导体层的外露表面的水等。等离子体处理可使用氧和氩的混合气体来执行。
随后，保护绝缘层144在没有暴露于空气的情况下形成为与氧化物半导体层140的一部分相接触（参见图5G）。
保护绝缘层144能够采用诸如溅射方法之类的方法来形成，通过该方法，适当地防止诸如水和氢之类的杂质混合到保护绝缘层144。保护绝缘层144的厚度为至少1 nm。能够使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等来形成保护绝缘层144。保护绝缘层144能够具有单层结构或者叠层结构。在形成保护绝缘层144时的衬底温度优选地为室温至300℃（包括两端）。用于形成保护绝缘层144的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或者包含稀有气体（通常为氩）和氧的混合气氛。
如果氢包含在保护绝缘层144中，则氢可进入氧化物半导体层或者提取氧化物半导体层中的氧，由此背沟道侧的氧化物半导体层的电阻可能降低，并且寄生沟道可能形成。因此，重要的是在形成保护绝缘层144中不使用氢，使得氧化物绝缘层144包含尽可能少的氢。
此外，保护绝缘层144优选地在去除处理室中的水的同时来形成，以便氢、包含羟基的化合物或者水分没有包含在氧化物半导体层140和保护绝缘层144中。
优选地使用捕集真空泵，以便去除处理室中的水分。例如，优选地使用低温泵、离子泵或钛升华泵。排空单元可以是提供有冷阱的涡轮泵。在采用低温泵排空的膜形成室中，例如去除氢原子以及诸如水（H2O）等的包含氢原子的化合物；因此，能够降低膜形成室中形成的保护绝缘层144中包含的杂质浓度。
作为在形成保护绝缘层144时使用的溅射气体，优选的是使用从其中将诸如氢、水、包含羟基的化合物或者氢化物之类的杂质去除到1 ppm或更小（优选地为1 ppb或更小）的浓度的高纯度气体。
随后，第二热处理优选地在惰性气体气氛或氧气气氛下（优选地以200℃至400℃（包括两端），例如以250℃至350℃（包括两端））执行。例如，第二热处理在氮气氛下以250°C执行1小时。第二热处理能够降低晶体管的电特性的变化。
此外，可在空气中以100°C至200°C（包括两端）执行1小时至30小时（包括两端）热处理。这种热处理可在固定加热温度下执行；备选地，加热温度的如下变化可重复执行多次：加热温度从室温增加到100°C至200°C（包括两端）的温度，并且然后降低到室温。这种热处理可在形成保护绝缘层之前在降低的压力下执行。在降低的压力下，热处理时间能够缩短。这种热处理可代替第二热处理来执行，或者可在第二热处理之前或之后执行。
随后，层间绝缘层146在保护绝缘层144之上形成（参见图6A）。能够采用PVD方法、CVD方法等来形成层间绝缘层146。层间绝缘层146能够使用包括诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽之类的无机绝缘材料的材料来形成。在形成层间绝缘层146之后，优选地采用诸如CMP或蚀刻之类的方法，来对层间绝缘层146的表面进行平面化。
随后，达到电极136a、电极136b、电极136c、源电极或漏电极142a和源电极或漏电极142b的开口在层间绝缘层146、保护绝缘层144和栅极绝缘层138中形成。然后，导电层148形成为嵌入开口中（参见图6B）。开口能够采用诸如使用掩模的蚀刻之类的方法来形成。掩模能够采用诸如使用光掩模的曝光之类的方法来形成。
湿法蚀刻或干法蚀刻可用作蚀刻；在微制造方面优选地使用干法蚀刻。导电层148能够采用诸如PVD方法或CVD方法之类的膜形成方法来形成。例如，导电层148能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的导电材料或者任意这些材料的合金或化合物（例如氮化物）来形成。
具体来说，例如，有可能采用一种方法，其中钛薄膜采用PVD方法在包括开口的区域中形成，并且氮化钛薄膜采用CVD方法来形成，并且然后钨膜形成为嵌入开口中。在这里，采用PVD方法所形成的钛膜具有还原与层间绝缘层146的界面处的氧化膜以降低与下电极（在这里为电极136a、电极136b、电极136c、源电极或漏电极142a和源电极或漏电极142b）的接触电阻的功能。在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后采用电镀方法来形成铜膜。
在形成导电层148之后，导电层148的一部分采用诸如蚀刻或CMP之类的方法被去除，使得暴露层间绝缘层146，并且形成电极150a、电极150b、电极150c、电极150d和电极150e（参见图6C）。注意，当电极150a、电极150b、电极150c、电极150d和电极150e通过去除导电层148的一部分来形成时，优选地执行该过程，使得对表面进行平面化。当层间绝缘层146、电极150a、电极150b、电极150c、电极150d和电极150e的表面根据这种方式来平面化时，电极、布线、绝缘层、半导体层等能够在后来的步骤中有利地形成。
然后，进一步形成绝缘层152，并且达到电极150a、电极150b、电极150c、电极150d和电极150e的开口在绝缘层152中形成。在导电层形成为嵌入开口中之后，导电层的一部分采用诸如蚀刻或CMP之类的方法被去除。因此，暴露绝缘层152，并且形成电极154a、电极154b、电极154c和电极154d（参见图6D）。这个步骤与形成电极150a等的步骤相似；因此，省略详细描述。
在晶体管402采用上述方法来形成的情况下，氧化物半导体层140中的氢浓度为5×1019 /cm3或更小，并且晶体管402的断态电流在室温下为1×10-13 A或更小。氧化物半导体层中的载流子浓度小于1×1014 /cm3。具有优良特性的晶体管402能够通过应用氧化物半导体层140来得到，其中氧化物半导体层140如上所述通过充分降低氢浓度并且提供氧来高度纯化。此外，由于非易失性锁存电路包括在下部使用除了氧化物半导体之外的材料所形成的晶体管160，以及在上部使用氧化物半导体所形成的晶体管402，所以有可能制造具有两种晶体管的特性的优良非易失性锁存电路以及使用非易失性锁存电路的半导体器件。
注意，优选的是，在降低氢浓度之后不久将氧提供给氧化物半导体层140，因为不存在氢、水等进入氧化物半导体层的可能性，并且因而能够实现具有极有利的特性的氧化物半导体层。不用说，用于降低氢浓度的处理以及用于提供氧的处理不需要接连执行，只要能够实现具有有利的特性的氧化物半导体层。例如，另一种处理可在用于降低氢浓度的处理与用于提供氧的处理之间执行。备选地，两个处理可同时执行。
注意，作为能够与氧化物半导体相比的半导体材料给出碳化硅（例如4H-SiC）。氧化物半导体和4H-SiC具有某些共同方面。载流子密度为其中之一。根据费米-迪拉克分布，将氧化物半导体中的少数载流子的密度估计为大约1×10-7 /cm3。少数载流子密度的这个值极小，与4H-SiC中的6.7×10-11 /cm3相似。当氧化物半导体的少数载流子密度与硅的本征载流子密度（大约为1.4×1010 /cm3）相比时，能够很好理解，氧化物半导体的少数载流子密度相当低。
此外，氧化物半导体的能带隙为3.0 eV至3.5 eV，并且4H-SiC的能带隙为3.26eV。因此，氧化物半导体和碳化硅在它们均为宽能隙半导体方面是相似的。
另一方面，在氧化物半导体与碳化硅之间存在主要差异，即，过程温度。由于在使用碳化硅的半导体过程中一般需要在1500℃至2000℃的热处理，所以难以形成碳化硅以及使用除了碳化硅之外的半导体材料所形成的半导体元件的叠层。这是因为在这样的高温度下损坏半导体衬底、半导体元件等。同时，氧化物半导体能够采用300℃至500℃（玻璃转变温度或更低，直到大约700℃）的热处理来形成；因此，有可能借助于除了氧化物半导体之外的半导体材料来形成集成电路，并且然后形成包括氧化物半导体的半导体元件。
另外，与碳化硅相比，氧化物半导体是有利的，因为能够使用诸如玻璃衬底之类的低耐热衬底。此外，氧化物半导体无需经过高温的热处理，使得与碳化硅相比，能量成本能够充分降低，这是另一个优点。
虽然已经对诸如状态密度（DOS）之类的氧化物半导体的性质进行了许多研究，但是它们没有包括充分降低定域态（localized state）本身的理念。根据本文所公开的本发明的一实施例，高度纯化氧化物半导体通过去除可能影响定域态的水或氢来形成。这是基于充分降低定域态本身的理念的。这种高度纯化氧化物半导体实现极优良工业产品的制造。
此外，还有可能通过将氧提供给通过氧空位所生成的金属的悬空键并且降低因氧空位而引起的定域态，来形成更为高度纯化（i型）的氧化物半导体。例如，包含过剩氧的氧化膜形成为与沟道形成区紧密接触，并且然后氧从氧化膜提供给沟道形成区，使得因氧空位而引起的定域态能够降低。
氧化物半导体的缺陷被认为归因于因过剩氢而引起的导带下的0.1 eV至0.2 eV的能级、因缺氧而引起的深能级。彻底去除氢并且充分提供氧以用于消除这种缺陷，这作为一种技术思想是正确的。
氧化物半导体一般被认为是n型半导体；但是，根据本文所公开的本发明的一实施例，i型半导体通过去除杂质、特别是水和氢来实现。在这方面，可以说，本文所公开的本发明的一个实施例包括新技术理念，因为它不同于i型半导体、诸如添加有杂质的硅。
以上描述了该示例，其中，在非易失性锁存电路400的元件之中，除了氧化物半导体之外的材料用作半导体材料，该半导体材料用于除了使用氧化物半导体的晶体管402之外的元件。但是，本文所公开的本发明并不局限于此。在非易失性锁存电路400的元件之中，氧化物半导体还能够用作用于除了晶体管402之外的元件的半导体材料。
<使用氧化物半导体的晶体管的导电机制>
在这里将参照图7、图8、图9A和图9B以及图10来描述使用氧化物半导体的晶体管的导电机制。注意，以下描述为了易于理解而基于理想情况的假设，但不一定反映实际情况。还要注意，以下描述仅仅是考虑事项，而没有影响本发明的有效性。
图7是使用氧化物半导体的晶体管（薄膜晶体管）的截面图。氧化物半导体层（OS）隔着栅极绝缘层（GI）设置在栅电极（GE1）之上，并且源电极（S）和漏电极（D）设置在氧化物半导体层之上。绝缘层设置成使得覆盖源电极（S）和漏电极（D）。
图8是图7的截面A-A’的能带图（示意图）。图8中，黑圆圈（●）和白圆圈（○）分别表示电子和空穴，并且具有电荷（-q, +q）。通过施加到漏电极的正电压（VD>0），虚线示出没有电压施加到栅电极（VG=0）的情况，以及实线示出正电压施加到栅电极（VG>0）的情况。在没有电压施加到栅电极的情况下，载流子（电子）由于高电位势垒而没有从电极注入到氧化物半导体侧，使得电流没有流动，这表示断态。另一方面，当正电压施加到栅电极时，电位势垒降低，并且因而电流流动，这表示通态。
图9A和图9B是沿图7的B-B’的能带图（示意图）。图9A示出其中正电压（VG>0）施加到栅电极（GE1）并且载流子（电子）在源电极与漏电极之间流动的状态。图9B示出其中负电压（VG<0）施加到栅电极（GE1）并且少数载流子没有流动的断态。
图10示出真空能级与金属的功函数（φM）之间以及真空能级与氧化物半导体的电子亲和力（χ）之间的关系。在正常温度下，金属中的电子退化，并且费米能级位于导带中。另一方面，常规氧化物半导体是n型半导体，其中费米能级（EF）远离位于带隙中间的本征费米能级（Ei），并且位于更接近导带。注意，已知的是，氢的一部分是氧化物半导体中的施体，并且是使氧化物半导体作为n型半导体的一个要素。
另一方面，根据本文所公开的本发明的一实施例的氧化物半导体是根据以下方式来得到的本征（i型）或实质本征氧化物半导体：从氧化物半导体消除作为n型氧化物半导体的要素的氢并且纯化氧化物半导体，使得尽可能多地防止除了氧化物半导体的主要成分之外的元素（即，杂质元素）包含在其中。也就是说，特征在于，不是通过添加杂质元素，而是通过尽可能多地去除诸如氢和水之类的杂质，来得到纯化i型（本征）半导体或者与其接近的半导体。因此，费米能级（EF）能够比得上本征费米能级（Ei）。
据说，氧化物半导体的带隙（Eg）为3.15 eV，以及其电子亲和力（χ）为4.3 eV。源电极和漏电极中包含的钛（Ti）的功函数大致等于氧化物半导体的电子亲和力（χ）。在这种情况下，在金属与氧化物半导体之间的界面处没有形成电子的肖特基势垒。
在那时，如图9A所示，电子在栅极绝缘层与高度纯化氧化物半导体之间的界面附近移动（在能量方面稳定的氧化物半导体的最低部分）。
另外，如图9B所示，当负电位施加到栅电极（GE1）时，电流的值非常接近零，因为作为少数载流子的空穴基本上为零。
这样，本征（i型）或者实质本征氧化物半导体通过高度纯化成使得尽可能少地包含除了其主要成分之外的元素（即，杂质元素）来得到。因此，氧化物半导体与栅极绝缘层之间的界面的特性变得重要。为此，栅极绝缘层需要能够形成与氧化物半导体的有利界面。具体来说，优选的是使用例如下列绝缘层：采用CVD方法形成的绝缘层，该CVD方法使用采用VHF频带至微波频带的范围之内的电源频率而生成的高密度等离子体，或者采用溅射方法形成的绝缘层。
当氧化物半导体经过高度纯化并且使氧化物半导体与栅极绝缘层之间的界面有利时，在晶体管的沟道宽度（W）为1×104 μm以及沟道长度（L）为3 μm的情况下，例如，有可能实现1×10-13 A或以下的断态电流以及0.1 V/dec.的亚阈值摆动（S值）（栅极绝缘层为100nm厚）。
当氧化物半导体如上所述高度纯化成使得尽可能少地包含除了其主要成分之外的元素（即，杂质元素）时，晶体管能够根据有利方式进行操作。
<使用氧化物半导体的晶体管对热载流子降级的抗性>
接下来将参照图11、图12和图13来描述使用氧化物半导体的晶体管对热载流子降级的抗性。注意，以下描述为了易于理解而基于理想情况的假设，但不一定反映实际情况。还要注意，以下描述仅仅是考虑事项。
热载流子降级的主要原因是沟道热电子注入（CHE注入）和漏极雪崩热载流子注入（DAHC注入）。注意，为了简洁起见，下面仅考虑电子。
CHE注入指的是一种现象，其中将获得了比半导体层中的栅极绝缘层的势垒要高的能量的电子注入栅极绝缘层等中。电子通过被低电场加速来获得能量。
DAHC注入指的是一种现象，其中将通过高电场所加速的电子的碰撞所生成的电子注入栅极绝缘层等中。DAHC注入和CHE注入之间的差别是它们是否涉及碰撞电离所引起的雪崩击穿。注意，DAHC注入要求具有比半导体的带隙要高的动能的电子。
图11示出从硅（Si）的能带结构来估计的每个热载流子注入所需的能量，以及图12示出从In-Ga-Zn-O基氧化物半导体（IGZO）的能带结构来估计的每个热载流子注入所需的能量。图11和图12的每个的左边示出CHE注入，而图11和图12的每个的右边示出DAHC注入。
关于硅，DAHC注入所引起的降级比CHE注入所引起的更为严重。这产生于如下事实：没有碰撞而被加速的载流子（例如电子）在硅中非常少，而硅具有窄带隙，并且雪崩击穿易于在其中发生。雪崩击穿急剧增加能够穿过栅极绝缘层的势垒的电子的数量（即，注入栅极绝缘层中的电子），这引起降级。
关于In-Ga-Zn-O基氧化物半导体，CHE注入所需的能量与硅的情况下没有很大的差异，并且CHE注入的概率仍然较低。另一方面，由于In-Ga-Zn-O基氧化物半导体的带隙比硅要宽，所以DAHC注入所需的能量增加，并且因而雪崩击穿不太可能发生。换言之，CHE注入和DAHC注入的概率均较低，并且与使用硅的情况相比，热载流子降级不太可能发生。
同时，In-Ga-Zn-O基氧化物半导体的带隙可比得上作为具有高耐压的材料引起关注的碳化硅（SiC）的带隙。图13示出与4H-SiC有关的每个热载流子注入所需的能量。关于CHE注入，In-Ga-Zn-O基氧化物半导体具有略高的阈值，并且能够认为具有优点。
如上所述，能够看到，与硅相比，In-Ga-Zn-O基氧化物半导体具有对热载流子降级的显著更高的抗性以及对源极-漏极击穿的更高的抗性。还能够认为，能够得到可比得上碳化硅的耐压。
<使用氧化物半导体的晶体管中的短沟道效应>
接下来参照图14和图15来描述使用氧化物半导体的晶体管中的短沟道效应。注意，以下描述为了易于理解而基于理想情况的假设，但不一定反映实际情况。还要注意，以下描述仅仅是考虑事项。
短沟道效应指的是随晶体管的小型化（沟道长度（L）的减小）而变得明显的电特性的降级。短沟道效应产生于漏极对源极的影响。短沟道效应的具体示例是阈值电压的降低、亚阈值摆动（S值）的增加、泄漏电流的增加等。
在这里，能够抑制短沟道效应的结构通过装置模拟来检验。具体来说，制备各具有不同载流子浓度和氧化物半导体层的不同厚度的四种模型，并且检查沟道长度（L）与阈值电压（Vth）之间的关系。作为模型，采用底栅晶体管，在每个中氧化物半导体具有1.7×10-8/cm3或1.0×1015 /cm3的载流子浓度，并且氧化物半导体层厚度为1 μm或30 nm。注意，In-Ga-Zn-O基氧化物半导体用于氧化物半导体层，并且厚度为100 nm的氧氮化硅膜用作栅极绝缘层。假定在氧化物半导体中，带隙为3.15 eV，电子亲和力为4.3 eV，相对电容率为15，以及电子迁移率为10 cm2 /Vs。假定氧氮化硅膜的相对电容率为4.0。使用Silvaco Inc.生产的装置模拟软件“ATLAS”来执行计算。
注意，在顶栅晶体管与底栅晶体管之间的计算结果中没有显著差异。图14和图15示出计算结果。图14示出载流子浓度为1.7×10-8 /cm3的情况，以及图15示出载流子浓度为1.0×1015 /cm3的情况。图14和图15各示出其沟道长度（L）为10 μm的晶体管用作参考并且沟道长度（L）从10 μm到1 μm改变时的阈值电压（Vth）的变化量（ΔVth）。如图14所示，在氧化物半导体中的载流子浓度为1.7×10-8 /cm3并且氧化物半导体层的厚度为1 μm的情况下，阈值电压的变化量（ΔVth）为-3.6 V。此外，如图14所示，在氧化物半导体中的载流子浓度为1.7×10-8 /cm3并且氧化物半导体层的厚度为30 nm的情况下，阈值电压的变化量（ΔVth）为-0.2 V。另外，如图15所示，在氧化物半导体中的载流子浓度为1.0×1015 /cm3并且氧化物半导体层的厚度为1 μm的情况下，阈值电压的变化量（ΔVth）为-3.6 V。此外，如图15所示，在氧化物半导体中的载流子浓度为1.0×1015 /cm3并且氧化物半导体层的厚度为30 nm的情况下，阈值电压的变化量（ΔVth）为-0.2 V。结果表明，短沟道效应能够在使用氧化物半导体的晶体管中通过氧化物半导体层的厚度的减小得到抑制。例如，在沟道长度（L）大约为1 μm的情况下，即使对于具有充分高的载流子浓度的氧化物半导体层，也能够理解，当氧化物半导体层的厚度设置为大约30 nm时，能够充分抑制短沟道效应。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当组合。
[实施例2]
在这个实施例中，将参照图16、图17A至图17E以及图18A至图18D来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的元件的结构、制造方法等的另一个示例。在这个实施例中，非易失性锁存电路的配置与图1中相似。
图16是示出非易失性锁存电路的元件的结构的示例的截面图。图16是一个示例，其中，在非易失性锁存电路的元件之中，在上部使用氧化物半导体所形成的晶体管402的结构与图3A和图3B中不同。换言之，图16是顶栅晶体管应用于在上部使用氧化物半导体所形成的晶体管402的示例。其它元件的结构（下部的晶体管的结构等）与图3A和图3B中相似。
<非易失性锁存电路的元件的结构>
图16中，使用除了氧化物半导体之外的材料的晶体管160设置在下部，而使用氧化物半导体的晶体管402设置在上部。使用除了氧化物半导体之外的材料的晶体管160能够用作锁存部分的第一元件（D1）412和第二元件（D2）413中包含的晶体管。借助于除了氧化物半导体之外的材料，能够实现高速操作。非易失性锁存电路的其它元件也能够具有与晶体管160相似或可比较的结构。
能够使用晶体管402或晶体管160中包含的导电膜、半导体膜、绝缘膜等来形成诸如非易失性锁存电路的电容器404之类的元件。注意，晶体管160和晶体管402在这里是n沟道晶体管；备选地，可使用p沟道晶体管。易于使用p沟道晶体管作为晶体管160。
晶体管160包括：沟道形成区116，其设置在包含半导体材料的衬底100中；隔着沟道形成区116所形成的杂质区114和高浓度区120（杂质区114和高浓度区120的组合能够简单地称作杂质区）；沟道形成区116之上的栅极绝缘层108a；栅极绝缘层108a之上的栅电极110a；电连接到杂质区114的源电极或漏电极130a；以及电连接到杂质区114的源电极或漏电极130b。
在这里，侧壁绝缘层118在栅电极110a的侧面形成。此外，从平面看到，高浓度区120在没有与侧壁绝缘层118重叠的衬底100的区域中形成，并且金属化合物区124与高浓度区120相接触。此外，元件隔离绝缘层106在衬底100之上形成以使得包围晶体管160，并且层间绝缘层126和层间绝缘层128形成为覆盖晶体管160。
源电极或漏电极130a和源电极或漏电极130b通过层间绝缘层126和层间绝缘层128中形成的开口电连接到金属化合物区124。换言之，源电极或漏电极130a和源电极或漏电极130b通过金属化合物区124电连接到高浓度区120和杂质区114。
晶体管402包括：设置在绝缘层168之上的氧化物半导体层140；源电极或漏电极142a和源电极或漏电极142b，设置在氧化物半导体层140之上并且电连接到氧化物半导体层140；栅极绝缘层166，设置成覆盖氧化物半导体层140、源电极或漏电极142a和源电极或漏电极142b；以及栅电极178，设置在栅极绝缘层166之上与氧化物半导体层140重叠的区域中（参见图16）。
在这里，氧化物半导体层140优选地是通过充分去除诸如氢之类的杂质并且提供氧来高度纯化的氧化物半导体层。具体来说，通过SIMS（二次离子质谱法）来测量的氧化物半导体层140中的氢浓度能够设置为小于或等于5×1019 /cm3，优选地小于或等于5×1018 /cm3，更优选地小于或等于5×1017 /cm3，以及进一步优选地小于1×1016 /cm3。
注意，在通过充分降低氢浓度并且提供氧来高度纯化的氧化物半导体层140中，与一般的硅晶圆（添加了诸如磷或硼之类的少量杂质元素的硅晶圆）中的载流子浓度（大约为1×1014 /cm3）相比，载流子浓度充分低（例如小于1×1012 /cm3，优选地小于1×1011 /cm3）。
这样，通过使用i型或实质i型氧化物半导体，能够得到具有极有利的断态电流特性的晶体管402。例如，当漏极电压VD为+1 V或+10 V并且栅极电压VG的范围是从-5 V至-20V时，断态电流在室温下小于或等于1×10-13 A。此外，上述晶体管具有常断晶体管的特性。因此，泄漏电流、即栅电极与源电极之间的电压大约为0 V的状态下的断态电流，比使用硅的晶体管的泄露电流要小许多。例如，每单位沟道宽度的泄漏电流在室温下小于或等于10aA/μm。
此外，在温度特性方面，甚至在高温下，断态电流也能够充分低，而通态电流能够充分高。例如，作为晶体管402的VG-ID特性，以断态电流、通态电流、迁移率和S值的较低温度相关性在-25℃至150℃的范围之内得到数据。此外，得到表明在上述温度范围之内的断态电流极低至1×10-13 A或更小的数据。原因之一在于，通过充分降低氢浓度以便高度纯化来得到并且具有极低载流子浓度的i型或实质i型氧化物半导体用作氧化物半导体。
当使用通过充分降低氢浓度来高度纯化的氧化物半导体层140并且降低晶体管402的断态电流时，能够实现具有新结构的半导体器件。
另外，在晶体管402之上，设置层间绝缘层170和层间绝缘层172。在这里，栅极绝缘层166、层间绝缘层170和层间绝缘层172提供有达到源电极或漏电极142a和源电极或漏电极142b的开口。电极154d和电极154e通过开口与源电极或漏电极142a和源电极或漏电极142b相接触。与形成电极154d和电极154e同时，形成电极154a、电极154b和电极154c，这些电极通过栅极绝缘层166、层间绝缘层170和层间绝缘层172中的开口分别与电极136a、电极136b和电极136c相接触。
绝缘层156在层间绝缘层172之上形成。电极158a、电极158b、电极158c和电极158d形成为使得嵌入绝缘层156中。在这里，电极158a与电极154a相接触，电极158b与电极154b相接触，电极158c与电极154c和电极154d相接触，以及电极158d与电极154e相接触。
也就是说，晶体管402的源电极或漏电极142a通过电极130c、电极136c、电极154c、电极158c和电极154d电连接到另一个元件（例如使用除了氧化物半导体之外的材料的晶体管）（参见图16）。另外，晶体管402的源电极或漏电极142b通过电极154e和电极158d电连接到另一个元件。注意，连接电极（例如电极130c、电极136c、电极154c、电极158c和电极154d）的结构并不局限于上述结构，而适当的添加、省略等是可能的。
<非易失性锁存电路的元件的制造方法>
接下来将描述非易失性锁存电路的元件的制造方法的示例。通过下面所述的制造方法，能够制造非易失性锁存电路的元件。注意，晶体管160的制造方法与图4A至图4H相似；因此，省略其描述。将参照图17A至图17E以及图18A至图18D来描述晶体管402的制造方法。
<上部的晶体管的制造方法>
接下来，将参照图17A至图17E以及图18A至图18D来描述用于在层间绝缘层128之上制造晶体管402的步骤。注意，图17A至图17E以及图18A至图18D示出用于在层间绝缘层128之上制造电极、晶体管402等的步骤；因此，省略了置于晶体管402之下的晶体管160等。
首先，绝缘层132在层间绝缘层128、源电极或漏电极130a、源电极或漏电极130b和电极130c之上形成。随后，达到源电极或漏电极130a、源电极或漏电极130b和电极130c的开口在绝缘层132中形成。然后，导电层形成为嵌入开口中。此后，导电层的一部分通过蚀刻、CMP等被去除，使得暴露绝缘层132，并且形成电极136a、电极136b和电极136c（参见图17A）。
能够采用PVD方法、CVD方法等来形成绝缘层132。绝缘层132能够使用包括诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽之类的无机绝缘材料的材料来形成。
开口能够在绝缘层132中采用诸如使用掩模的蚀刻之类的方法来形成。掩模能够采用诸如使用光掩模的曝光之类的方法来形成。湿法蚀刻或干法蚀刻可用作蚀刻；在微制造方面优选地使用干法蚀刻。
导电层能够采用诸如PVD方法或CVD方法之类的膜形成方法来形成。例如，导电层能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的导电材料或者任意这些材料的合金或化合物（例如氮化物）来形成。
更具体来说，例如，有可能采用一种方法，其中钛薄膜采用PVD方法在包括开口的区域中形成，并且氮化钛薄膜采用CVD方法来形成，并且然后钨膜形成为嵌入开口中。在这里，采用PVD方法所形成的钛膜具有还原可能在下电极（在这里为源电极或漏电极130a、源电极或漏电极130b、电极130c等）的表面上形成的氧化膜以降低与下电极的接触电阻的功能。
在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后采用电镀方法来形成铜膜。注意，不仅所谓的单镶嵌方法而且双镶嵌方法均能够被采用。
在形成电极136a、电极136b和电极136c时，该过程优选地通过CMP等等来执行，使得对表面进行平面化。当绝缘层132、电极136a、电极136b和电极136c的表面根据这种方式来平面化时，电极、布线、绝缘层、半导体层等能够在后来的步骤中有利地形成。
随后，绝缘层168形成为覆盖绝缘层132、电极136a、电极136b和电极136c。随后，氧化物半导体层在绝缘层168之上形成，并且采用诸如使用掩模的蚀刻之类的方法来处理，使得形成岛状氧化物半导体层140（参见图17B）。
能够采用CVD方法、溅射方法等来形成用作基底的绝缘层168。优选地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等来形成绝缘层168。注意，绝缘层168可具有单层结构或叠层结构。对于绝缘层168的厚度没有具体限制；例如，绝缘层168能够在10 nm至500 nm（包括两端）的范围之内形成。在这里，绝缘层168不是必要的组件；因此，没有设置绝缘层168的结构也是可能的。
如果氢、水等包含在绝缘层168中，则氢可进入氧化物半导体层或者从氧化物半导体层提取氧，由此可能使晶体管的特性降级。因此，优选的是形成绝缘层168，以使得包含尽可能少的氢或水。
在采用溅射方法等的情况下，例如，优选的是，绝缘层168在去除了处理室的水分的状态中形成。为了去除处理室中的水分，优选地使用诸如低温泵、离子泵或钛升华泵之类的捕集真空泵。备选地，可使用提供有冷阱的涡轮泵。由于从采用低温泵等所排空的处理室中充分去除氢、水等，所以绝缘层168中包含的杂质的浓度能够降低。
当形成绝缘层168时，优选的是使用其中将诸如氢或水之类的杂质降低到少数ppm或更小的浓度（优选地为10 ppb或更小）的高纯度气体。
作为氧化物半导体层，能够使用任意下列氧化物半导体：作为四成分金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三成分金属氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二成分金属氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或者作为一成分金属氧化物的In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。另外，上述氧化物半导体可包含SiO2。
作为氧化物半导体层，能够使包含由InMO3（ZnO）m（m>0）所表示的材料的薄膜。在这里，M表示从Ga、Al、Mn和Co中所选的金属元素的一种或多种。例如，M能够是Ga、Ga和Al、Ga和Mn、Ga和Co等。
在这个实施例中，作为氧化物半导体层，采用溅射方法、使用In-Ga-Zn-O基金属氧化物靶来形成非晶氧化物半导体层。注意，由于非晶氧化物半导体层的结晶能够通过向非晶氧化物半导体层添加硅来抑制，所以氧化物半导体层可例如使用包含2 wt%至10 wt%（包括两端）的SiO2的靶来形成。
作为用于采用溅射方法来形成氧化物半导体层的金属氧化物靶，例如，能够使用组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的金属氧化物靶。此外，也能够使用组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]的金属氧化物靶或者组成比为In2O3:Ga2O3:ZnO=1:1:4[摩尔比]的金属氧化物靶。金属氧化物靶的填充率为90%至100%（包括两端），优选地大于或等于95%（例如99.9%）。致密氧化物半导体层通过使用具有高填充率的金属氧化物靶来形成。
其中形成氧化物半导体层的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或者包含稀有气体（通常为氩）和氧的混合气氛。具体来说，优选的是使用例如从其中将诸如氢、水、羟基或氢化物之类的杂质去除到少数ppm或更小（优选地为少数ppb或更小）的浓度的高纯度气体气氛。
在形成氧化物半导体层时，将衬底保持在控制为降低的压力下的处理室中，并且将衬底加热到100℃至600℃（包括两端）、优选地为200℃至400℃（包括两端）的温度。然后，将去除了氢和水的溅射气体引入处理室中，同时去除处理室中的水分，由此使用金属氧化物作为靶来形成氧化物半导体层。在加热衬底的同时来形成氧化物半导体层，使得氧化物半导体层中包含的杂质浓度能够降低。此外，氧化物半导体层因溅射引起的损坏能够降低。
优选地使用捕集真空泵，以便去除处理室中的水分。例如，能够使用低温泵、离子泵或钛升华泵。备选地，可使用提供有冷阱的涡轮泵。由于从采用低温泵所排空的处理室中去除氢、水等，所以氧化物半导体层中的杂质浓度能够降低。
氧化物半导体层能够在例如下列条件下形成：衬底与靶之间的距离为100 mm；压力为0.6 Pa；直流（DC）电源为0.5 kW；以及气氛为氧（氧流量的比例为100%）。注意，优选的是使用脉冲直流（DC）电源，因为能够降低灰尘，并且能够使厚度分布降低。氧化物半导体层的厚度为2 nm至200 nm（包括两端），优选地为5 nm至30 nm（包括两端）。注意，氧化物半导体层的适当厚度根据待使用的氧化物半导体材料、半导体器件的预期目的等等而有所不同；因此，厚度可根据待使用材料、预期目的等等来确定。
注意，在氧化物半导体层采用溅射方法来形成之前，优选地执行反向溅射，其中通过引入氩气体来生成等离子体，使得去除绝缘层168的表面上的灰尘。在这里，反向溅射是一种方法，其中离子与待处理表面碰撞，使得表面经过修正，与离子与溅射靶碰撞的标准溅射相反。用于使离子与待处理表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛下施加到待处理表面，使得等离子体在衬底附近生成。注意，氮、氦、氧等的气氛可用来代替氩气氛。
作为用于氧化物半导体层的蚀刻方法，可采用干法蚀刻或湿法蚀刻。不用说，干法蚀刻和湿法蚀刻能够结合使用。蚀刻条件（例如蚀刻气体或蚀刻剂、蚀刻时间和温度）根据材料来适当设置，使得氧化物半导体层能够蚀刻为预期形状。
作为干法蚀刻方法，能够使用平行板RIE（反应离子蚀刻）方法或ICP（电感耦合等离子体）蚀刻方法。又在这种情况下，需要适当地设置蚀刻条件（例如施加到线圈电极的电功率量、施加到衬底侧的电极的电功率量和衬底侧的电极温度）。
用于干法蚀刻的蚀刻气体的示例是包含氯的气体（氯基气体，诸如氯（Cl2）、三氯化硼（BCl3）、四氯化硅（SiCl4）或者四氯化碳（CCl4））等。此外，可使用包含氟的气体（氟基气体，诸如四氟化碳（CF4）、六氟化硫（SF6）、三氟化氮（NF3）或者三氟甲烷（CHF3））、溴化氢（HBr）、氧（O2）、添加了诸如氦（He）或氩（Ar）之类的稀有气体的任意这些气体等。
作为用于湿法蚀刻的蚀刻剂，能够使用磷酸、醋酸和硝酸的混合溶液、氨过氧化氢混合物（氨、水和过氧化氢溶液的混合物）等。还可使用诸如ITO07N（由KANTO CHEMICALCO., INC.生产）之类的蚀刻剂。
然后，优选地对氧化物半导体层执行第一热处理。氧化物半导体层中包含的水（包括羟基）、氢等能够通过第一热处理被去除。第一热处理的温度为300℃至800℃（包括两端），优选地为400℃至700℃（包括两端），更优选地为450℃至700℃（包括两端），以及进一步优选地为550℃至700℃（包括两端）。
在以350℃或更高的温度执行第一热处理时，能够对氧化物半导体层进行脱水或脱氢，使得氧化物半导体层中的氢浓度能够降低。另外，在以450℃或更高的温度来执行第一热处理时，氧化物半导体层中的氢浓度能够进一步降低。此外，在以550℃或更高的温度来执行第一热处理时，氧化物半导体层中的氢浓度能够更进一步降低。例如，将衬底引入其中使用电阻加热元件等的电炉中，并且氧化物半导体层140以450℃在氮气氛下经过1小时热处理。氧化物半导体层140在热处理期间没有暴露于空气，使得能够防止水或氢的进入。
热处理设备并不局限于电炉，而能够是用于通过来自诸如加热气体之类的介质的热传导或热辐射来加热待处理对象的设备。例如，可使用诸如气体快速热退火（GRTA）设备或灯快速热退火（LRTA）设备之类的快速热退火（RTA）设备。
LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯之类的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，例如氮或者诸如氩之类的稀有气体。
例如，作为第一热处理，GRTA过程可按如下所述来执行。将衬底放进已经加热到650℃至700℃的高温的惰性气体气氛，加热数分钟，并且从惰性气体气氛中取出。GRTA过程能够进行短时间的高温热处理。此外，甚至当温度超过衬底的温度上限时，也能够采用GRTA过程，因为它是短时间的热处理。例如，在使用包括具有相对较低耐热性的衬底（诸如玻璃衬底）的SOI衬底的情况下，在高于温度上限（应变点）的温度下的衬底收缩成为问题，但在执行短时间热处理的情况下不成问题。
注意，作为其中执行第一热处理的惰性气体气氛，优选的是采用这样的气氛，其包含氮或稀有气体（例如氦、氖或氩）作为其主要成分但没有包含水、氢等。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度大于或等于6N（99.9999%）、优选地大于或等于7N（99.99999%）（即，杂质浓度小于或等于1 ppm，优选地小于或等于0.1 ppm）。
注意，惰性气体气氛在该过程期间可改变成包含氧的气氛。例如，在电炉用于第一热处理的情况下，当热处理温度下降时，气氛会改变。例如，热处理能够在诸如稀有气体（例如氦、氖或氩）或氮之类的惰性气体的气氛下（以恒定温度）执行，并且当热处理温度下降时，气氛能够切换到包含氧的气氛。作为包含氧的气氛，能够使用氧气或者氧气和氮气的混合气体。
又在采用包含氧的气氛的情况下，优选的是，气氛没有包含水、氢等。备选地，所使用的氧气或氮的纯度优选地大于或等于6N（99.9999%），更优选地大于或等于7N（99.99999%）（即，杂质浓度小于或等于1 ppm，优选地小于或等于0.1 ppm）。这是因为缺氧所引起的缺陷能够通过在包含氧的气氛下执行第一热处理来降低。
在一些情况下，将氧化物半导体层结晶成微晶或多晶，这取决于第一热处理的条件或者氧化物半导体层的材料。例如，在一些情况下，氧化物半导体层成为具有90%或以上或者80%或以上的结晶度的微晶氧化物半导体层。此外，在一些情况下，氧化物半导体层可以是没有包含晶体成分的非晶氧化物半导体层，这取决于第一热处理的条件或者氧化物半导体层的材料。
此外，在一些情况下，氧化物半导体层成为其中微晶体（晶粒大小为1 nm至20 nm（包括两端），通常为2 nm至4 nm（包括两端））在非晶氧化物半导体（例如氧化物半导体层的表面）中混合的层。氧化物半导体层的电特性能够通过根据上述方式对齐非晶半导体中的微晶体来改变。
例如，当氧化物半导体层使用In-Ga-Zn-O基金属氧化物靶来形成时，氧化物半导体层的电特性能够通过形成其中对齐了具有电各向异性的In2Ga2ZnO7的晶粒的微晶区来改变。例如，微晶区优选地是其中晶粒布置成使得In2Ga2ZnO7的c轴垂直于氧化物半导体层的表面的区域。
通过形成其中晶粒根据这种方式来布置的区域，沿平行于氧化物半导体层的表面的方向的导电率能够得到改进，并且沿垂直于氧化物半导体层的表面的方向的绝缘性质能够得到改进。此外，这种微晶区具有抑制诸如水或氢之类的杂质进入氧化物半导体层的功能。
注意，包括微晶区的氧化物半导体层能够通过经由GRTA过程加热氧化物半导体层的表面来形成。此外，氧化物半导体层能够根据更优选的方式通过使用溅射靶来形成，该溅射靶中Zn的量比In或Ga的量要小。
氧化物半导体层140的第一热处理能够对尚未被处理成岛状氧化物半导体层140的氧化物半导体层来执行。在那种情况下，在第一热处理之后，从加热设备中取出衬底，并且执行光刻步骤。
注意，上述第一热处理又能够称作脱水处理、脱氢处理等。脱水处理或脱氢处理例如能够在形成氧化物半导体层之后、在氧化物半导体层140之上堆叠源电极或漏电极之后或者在源电极或漏电极之上形成栅极绝缘层之后执行。这种脱水处理或脱氢处理可执行一次或多次。
随后，在导电层142形成为使得与氧化物半导体层140相接触之后，绝缘层164在导电层142之上形成（参见图17C）。注意，不一定形成绝缘层164。
导电层142能够采用诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。作为用于导电层142的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素、包含任意这些元素作为其成分的合金等等。此外，可使用从锰、镁、锆、铍和钇中选取的材料的一种或多种。还有可能使用与从钛、钽、钨、钼、铬、钕和钪中选取的元素的一种或多种相结合的铝。
导电层142可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟-氧化锡合金（In2O3-SnO2，在一些情况下缩写成ITO）、氧化铟-氧化锌合金（In2O3-ZnO）或者包含硅或氧化硅的任意这些金属氧化物材料。
导电层142能够具有单层结构或者包括两层或更多层的叠层结构。例如，导电层142能够具有包含硅的铝膜的单层结构、钛膜堆叠在铝膜之上的二层结构或者钛膜、铝膜和钛膜根据这个顺序堆叠的三层结构。在这里，采用钛膜、铝膜和钛膜的三层结构。
注意，氧化物导电层可在氧化物半导体层140与导电层142之间形成。氧化物导电层和导电层142能够接连形成。通过设置这种氧化物导电层，源区或漏区的电阻能够降低，使得晶体管能够高速操作。
能够采用CVD方法、溅射方法等来形成绝缘层164。优选地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等来形成绝缘层164。注意，绝缘层164可具有单层结构或叠层结构。对于绝缘层164的厚度没有具体限制；例如，绝缘层164能够在10 nm至500 nm（包括两端）的范围之内形成。
随后，源电极或漏电极142a、源电极或漏电极142b、绝缘层164a和绝缘层164b通过有选择地蚀刻导电层142和绝缘层164来形成（参见图17D）。
紫外光、KrF激光或ArF激光优选地用于在形成用于蚀刻的掩模时的曝光。具体来说，在执行曝光以使得沟道长度（L）小于25 nm的情况下，用于形成掩模的曝光优选地采用其波长为极短的数纳米至数十纳米的远紫外线来执行。采用远紫外线的曝光的分辨率较高，并且焦深较大。由于这些原因，有可能将掩模设计成使得后来将要形成的晶体管的沟道长度（L）小于25 nm，也就是说在10 nm至1000 nm（包括两端）的范围之内。通过采用这种方法的沟道长度的减小，操作速度能够得到提高。另外，使用氧化物半导体的晶体管的断态电流较小；因此，因小型化而引起的功率消耗的增加能够得到抑制。
导电层142和氧化物半导体层140的材料和蚀刻条件适当地调整成使得氧化物半导体层140在蚀刻导电层142中没有被去除。注意，在一些情况下，氧化物半导体层140在蚀刻步骤中部分蚀刻，并且因而具有凹槽部分（凹陷部分），这取决于材料和蚀刻条件。
为了减少将要使用的掩模的数量并且减少步骤的数量，蚀刻步骤可借助于抗蚀剂掩模来执行，该抗蚀剂掩模使用作为光可透射成具有多个强度的曝光掩模的多色调掩模而形成。借助于多色调掩模所形成的抗蚀剂掩模具有多个厚度（具有阶梯状形状）并且还能够通过灰化来改变形状；因此，抗蚀剂掩模能够在多个蚀刻步骤中用于处理为不同图案。也就是说，与至少两种不同图案对应的抗蚀剂掩模能够通过使用多色调掩模来形成。因此，曝光掩模的数量能够减少，并且对应光刻步骤的数量也能够减少，由此能够简化过程。
随后，栅极绝缘层166在没有暴露于空气的情况下形成为与氧化物半导体层140的一部分相接触（参见图17E）。能够采用CVD方法、溅射方法等来形成栅极绝缘层166。优选地使用氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽等来形成栅极绝缘层166。注意，栅极绝缘层166可具有单层结构或叠层结构。对于栅极绝缘层166的厚度没有具体限制；例如，栅极绝缘层166能够在10 nm至500 nm（包括两端）的范围之内形成。
注意，通过去除杂质所得到的i型或者实质i型氧化物半导体层（纯化氧化物半导体）对界面状态或界面电荷极为敏感；因此，栅极绝缘层166需要具有高质量。
例如，栅极绝缘层166优选地采用使用微波（频率为2.45 GHz）的高密度等离子体CVD方法来形成，因为栅极绝缘层166能够是致密的并且具有高耐压和高质量。当高度纯化的氧化物半导体层和高质量栅极绝缘层相互紧密接触时，界面电平能够降低，并且能够得到有利的界面特性。
不用说，能够采用诸如溅射方法或等离子体CVD方法之类的另一种方法，只要能够形成作为栅极绝缘层166的高质量绝缘层。此外，有可能使用这样的绝缘层，其膜质量和界面特性采用在形成栅极绝缘层166之后所执行的热处理得到改进。在任何情况下，形成绝缘层作为栅极绝缘层166，该绝缘层具有作为栅极绝缘层166的有利的膜质量并且能够降低与氧化物半导体层的界面电平密度以形成有利的界面。
因而通过改进与栅极绝缘层的界面的特性并且从氧化物半导体中消除杂质（特别是氢、水等），有可能得到一种稳定晶体管，其阈值电压（Vth）不会随栅极偏置温度应力测试（BT测试，例如以85℃和2×106 V/cm进行12小时）而变化。
此后，第二热处理在惰性气体气氛或氧气氛下执行。热处理在200℃至400℃（包括两端）、优选地在250℃至350℃（包括两端）的温度下执行。例如，第二热处理可在氮气氛下以250°C执行1小时。第二热处理能够降低晶体管的电特性的变化。注意，虽然在这个实施例中，第二热处理在形成栅极绝缘层166之后执行，但是对于第二热处理的定时没有具体限制，只要它在第一热处理之后执行。
随后，栅电极178在栅极绝缘层166之上与氧化物半导体层140重叠的区域中形成（参见图18A）。能够通过在栅极绝缘层166之上形成导电层并且然后有选择地对导电层形成图案，来形成栅电极178。
导电层能够采用诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素，包含任意这些元素作为其成分的合金等等。此外，可使用从锰、镁、锆、铍和钇中选取的材料的一种或多种。还有可能使用与从钛、钽、钨、钼、铬、钕和钪中选取的元素的一种或多种相结合的铝。
导电层可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟-氧化锡合金（In2O3-SnO2，在一些情况下缩写成ITO）、氧化铟-氧化锌合金（In2O3-ZnO）或者包含硅或氧化硅的任意这些金属氧化物材料。
导电层能够具有单层结构或者包括两层或更多层的叠层结构。例如，导电层能够具有包含硅的铝膜的单层结构、钛膜堆叠在铝膜之上的二层结构或者钛膜、铝膜和钛膜根据这个顺序堆叠的三层结构。在这里，导电层使用包括钛的材料来形成，并且然后处理为栅电极178。
随后，层间绝缘层170和层间绝缘层172在栅极绝缘层166和栅电极178之上形成（参见图18B）。能够采用PVD方法、CVD方法等来形成层间绝缘层170和层间绝缘层172。层间绝缘层170和层间绝缘层172能够使用包括诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝或氧化钽之类的无机绝缘材料的材料来形成。注意，虽然在这个实施例中使用层间绝缘层170和层间绝缘层172的叠层结构，但是本文所公开的本发明的一实施例并不局限于此。也能够使用单层结构或者包括三层或更多层的叠层结构。
注意，层间绝缘层172优选地形成为使得具有平面化的表面。这是因为当层间绝缘层172形成为使得具有平面化的表面时，电极、布线等能够在层间绝缘层172之上有利地形成。
随后，达到电极136a、电极136b、电极136c、源电极或漏电极142a和源电极或漏电极142b的开口在栅极绝缘层166、层间绝缘层170和层间绝缘层172中形成。然后，导电层形成为使得嵌入开口中。然后，导电层的一部分采用诸如蚀刻或CMP之类的方法被去除，使得暴露层间绝缘层172，并且形成电极154a、电极154b、电极154c、电极154d和电极154e（参见图18C）。
开口能够采用诸如使用掩模的蚀刻之类的方法来形成。掩模能够采用诸如使用光掩模的曝光之类的方法来形成。湿法或干法蚀刻可用作蚀刻；在微制造方面优选地使用干法蚀刻。
导电层能够采用诸如PVD方法或CVD方法之类的膜形成方法来形成。例如，导电层能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的导电材料或者任意这些材料的合金或化合物（例如氮化物）来形成。
具体来说，例如，有可能采用一种方法，其中钛薄膜采用PVD方法在包括开口的区域中形成，并且氮化钛薄膜采用CVD方法来形成，并且然后钨膜形成为嵌入开口中。在这里，采用PVD方法所形成的钛膜具有还原可能在下电极（在这里为电极136a、电极136b、电极136c、源电极或漏电极142a、源电极或漏电极142b等）的表面上形成的氧化膜以降低与下电极的接触电阻的功能。在形成钛膜之后所形成的氮化钛膜具有防止导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后采用电镀方法来形成铜膜。注意，不仅所谓的单镶嵌方法而且双镶嵌方法均能够被采用。
当去除导电层的一部分时，优选地执行该过程，使得对层间绝缘层172的外露表面，电极154a、电极154b、电极154c、电极154d和电极154e等的表面进行平面化。表面根据这种方式来平面化，由此电极、布线等能够在后来的步骤中有利地形成。
然后，进一步形成绝缘层156，并且达到电极154a、电极154b、电极154c、电极154d和电极154e的开口在绝缘层156中形成。在导电层形成为嵌入开口中之后，导电层的一部分采用诸如蚀刻或CMP之类的方法被去除。因此，暴露绝缘层156，并且形成电极158a、电极158b、电极158c和电极158d（参见图18D）。这个步骤与形成电极154a等的步骤相似；因此，省略详细描述。
在晶体管402采用上述方法来形成的情况下，氧化物半导体层140中的氢浓度为5×1019 /cm3或更小，并且晶体管402的断态电流为1×10-13 A或更小。具有优良特性的晶体管402能够通过应用氧化物半导体层140来得到，其中氧化物半导体层140如上所述通过充分降低氢浓度并且提供氧来高度纯化。
注意，优选的是，在降低氢浓度之后不久将氧提供给氧化物半导体层140，因为不存在氢、水等进入氧化物半导体层的可能性，并且因而能够实现具有极有利的特性的氧化物半导体层。不用说，用于降低氢浓度的处理以及用于提供氧的处理不需要接连执行，只要能够实现具有有利的特性的氧化物半导体层。例如，另一个处理可在两个处理之间执行。备选地，两个处理可同时执行。
由于非易失性锁存电路包括在下部使用除了氧化物半导体之外的材料所形成的晶体管160，以及在上部使用氧化物半导体所形成的晶体管402，所以有可能制造具有两种晶体管的特性的优良非易失性锁存电路以及使用非易失性锁存电路的半导体器件。
虽然已经对诸如状态密度（DOS）的氧化物半导体的性质进行了许多研究，但是它们没有包括充分降低定域态本身的理念。根据本文所公开的本发明的一个实施例，高度纯化氧化物半导体通过去除可能影响定域态的水或氢来形成。这是基于充分降低定域态本身的理念。这种高度纯化氧化物半导体实现极优良工业产品的制造。
注意，在去除氢、水等时，在一些情况下还去除氧。因此，优选的是，通过将氧提供给通过缺氧所生成的金属的悬空键，使得降低产生于缺氧的定域态，来得到更加高度纯化（i型）的氧化物半导体。例如，产生于缺氧的定域态能够根据如下方式来降低：具有过剩氧的氧化膜形成为与沟道形成区密切接触；以及执行在200℃至400℃、通常在大约250℃下的热处理，使得氧从氧化膜提供给氧化物半导体。惰性气体在第二热处理期间可切换到包含氧的气体。另外，可切换上述气氛；还能够通过在第二热处理之后接连地在氧气氛或者充分去除了氢或水的气氛中经过温度下降过程，来为氧化物半导体层提供氧。
氧化物半导体的缺陷被认为归因于因过剩氢而引起的导带下的0.1 eV至0.2 eV的能级、因缺氧而引起的深能级。彻底去除氢并且充分提供氧以用于消除这种缺陷，这作为一种技术思想是正确的。
氧化物半导体一般被认为是n型半导体；但是，根据本文所公开的本发明的一个实施例，通过去除诸如水和氢之类的杂质并且提供作为氧化物半导体的成分的氧，来实现i型半导体。在这方面，可以说，本文所公开的本发明的一实施例包括新技术理念，因为它不同于诸如添加有杂质的硅的i型半导体。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当组合。
[实施例3]
在这个实施例中，将参照图19A和图19B来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的配置和操作。
图19A示出包括锁存部分411和用于保存锁存部分的数据的数据保存部分401的非易失性锁存电路400的配置。图19B示出非易失性锁存电路400的时序图的示例。
图19A是具体示出图1的锁存部分411的配置的示例。图19A是图1的锁存部分411的配置的示例，其中反相器412用于第一元件，而反相器413用于第二元件。晶体管402的结构能够与实施例1或实施例2相似。
锁存部分411包括反相器412和反相器413。锁存部分411具有循环结构，其中反相器412的输出电连接到反相器413的输入，而反相器413的输出电连接到反相器412的输入。另外，锁存部分411包括开关431和开关432，并且反相器413的输出经由开关432电连接到反相器412的输入。
反相器412的输入经由开关431电连接到提供有锁存电路的输入信号的布线414。反相器412的输出电连接到提供有锁存电路的输出信号的布线415。连接到反相器412的输入的结点称作结点P。结点P电连接到提供有锁存电路的输入信号的布线414。此外，结点P还电连接到反相器413的输出。注意，结点P的电位与反相器412的输入的电位相同。
在数据保存部分401中，使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管402用作开关元件。另外，数据保存部分401包括电容器404，该电容器404电连接到晶体管402的源电极和漏电极其中之一。电容器404的电极之一电连接到晶体管402的源电极和漏电极其中之一。晶体管的源电极和漏电极中的另一个电连接到锁存部分中的反相器412的输入（结点P）。
另外，晶体管的源电极和漏电极中的另一个经由开关431电连接到提供有锁存电路的输入信号的布线414。电容器404的另一个电极提供有电位Vc。晶体管402和电容器404相互电连接的结点称作结点S。
使用氧化物半导体的晶体管402具有将锁存部分411中保存的数据写入数据保存部分401的电容器404中的功能。另外，晶体管402具有保存写入数据保存部分401的电容器404中的数据的功能。此外，晶体管402具有将数据保存部分401的电容器404中保存的数据读取到锁存部分411的功能。
布线414提供有来自前一级的电路的输入信号IN的电位。后一级的电路提供有作为输出信号OUT的布线415的电位。开关431提供有时钟信号φ1的电位。当时钟信号φ1提供有高电平电位时，开关431导通。开关432提供有时钟信号φ2的电位。当时钟信号φ2提供有高电平电位时，开关432导通。晶体管402的栅极提供有控制信号φLS的电位。当控制信号φLS提供有高电平电位时，晶体管402导通。在正常操作周期中，时钟信号φ2具有时钟信号φ1的反相信号。在这里，示出一个示例，其中晶体管和开关在控制信号和时钟信号的电位处于高电平时导通。
锁存部分411的反相器412和反相器413的每个提供有高电平电源电压VDD和低电平电源电压VSS。
接下来，图19B示出在非易失性锁存电路400处于操作状态的周期（操作周期）中以及在非易失性锁存电路400处于停止状态的周期（非操作周期）中的输入信号IN、输出信号OUT、控制信号φLS、时钟信号φ1和时钟信号φ2的电位的时序图的示例。另外，图19B示出数据保存部分401的结点S、锁存部分411的结点P以及锁存部分411的反相器412和反相器413的电源电压VDD-L的电位。结点S表示电容器404的电极之一的电位。注意，电容器404的另一个电极提供有预定电位Vc（例如地电位）。
图19B中，周期a、周期b、周期d和周期e各为非易失性锁存电路400处于操作状态的周期（操作周期），而周期c是非易失性锁存电路400处于停止状态的周期（非操作周期）。在周期a和周期e的每个中，非易失性锁存电路400处于正常操作周期，并且时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位。周期b是在非操作周期之前的准备周期。周期b又称作下降周期。周期d是非操作周期与提供电力之后正常操作周期的重新开始之间的准备周期。周期d又称作上升周期。
在正常操作周期（周期a）中时钟信号φ1提供有高电平电位而时钟信号φ2提供有低电平电位时，开关432截止，并且反相器环路被切断，开关432导通，以及输入信号的电位输入到反相器412。输入信号的电位由反相器412来反相，并且作为输出信号OUT提供给后一级的电路。如果输入信号的电位在时钟信号φ1提供有高电平电位时处于高电平，则能够得到具有低电平电位的输出信号。如果输入信号的电位在时钟信号φ1提供有高电平电位时处于低电平，则能够得到具有高电平电位的输出信号。
当时钟信号φ1提供有低电平电位而时钟信号φ2提供有高电平电位时，开关431截止，开关432导通，并且形成反相器环路，以及保持输出信号OUT的电位（数据被锁存，即，保持锁存电路的逻辑状态）。
在正常操作周期中，控制信号φLS提供有使晶体管截止的电位，而没有提供有使晶体管402导通的电位。结点S具有与已经保持的电荷对应的电位。在这里，结点S的电位设置为未定义值。
随后，当控制信号φLS在非操作周期之前的准备周期（周期b）中提供有使晶体管402导通的电位时，晶体管402导通并且结点S提供有锁存部分中的反相器412的输入（结点P）的电位（这个操作对应于写入）。在锁存部分412中的反相器412的输入（结点P）的电位设置为高电平时，结点S的电位为高电平。与电位对应的电荷在结点S中积聚。
此后，通过为控制信号φLS提供使晶体管402截止的电位来使晶体管402截止，并且结点S变为浮态。因此，没有任何变化地保存结点S中积聚的电荷（保持）。
注意，充分的是，在周期b中，时钟信号φ2和时钟信号φ1保持周期a的结束时的电位。备选地，可通过将时钟信号φ2的电位固定到高电平而将时钟信号φ1的电位固定到低电平，来锁存在周期a的结束时的数据。
随后，在非操作周期（周期c）中，停止提供电力，并且降低电源电压VDD-L的电位。时钟信号φ1、时钟信号φ2、输入信号IN和输出信号OUT的电位能够取VDD与VSS之间的任何值。在这个时间期间，控制信号φLS的电位保持在低电平，使得晶体管402截止。例如，电位保持在地电位。在非操作周期（周期c）中，结点S中积聚的电荷通过使晶体管402截止来保存（保持）。
随后，在非操作周期与正常操作周期的重新开始之间的准备周期（周期d）中，提供电力并且将时钟信号φ2和时钟信号φ1的电位分别固定到低电平。虽然结点P的电位和输出信号OUT的电位取决于提供电力之前的结点P的电位、输出信号OUT的电位等，但是在这里，认为结点P具有低电平电位而输出信号OUT具有高电平电位。
然后，当控制信号φLS提供有使晶体管402导通的电位时，晶体管402导通，并且结点S中保持的电位提供给锁存部分411。具体来说，将电荷分配到结点S和反相器412的输入（结点P），并且反相器412的输入（结点P）提供有对应于结点S中积聚的电荷的电位。在这里，结点S中积聚的电荷分配到锁存部分411，反相器412的输入（结点P）的电位升高，并且结点S的电位降低一定程度。因此，反相器412的输入（结点P）和结点S各基本上具有高电平电位。
然后，锁存部分中的结点P的电位由反相器412来反相，并且作为输出信号OUT提供给后一级的电路。这里示出一个示例，其中结点S中保持的电位以及提供给锁存部分的结点P的电位处于高电平，并且能够得到具有低电平电位的输出信号。因此，锁存电路的逻辑状态能够恢复到非操作周期之前的逻辑状态。
此后，通过为控制信号φLS提供使晶体管402截止的电位来使晶体管402截止，并且结点S变为浮态。因此，没有任何变化地保存结点S中积聚的电荷（保持）。能够在随后为控制信号φLS提供使晶体管402导通的电位的定时，来重写结点S中积聚的电荷。因此，结点S中积聚的电荷没有任何变化地保持到随后为控制信号φLS提供使晶体管402导通的电位的定时。
另外，在周期d中，可在控制信号φLS提供有使晶体管402导通的电位之后提供其中时钟信号φ2设置为高电平的周期。当时钟信号φ2提供有高电平电位时，开关432导通，并且形成反相器环路。当形成反相器环路时，输出信号OUT和结点P各提供有高电平电位或低电平电位，并且电位被保持（数据被锁存）。
如上所述，通过将电荷分配到结点S以及反相器412的输入（结点P），来将数据读取到锁存部分。在结点S中积聚与高电平电位对应的电荷的情况下，在将电荷分配到结点S和反相器412的输入（结点P）之后，反相器412的输入（结点P）的电位设置成高于反相器412的阈值（使反相器的输出反相的输入电位），而不依赖于在晶体管402导通之前的反相器412的输入（结点P）的电位。
在结点S中积聚与低电平电位对应的电荷的情况下，在将电荷分配到结点S和反相器412的输入（结点P）之后，反相器412的输入（结点P）的电位设置成低于反相器412的阈值（使反相器的输出反相的输入电位），而不依赖于晶体管402导通之前的反相器412的输入（结点P）的电位。
为了实现上述方面，优选的是，例如，结点S的电容大于结点P的电容。换言之，优选的是，结点S电连接到的电容器404的电容大于结点P电连接到的反相器412的输入电容，（输入电容对应于反相器的晶体管的栅极电容）。另外，在周期d中，有效的是提供其中电位Vc设置为VDD与VSS之间的值的周期。因此，读取操作能够更稳定地执行。
这样，并非局限于结点P具有低电平电位而输出信号OUT具有高电平电位的情况，数据在结点P具有高电平电位而输出信号OUT具有低电平电位的情况下也能够读取到锁存部分。另外，并非局限于在结点S中积聚与高电平电位对应的电荷的情况，甚至在积聚与低电平电位对应的电荷的情况下数据也能够读取到锁存部分。
随后，时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位，以便成为正常操作状态（周期e）。在正常操作周期（周期e）开始时，时钟信号φ1和时钟信号φ2的操作可从与前一个正常操作周期（周期a）的结束时相同的电位（相同状态）开始，或者可从周期a的结束时的电位的反相电位（这个反相电位又称作周期a的后续状态）开始。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例4]
在这个实施例中，将参照图20A来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的操作的另一个示例。非易失性锁存电路的配置与图19A中相同，但时序图在这个示例中与图19B中不同。
图20A示出在非易失性锁存电路400处于操作状态的周期（操作周期）中以及在非易失性锁存电路400处于停止状态的周期（非操作周期）中的输入信号IN、输出信号OUT、控制信号φLS、时钟信号φ1和时钟信号φ2的电位的时序图的示例。另外，图20A示出数据保存部分401的结点S、锁存部分411的结点P和电源电压VDD-L的电位。结点S表示电容器404的电极之一的电位。注意，电容器404的另一个电极提供有电位Vc。
图20A中，周期a、周期b、周期d和周期e各为非易失性锁存电路400处于操作状态的周期（操作周期），而周期c是非易失性锁存电路400处于停止状态的周期（非操作周期）。在周期a和周期e的每个中，非易失性锁存电路400处于正常操作周期，并且时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位。周期b是在非操作周期之前的准备周期。周期b又称作下降周期。周期d是非操作周期与正常操作周期的重新开始之间的准备周期。周期d又称作上升周期。
图20A中，周期a、周期b和周期c的操作与图19B中的操作相似。随后，在非操作周期与提供电力之后正常操作周期的重新开始之间的准备周期（周期d）中，将时钟信号φ2和时钟信号φ1的电位各固定到低电平。虽然结点P的电位和输出信号OUT的电位取决于提供电力之前的结点P的电位、输出信号OUT的电位等，但是在这里，认为结点P具有低电平电位而输出信号OUT具有高电平电位。
然后，当控制信号φLS提供有使晶体管402导通的电位时，晶体管402导通，并且结点S中保持的电位提供给锁存部分411。具体来说，将电荷分配到结点S和反相器412的输入（结点P），并且反相器412的输入（结点P）提供有对应于结点S中积聚的电荷的电位。在这里，结点S中积聚的电荷分配到锁存部分411，反相器412的输入（结点P）的电位升高，并且结点S的电位降低一定程度。
因此，反相器412的输入（结点P）和结点S各基本上具有高电平电位。然后，锁存部分中的结点P的电位由反相器412来反相，并且作为输出信号OUT提供给后一级的电路。这里示出一示例，其中结点S中保持的电位以及提供给锁存部分的结点P的电位处于高电平，并且能够得到具有低电平电位的输出信号。因此，锁存电路的逻辑状态能够恢复到非操作周期之前的逻辑状态。
随后，时钟信号φ2提供有高电平电位，而控制信号φLS提供有使晶体管402导通的电位。当时钟信号φ2提供有高电平电位时，开关432导通，并且形成反相器环路。当形成反相器环路时，输出信号OUT和结点P各提供有高电平电位或低电平电位，并且电位被保持（数据被锁存）。
具体来说，由于将电荷分配到结点S和反相器412的输入（结点P），所以甚至在反相器412的输入（结点P）的电位从高电平电位或低电平电位偏移一定程度时，也再次提供高电平电位或低电平电位。然后，将结点P的电位提供给结点S。因此，甚至当结点S的电位从高电平电位或低电平电位偏移一定程度时，也再次提供高电平电位或低电平电位。因此，结点S的电位能够恢复到变化之前的电位（这个操作又称作重写）。
此后，通过为控制信号φLS提供使晶体管402截止的电位来使晶体管402截止，并且结点S的电位变为浮态。因此，没有任何变化地保存结点S中积聚的电荷（保持）。能够在随后为控制信号φLS提供使晶体管402导通的电位的定时，来重写结点S中积聚的电荷。因此，结点S中积聚的电荷没有任何变化地保持到随后为控制信号φLS提供使晶体管402导通的电位的定时。
如上所述，通过将电荷分配到结点S以及反相器412的输入（结点P），来将数据读取到锁存部分。在结点S中积聚与高电平电位对应的电荷的情况下，在将电荷分配到结点S和反相器412的输入（结点P）之后，反相器412的输入（结点P）的电位设置成高于反相器412的阈值（使反相器的输出反相的输入电位），而不依赖于晶体管402导通之前的反相器412的输入（结点P）的电位。
在结点S中积聚与低电平电位对应的电荷的情况下，在将电荷分配到结点S和反相器412的输入（结点P）之后，反相器412的输入（结点P）的电位设置成低于反相器412的阈值（使反相器的输出反相的输入电位），而不依赖于晶体管402导通之前的反相器412的输入（结点P）的电位。
为了实现上述方面，优选的是，例如，结点S的电容大于结点P的电容。换言之，优选的是，结点S电连接到的电容器404的电容大于结点P电连接到的反相器412的输入电容的电容，（输入电容对应于反相器的晶体管的栅极电容）。另外，在周期d中，有效的是提供其中电位Vc设置为VDD与VSS之间的值的周期。因此，读取操作能够更稳定地执行。
这样，并非局限于结点P具有低电平电位而输出信号OUT具有高电平电位的情况，数据在结点P具有高电平电位而输出信号OUT具有低电平电位的情况下也能够读取到锁存部分。另外，并非局限于在结点S中积聚与高电平电位对应的电荷的情况，甚至在积聚与低电平电位对应的电荷的情况下数据也能够读取到锁存部分。
随后，时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位，以便成为正常操作状态（周期e）。在正常操作周期（周期e）开始时，时钟信号φ1和时钟信号φ2的操作可从与前一个正常操作周期（周期a）的结束时相同的电位（相同状态）开始，或者可从周期a的结束时的电位的反相电位（这个反相电位又称作周期a的后续状态）开始。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例5]
在这个实施例中，将参照图20B来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的操作的另一个示例。非易失性锁存电路的配置与图19A中相同，但时序图在这个示例中与图19B和图20A中不同。
图20A示出在非易失性锁存电路400处于操作状态的周期（操作周期）中以及在非易失性锁存电路400处于停止状态的周期（非操作周期）中的输入信号IN、输出信号OUT、控制信号φLS、时钟信号φ1和时钟信号φ2的电位的时序图的示例。另外，图20A示出数据保存部分401的结点S、锁存部分411的结点P和电源电压VDD-L的电位以及电容器404的另一个电极的电位Vc。结点S表示电容器404的电极之一的电位。
图20B中，周期a、周期b、周期d和周期e各为非易失性锁存电路400处于操作状态的周期（操作周期），而周期c是非易失性锁存电路400处于停止状态的周期（非操作周期）。在周期a和周期e的每个中，非易失性锁存电路400处于正常操作周期，并且时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位。周期b是在非操作周期之前的准备周期。周期b又称作下降周期。周期d是非操作周期与提供电力之后正常操作周期的重新开始之间的准备周期。周期d又称作上升周期。
图20B中，周期a、周期b和周期c的操作与图19B中相似。随后，在非操作周期与正常操作周期的重新开始之间的准备周期（周期d）中，提供电力并且将时钟信号φ2和时钟信号φ1的电位各固定到低电平。虽然结点P的电位和输出信号OUT的电位取决于提供电力之前的结点P的电位、输出信号OUT的电位等，但是在这里，认为结点P具有低电平电位而输出信号OUT具有高电平电位。
然后，当控制信号φLS提供有使晶体管402导通的电位时，晶体管402导通，并且结点S中保持的电位提供给锁存部分411。具体来说，将电荷分配到结点S和反相器412的输入（结点P）。然后，在控制信号φLS提供有使晶体管402导通的电位的定时为电容器的另一个电极的电位Vc提供预定电位。电位Vc从低电平电位升高到低电平电位与高电平电位之间的电位。
因此，反相器412的输入（结点P）提供有这样的电位，其中将电容器的另一个电极的电位Vc的增加加到通过将电荷分配到反相器412的输入（结点P）和结点S来确定的电位。在这里，结点S中积聚的电荷分配到锁存部分411，电位Vc提供有预定电位，反相器412的输入（结点P）的电位升高，并且结点S的电位降低一定程度。因此，反相器412的输入（结点P）和结点S各基本上具有高电平电位。
然后，锁存部分中的结点P的电位由反相器412来反相，并且作为输出信号OUT提供给后一级的电路。因此，锁存电路的逻辑状态能够恢复到非操作周期之前的逻辑状态。此后，电容器的另一个电极的电位Vc恢复到低电平电位。
随后，时钟信号φ2提供有高电平电位，而控制信号φLS提供有使晶体管402导通的电位。当时钟信号φ2提供有高电平电位时，开关432导通，并且形成反相器环路。当形成反相器环路时，输出信号OUT和结点P各提供有高电平电位或低电平电位，并且电位被保持（数据被锁存）。
具体来说，由于将电荷分配到结点S和反相器412的输入（结点P），所以甚至在反相器412的输入（结点P）的电位从高电平电位或低电平电位偏移一定程度时，也再次提供高电平电位或低电平电位。然后，将结点P的电位提供给结点S。因此，甚至当结点S的电位从高电平电位或低电平电位偏移一定程度时，也再次提供高电平电位或低电平电位。因此，结点S的电位能够恢复到变化之前的电位（这个操作又称作重写）。
此后，通过为控制信号φLS提供使晶体管402截止的电位来使晶体管402截止，并且结点S变为浮态。因此，没有任何变化地保存结点S中积聚的电荷（保持）。能够在随后为控制信号φLS提供使晶体管402导通的电位的定时，来重写结点S中积聚的电荷。因此，结点S中积聚的电荷没有任何变化地保持到随后为控制信号φLS提供使晶体管402导通的电位的定时。
如上所述，通过将电荷分配到结点S以及反相器412的输入（结点P），并且控制电位Vc，来将数据读取到锁存部分。在结点S中积聚与高电平电位对应的电荷的情况下，在将电荷分配到结点S和反相器412的输入（结点P）之后，反相器412的输入（结点P）的电位设置成高于反相器412的阈值（使反相器的输出反相的输入电位），而不依赖于晶体管402导通之前的反相器412的输入（结点P）的电位。
在结点S中积聚与低电平电位对应的电荷的情况下，在将电荷分配到结点S和反相器412的输入（结点P）之后，反相器412的输入（结点P）的电位设置成低于反相器412的阈值（使反相器的输出反相的输入电位），而不依赖于晶体管402导通之前的反相器412的输入（结点P）的电位。
为了实现上述方面，优选的是，例如，结点S的电容大于结点P的电容。换言之，优选的是，结点S电连接到的电容器404的电容大于结点P电连接到的反相器412的输入电容，（输入电容对应于反相器的晶体管的栅极电容）。另外，在周期d中，有效的是提供其中电位Vc设置为VDD与VSS之间的值的周期。因此，读取操作能够更稳定地执行。
这样，并非局限于结点P具有低电平电位而输出信号OUT具有高电平电位的情况，数据在结点P具有高电平电位而输出信号OUT具有低电平电位的情况下也能够读取到锁存部分。另外，并非局限于在结点S中积聚与高电平电位对应的电荷的情况，甚至在积聚与低电平电位对应的电荷的情况下数据也能够读取到锁存部分。
具体来说，如这个实施例中所述，在控制信号φLS提供有使晶体管402导通的电位的定时为电容器的另一个电极的电位Vc提供预定电位，使得读取操作能够更稳定地执行。
例如，在电容器404的电容较小的情况下或者提供电力长时间停止的情况下，难以维持电荷分配之后的反相器412的输入（结点P）的电位与反相器412的阈值（使反相器的输出反相的输入电位）的关系；因此，存在读取的稳定性可能降级的可能性。
甚至在这类情况下，上述电位关系也能够维持，并且其电位差能够通过为电容器的另一个电极的电位Vc提供预定电位来维持为尽可能大。因此，能够执行稳定读取。换言之，甚至在电容器具有较小电容并且因而小型化是可能的情况下也能够执行读取操作。此外，能够使数据保存周期更长。
注意，电容器的另一个电极的电位Vc恢复为低电平电位的定时可以在时钟信号φ2提供有高电平电位之后。电容器的另一个电极的电位可在控制信号φLS提供有使晶体管402截止的电位之前恢复到低电平电位。
随后，时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位，以便成为正常操作状态（周期e）。在正常操作周期（周期e）开始时，时钟信号φ1和时钟信号φ2的操作可从与前一个正常操作周期（周期a）的结束时相同的电位（相同状态）开始，或者可从周期a的结束时的电位的反相电位（这个反相电位又称作周期a的后续状态）开始。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。另外，数据保存部分的电容器的电容能够降低，并且电容器的大小能够降低，因而小型化是可能的。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例6]
在这个实施例中，将参照图21来描述包括各作为本文所公开的本发明的一实施例的多个非易失性锁存电路的逻辑电路的配置。
图21示出包括两个非易失性锁存电路400的逻辑电路的配置，该两个非易失性锁存电路400各包含锁存部分411和用于保存锁存部分的数据的数据保存部分401。这个逻辑电路称作D-FF，并且用作CPU或者各种逻辑电路中的寄存器。
数据保存部分401的配置与图1中相似。锁存部分411的配置是一个示例，其中，在图1的锁存部分411的配置中，NAND用于第一元件，而拍频反相器用于第二元件。
锁存部分411包括NAND 412和拍频反相器413。锁存部分411具有循环结构，其中NAND 412的输出电连接到拍频反相器413的输入，而拍频反相器413的输出电连接到NAND412的输入。另外，锁存部分411包括模拟开关431。
NAND 412的输入之一经由模拟开关431电连接到提供有锁存电路400的输入信号的布线414。NAND 412的输出电连接到提供有锁存电路400的输出信号的布线415。NAND 412的另一个输入电连接到提供有信号RSTB的布线。模拟开关431提供有时钟信号以及时钟信号的反相信号。拍频反相器413提供有时钟信号以及时钟信号的反相信号。
图21中的逻辑电路包括作为上述非易失性锁存电路400的非易失性锁存电路400a和非易失性锁存电路400b。非易失性锁存电路400a电连接到布线414，该布线414提供有来自前一级的电路的输入信号的电位。提供有非易失性锁存电路400a的输出信号的电位的布线415电连接到提供有非易失性锁存电路400b的输入信号的电位的布线414。非易失性锁存电路400b电连接到布线415，该布线415向后一级的电路提供非易失性锁存电路400b的输出信号的电位。
在非易失性锁存电路400a中，模拟开关431提供有时钟信号φ1和时钟信号φ1的反相信号φ1b，并且拍频反相器413提供有时钟信号φ2和时钟信号φ2的反相信号φ2b。在非易失性锁存电路400b中，模拟开关431提供有时钟信号φ2和时钟信号φ2的反相信号φ2b，并且拍频反相器413提供有时钟信号φ1和时钟信号φ1的反相信号φ1b。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例7]
在这个实施例中，将参照图22来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的配置的另一个示例。图22在这个示例中与图1不同。图22示出包括锁存部分411和用于保存锁存部分的数据的数据保存部分401的非易失性锁存电路400的配置。
图22中的非易失性锁存电路400包括具有循环结构的锁存部分411以及用于保存锁存部分的数据的数据保存部分401。在具有循环结构的锁存部分411中，第一元件（D1）412的输出电连接到第二元件（D2）413的输入，而第二元件（D2）413的输出电连接到第一元件（D1）412的输入。
第一元件（D1）412的输入电连接到提供有锁存电路的输入信号的布线414。第一元件（D1）412的输出电连接到提供有锁存电路的输出信号的布线415。
当存在第一元件（D1）412的多个输入时，输入之一能够电连接到提供有锁存电路的输入信号的布线414。当存在第二元件（D2）413的多个输入时，输入之一能够电连接到第一元件（D1）412的输出。
作为第一元件（D1）412，能够使用其中输入信号经过反相并且所产生的信号用作输出的元件。例如，作为第一元件（D1）412，能够使用反相器、NAND、NOR、拍频反相器等。作为第二元件（D2）413，能够使用其中输入信号经过反相并且所产生的信号用作输出的元件。例如，作为第二元件（D2）413，能够使用反相器、NAND、NOR、拍频反相器等。
在数据保存部分401中，使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管402a和晶体管402b各用作开关元件。另外，数据保存部分401包括电连接到晶体管402a的源电极或漏电极的电容器404a，以及电连接到晶体管402b的源电极或漏电极的电容器404b。
电容器404a的电极之一电连接到晶体管402a的源电极和漏电极其中之一，并且电容器404b的电极之一电连接到晶体管402b的源电极和漏电极其中之一。晶体管402a的源电极和漏电极中的另一个电连接到布线414，该布线414提供有第一元件（D1）412的输入或者锁存电路的输入信号。晶体管402b的源电极和漏电极中的另一个电连接到第一元件（D1）412的输入或者提供有锁存电路的输出信号的布线415。电容器404a的另一个电极和电容器404b的另一个电极各提供有电位Vc。
使用氧化物半导体的晶体管402a和晶体管402b各具有将锁存部分411中保存的数据写入数据保存部分401的电容器404a和电容器404b中的功能。另外，晶体管402a和晶体管402b各具有保存写入数据保存部分401的电容器404a和电容器404b的数据的功能。此外，晶体管402a和晶体管402b各具有将数据保存部分401的电容器404a和电容器404b中保存的数据读取到锁存部分411的功能。
将描述锁存部分411中保存的数据到数据保存部分401中的写入操作、数据的保存操作、数据从数据保存部分401到锁存部分411的读取操作以及数据的重写操作。首先，通过为晶体管402a和晶体管402b的每个的栅电极提供使晶体管402a和晶体管402b导通的电位，来使晶体管402a和晶体管402b导通。
因此，电容器404a的电极之一提供有锁存部分中保存的数据、即锁存部分中保存的第一元件（D1）412的输入的电位，并且电容器404b的电极之一提供有锁存部分中保存的第一元件（D1）412的输出的电位。因此，与第一元件（D1）412的输入的电位对应的电荷在电容器404a的电极之一中积聚，并且与第一元件（D1）412的输出的电位对应的电荷在电容器404b的电极之一中积聚（这个操作对应于写入）。
此后，晶体管402a和晶体管402b根据如下方式来截止：使得晶体管402a和晶体管402b的每个的栅电极的电位设置成使晶体管402a和晶体管402b的每个截止的电位。因此，电容器404a和电容器404b的电极之一中积聚的电荷被保存（保持）。
另外，通过为晶体管402a和晶体管402b的每个的栅电极提供使晶体管402a和晶体管402b的每个导通的电位，来使晶体管402a和晶体管402b导通。因此，将电荷分配到电容器404a的电极之一和第一元件（D1）412的输入，以及分配到电容器404b的电极之一和第一元件（D1）412的输出。因此，第一元件（D1）412的输入和输出分别提供有对应于电容器404b的电极之一中积聚的电荷的电位。因此，能够读取数据（读取）。数据的重写能够根据与数据的写入和保存相似的方式来执行。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例8]
在这个实施例中，将参照图23以及图24A和图24B来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的配置和操作。
图23示出包括锁存部分411和用于保存锁存部分的数据的数据保存部分401的非易失性锁存电路400的配置。图24A和图24B各示出非易失性锁存电路400的时序图的示例。
图23是具体示出图22的锁存部分411的配置的示例。图23是图22的锁存部分411的配置的示例，其中反相器412用于第一元件，而反相器413用于第二元件。晶体管402a和晶体管402b的各结构能够与实施例1或实施例2相似。
锁存部分411包括反相器412和反相器413。锁存部分411具有循环结构，其中反相器412的输出电连接到反相器413的输入，而反相器413的输出电连接到反相器412的输入。另外，锁存部分411包括开关431和开关432，并且反相器413的输出经由开关432电连接到反相器412的输入。
反相器412的输入经由开关431电连接到提供有锁存电路的输入信号的布线414。反相器412的输出电连接到提供有锁存电路的输出信号的布线415。连接到反相器412的输入的结点称作结点P。结点P电连接到提供有锁存电路的输入信号的布线414。此外，结点P还电连接到反相器413的输出。注意，结点P的电位与反相器412的输入的电位相同。
在数据保存部分401中，使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管402a和晶体管402b各用作开关元件。另外，数据保存部分401包括电连接到晶体管402a的源电极或漏电极的电容器404a以及电连接到晶体管402b的源电极或漏电极的电容器404b。
电容器404a的电极之一电连接到晶体管402a的源电极和漏电极其中之一，并且电容器404b的电极之一电连接到晶体管402b的源电极和漏电极其中之一。晶体管402a的源电极和漏电极中的另一个电连接到提供有锁存电路的输入信号的布线414以及锁存部分中的反相器412的输入（结点P）。
晶体管402b的源电极和漏电极中的另一个电连接到提供有锁存电路的输出信号的布线415以及锁存部分中的反相器412的输出。电容器404a的另一个电极和电容器404b的另一个电极各提供有电位Vc。其中晶体管402a和电容器404a相互电连接的结点称作结点S1，以及其中晶体管402b和电容器404b相互电连接的结点称作结点S2。
使用氧化物半导体的晶体管402a和晶体管402b各具有将锁存部分411中保存的数据写入数据保存部分401的电容器404a和电容器404b中的功能。另外，晶体管402a和晶体管402b各具有保存写入数据保存部分401的电容器404a和电容器404b的数据的功能。此外，晶体管402a和晶体管402b各具有将数据保存部分401的电容器404a和电容器404b中保存的数据读取到锁存部分411的功能。
布线414提供有来自前一级的电路的输入信号IN的电位。后一级的电路提供有作为输出信号OUT的布线415的电位。开关431提供有时钟信号φ1的电位。当时钟信号φ1提供有高电平电位时，开关431导通。开关432提供有时钟信号φ2的电位。当时钟信号φ2提供有高电平电位时，开关432导通。晶体管402a和晶体管402b的每个的栅极提供有控制信号φLS的电位。
当控制信号φLS提供有高电平电位时，晶体管402a和晶体管402b导通。在正常操作周期中，时钟信号φ2是时钟信号φ1的反相信号。在这里，示出一个示例，其中晶体管和开关在控制信号和时钟信号的电位处于高电平时导通。
锁存部分411的反相器412和反相器413的每个提供有高电平电源电压VDD和低电平电源电压VSS。
接下来，图24A和图24B各示出在非易失性锁存电路400处于操作状态的周期（操作周期）中以及在非易失性锁存电路400处于停止状态的周期（非操作周期）中的输入信号IN、输出信号OUT、控制信号φLS、时钟信号φ1和时钟信号φ2的电位的时序图的示例。另外，图24A和图24B示出数据保存部分401的结点S1和结点S2、锁存部分411的结点P以及锁存部分411的反相器412和反相器413的电源电压VDD-L的电位。
结点S1表示电容器404a的电极之一的电位。结点S2表示电容器404b的电极之一的电位。注意，电容器404a的另一个电极和电容器404b的另一个电极分别提供有预定电位Vc（例如地电位）。
首先描述图24A。图24A中，周期a、周期b、周期d和周期e各为非易失性锁存电路400处于操作状态的周期（操作周期），而周期c是非易失性锁存电路400处于停止状态的周期（非操作周期）。在周期a和周期e的每个中，非易失性锁存电路400处于正常操作周期，并且时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位。周期b是在非操作周期之前的准备周期。周期b又称作下降周期。周期d是非操作周期与正常操作周期的重新开始之间的准备周期。周期d又称作上升周期。
在正常操作周期（周期a）中时钟信号φ1提供有高电平电位而时钟信号φ2提供有低电平电位时，开关432截止，并且反相器环路被切断，开关432导通，以及输入信号的电位输入到反相器412。输入信号的电位由反相器412来反相，并且作为输出信号OUT提供给后一级的电路。如果输入信号的电位在时钟信号φ1提供有高电平电位时处于高电平，则能够得到具有低电平电位的输出信号。如果输入信号的电位在时钟信号φ1提供有高电平电位时处于低电平，则能够得到具有高电平电位的输出信号。
当时钟信号φ1提供有低电平电位而时钟信号φ2提供有高电平电位时，开关431截止，开关432导通，并且形成反相器环路，以及保持输出信号OUT的电位（数据被锁存，即，保持锁存电路的逻辑状态）。
在正常操作周期中，控制信号φLS提供有使晶体管402a和晶体管402b截止的电位，而没有提供有使晶体管402a和晶体管402b导通的电位。结点S1和结点S2各具有与已经保存的电荷对应的电位。在这里，结点S1和结点S2的电位各设置为未定义值。
随后，在非操作周期之前的准备周期（周期b）中为控制信号φLS提供使晶体管402a和晶体管402b导通的电位时，晶体管402a和晶体管402b导通。因此，电容器404a的电极之一（结点S1）提供有锁存部分中的反相器412的输入（结点P）的电位，并且电容器404b的电极之一（结点S2）提供有锁存部分中的反相器412的输出（或者提供有输出信号的布线415）的电位。
因此，与锁存部分中的反相器412的输入（结点P）的电位对应的电荷在电容器404a中积聚，而与锁存部分中的反相器412的输出（或者提供有输出信号的布线415）的电位对应的电荷在电容器404b中积聚（这个操作对应于写入）。例如，在控制信号φLS提供有使晶体管402a和晶体管402b导通的电位的定时，如果锁存部分中的反相器412的输入（结点P）的电位处于高电平，则结点S1的电位设置为高电平。另外，如果锁存部分中的反相器412的输出（或者提供有输出信号的布线415）的电位处于低电平，则结点S2的电位设置为低电平。
此后，通过为控制信号φLS提供使晶体管402a和晶体管402b截止的电位，来使晶体管402a和晶体管402b截止，并且结点S1和结点S2各变为浮态。因此，没有任何变化地保存结点S1和结点S2中积聚的电荷（保持）。
注意，充分的是，在周期b中，时钟信号φ2和时钟信号φ1保持周期a的结束时的电位。备选地，可通过将时钟信号φ2的电位固定到高电平而将时钟信号φ1的电位固定到低电平，来锁存在周期a的结束时的数据。
随后，在非操作周期（周期c）中，停止提供电力，并且降低锁存部分411的反相器412和反相器413的电源电压VDD-L的电位。时钟信号φ1、时钟信号φ2、输入信号IN、输出信号OUT和结点P的电位能够取VDD与VSS之间的任何值。在这个时间期间，控制信号φLS的电位保持在低电平，使得晶体管402a和晶体管402b截止。例如，电位保持在地电位。在非操作周期（周期c）中，结点S1和结点S2中积聚的电荷通过使晶体管402a和晶体管402b截止来保存（保持）。
随后，介于非操作周期与正常操作周期的重新开始之间的准备周期（周期d）开始。图24A示出结点P和输出信号OUT的电位在为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时处于低电平的情况的示例。
在周期d中，在向锁存部分411的反相器412和反相器413提供电力之前，将时钟信号φ2的电位固定到高电平，而将时钟信号φ1的电位固定到低电平。当控制信号φLS在这种状态中提供有使晶体管402a和晶体管402b导通的电位时，晶体管402a和晶体管402b导通，并且锁存部分411提供有结点S1和结点S2中保存的电位。
具体来说，将电荷分配到结点S1和反相器412的输入（该输入对应于结点P），并且反相器412的输入（结点P）提供有对应于结点S1中积聚的电荷的电位。在这里，反相器412的输入（结点P）的电位升高，并且结点S1的电位降低一定程度。
另外，将电荷分配到结点S2和反相器412的输出（或者提供有输出信号的布线415），并且反相器412的输出（或者提供有输出信号的布线415）提供有对应于结点S2中积聚的电荷的电位。在这里，反相器412的输入（结点P）的电位和结点S2的电位仍然都处于低电平。
在这种状态中将电力提供给反相器412和反相器413时，在锁存部分中，通过反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差，将反相器412的输入（结点P）的电位设置为高电平，而将反相器412的输出（或者提供有输出信号的布线415）的电位设置为低电平。
因此，将数据保存部分的数据读取到锁存部分，并且锁存电路的逻辑状态能够恢复到非操作周期的开始之前的逻辑状态。当在提供电力之前以这种方式来生成反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差时，锁存电路能够用作差分放大器。因此，与图19B相比，能够执行更稳定的读取。
在提供电力并且形成反相器环路时，结点P和输出信号OUT各提供有高电平电位或低电平电位，并且电位被保持（数据被锁存）。然后，结点P的电位和输出信号OUT的电位分别提供给结点S1和结点S2。因此，结点S1和结点S2再次提供有高电平电位或低电平电位。因此，结点S1和结点S2的电位能够恢复到变化之前的电位（这个操作又称作重写）。
此后，通过为控制信号φLS提供使晶体管402a和晶体管402b截止的电位，来使晶体管402a和晶体管402b截止，并且结点S1和结点S2各变为浮态。因此，没有任何变化地保存结点S1和结点S2中积聚的电荷（保持）。能够在随后为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时，重写结点S1和结点S2中积聚的电荷。因此，结点S1和结点S2中积聚的电荷没有任何变化地保持到随后为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时。
如上所述，数据根据如下方式来读取到锁存部分：使得将电荷分配到结点S1和反相器412的输入（结点P），并且将电荷分配到结点S2和反相器412的输出（或者提供有输出信号的布线415）。在结点S1中积聚与高电平电位对应的电荷以及在结点S2中积聚与低电平电位对应的电荷的情况下，在电荷分配之后，反相器412的输入（结点P）的电位设置成高于反相器412的输出（或者提供有输出信号的布线415）的电位，而不依赖于晶体管402a和晶体管402b导通之前的反相器412的输入（结点P）和反相器412的输出（或者提供有输出信号的布线415）的电位。
在结点S1中积聚与低电平电位对应的电荷以及在结点S2中积聚与高电平电位对应的电荷的情况下，在电荷分配之后，反相器412的输入（结点P）的电位设置成低于反相器412的输出（或者提供有输出信号的布线415）的电位，而不依赖于晶体管402a和晶体管402b导通之前的反相器412的输入（结点P）和反相器412的输出（或者提供有输出信号的布线415）的电位。另外，在电荷分配之后，反相器412的输入（结点P）的电位和反相器412的输出（提供有输出信号的布线415）的电位均没有设置成过多地降低。例如，两个电位均设置成使得不低于反相器中包含的晶体管的阈值电压。
为了实现上述方面，优选的是，例如，结点S1的电容大于结点P的电容。换言之，优选的是，结点S1电连接到的电容器404a的电容大于结点P电连接到的反相器412的输入电容，（输入电容对应于反相器的晶体管的栅极电容）。另外，在周期d中，有效的是提供其中电位Vc设置为VDD与VSS之间的值的周期。因此，读取操作能够更稳定地执行。
这样，并非局限于结点P具有低电平电位而输出信号OUT具有高电平电位的情况，数据在结点P具有高电平电位而输出信号OUT具有低电平电位的情况下也能够读取到锁存部分。另外，并非局限于在结点S1中积聚与高电平电位对应的电荷的情况，甚至在积聚与低电平电位对应的电荷的情况下数据也能够读取到锁存部分。
随后，时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位，以便成为正常操作状态（周期e）。在正常操作周期（周期e）开始时，时钟信号φ1和时钟信号φ2的操作可从与前一个正常操作周期（周期a）的结束时相同的电位（相同状态）开始，或者可从周期a的结束时的电位的反相电位（这个反相电位又称作周期a的后续状态）开始。
接下来描述图24B。图24B中，周期a、周期b和周期c的操作与图24A中的操作相似。
随后，介于非操作周期与正常操作周期的重新开始之间的准备周期（周期d）开始。图24B示出结点P和输出信号OUT的电位在为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时处于高电平的情况的示例。
在周期d中，在向锁存部分411的反相器412和反相器413提供电力之前，将时钟信号φ2的电位固定到高电平，而将时钟信号φ1的电位固定到低电平。当控制信号φLS在这种状态中提供有使晶体管402a和晶体管402b导通的电位时，晶体管402a和晶体管402b导通，并且锁存部分411提供有结点S1和结点S2中保存的电位。
具体来说，将电荷分配到结点S1和反相器412的输入（结点P），并且反相器412的输入（结点P）提供有对应于结点S1中积聚的电荷的电位。在这里，反相器412的输入（结点P）的电位和结点S1的电位仍然都处于高电平。
另外，将电荷分配到结点S2和反相器412的输出（或者提供有输出信号的布线415），并且反相器412的输出（或者提供有输出信号的布线415）提供有对应于结点S2中积聚的电荷的电位。在这里，反相器412的输出（输出信号OUT）的电位降低，并且结点S2的电位升高一定程度。
在这种状态中将电力提供给反相器412和反相器413时，在锁存部分中，通过反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差，将反相器412的输入（结点P）的电位设置为高电平，而将反相器412的输出（或者提供有输出信号的布线415）的电位设置为低电平。
因此，将数据保存部分的数据读取到锁存部分，并且锁存电路的逻辑状态能够恢复到非操作周期的开始之前的逻辑状态。当在提供电力之前以这种方式来生成反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差时，锁存电路能够用作差分放大器。因此，与图19B相比，能够执行更稳定的读取。
在提供电力并且形成反相器环路时，结点P和输出信号OUT各提供有高电平电位或低电平电位，并且电位被保持（数据被锁存）。然后，结点P的电位和输出信号OUT的电位分别提供给结点S1和结点S2。因此，结点S1和结点S2再次提供有高电平电位或低电平电位。因此，结点S1和结点S2的电位能够恢复到变化之前的电位（这个操作又称作重写）。
此后，通过为控制信号φLS提供使晶体管402a和晶体管402b截止的电位，来使晶体管402a和晶体管402b截止，并且结点S1和结点S2各变为浮态。因此，没有任何变化地保存结点S1和结点S2中积聚的电荷（保持）。能够在随后为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时，重写结点S1和结点S2中积聚的电荷。因此，结点S1和结点S2中积聚的电荷没有任何变化地保持到随后为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时。
随后，时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位，以便成为正常操作状态（周期e）。在正常操作周期（周期e）开始时，时钟信号φ1和时钟信号φ2的操作可从与前一个正常操作周期（周期a）的结束时相同的电位（相同状态）开始，或者可从周期a的结束时的电位的反相电位（这个反相电位又称作周期a的后续状态）开始。
注意，虽然在这里示出一示例，其中在提供电力之前生成反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差，但是具有这个实施例（图23）中所述配置的非易失性锁存电路也能够借助于与图19B相似的时序图来操作。
注意，在周期d中，有效的是提供其中电位Vc设置为VDD与VSS之间的值的周期。因此，读取操作能够更稳定地执行。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。此外，在锁存电路用作差分放大器的情况下能够执行更稳定的读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例9]
在这个实施例中，将参照图25来描述作为本文所公开的本发明的一实施例的非易失性锁存电路的操作的另一个示例。非易失性锁存电路的配置与图23中相同，但时序图在这个示例中与图24A和图24B中不同。
接下来，图25示出在非易失性锁存电路400处于操作状态的周期（操作周期）中以及在非易失性锁存电路400处于停止状态的周期（非操作周期）中的输入信号IN、输出信号OUT、控制信号φLS、时钟信号φ1和时钟信号φ2的电位的时序图的示例。另外，图25示出数据保存部分401的结点S1和结点S2、锁存部分411的结点P、锁存部分411的反相器412和反相器413的电源电压VDD-L的电位以及电容器404a和电容器404b的每个的另一个电极的电位Vc。结点S1表示电容器404a的电极之一的电位。结点S2表示电容器404b的电极之一的电位。
图25中，周期a、周期b、周期d和周期e各为非易失性锁存电路400处于操作状态的周期（操作周期），而周期c是非易失性锁存电路400处于停止状态的周期（非操作周期）。在周期a和周期e的每个中，非易失性锁存电路400处于正常操作周期，并且时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位。周期b是在非操作周期之前的准备周期。周期b又称作下降周期。周期d是非操作周期与正常操作周期的重新开始之间的准备周期。周期d又称作上升周期。
图25中，周期a和周期b的操作与图24A和图24B中相似。随后，在非操作周期（周期c）中，停止提供电力并且降低锁存部分411的反相器412和反相器413的电源电压VDD-L的电位。时钟信号φ1、时钟信号φ2和输入信号IN的电位能够取VDD与VSS之间的任何值。在这个时间期间，控制信号φLS的电位保持在低电平，使得晶体管402a和晶体管402b截止。例如，电位保持在地电位。
在非操作周期（周期c）中，结点S1和结点S2中积聚的电荷通过使晶体管402a和晶体管402b截止来保存（保持）。另外，输出信号OUT的电位保持在低电平。此外，结点P的电位逐渐降低。
随后，介于非操作周期与正常操作周期的重新开始之间的准备周期（周期d）开始。在周期d中，在向锁存部分411的反相器412和反相器413提供电力之前，将时钟信号φ2的电位固定到高电平，而将时钟信号φ1的电位固定到低电平。当控制信号φLS在这种状态中提供有使晶体管402a和晶体管402b导通的电位时，晶体管402a和晶体管402b导通，并且锁存部分411提供有结点S1和结点S2中保存的电位。
具体来说，将电荷分配到结点S1和反相器412的输入（结点P）。然后，在控制信号φLS提供有使晶体管402a导通的电位的定时为电容器404a的另一个电极的电位Vc提供预定电位。电位Vc从低电平电位升高到低电平电位与高电平电位之间的电位。因此，反相器412的输入（结点P）提供有这样的电位，其中将电容器404a的另一个电极的电位Vc的增加加到通过将电荷分配到反相器412的输入（结点P）和结点S1来确定的电位。在这里，反相器412的输入（结点P）的电位升高，并且结点S1的电位降低一定程度。
另外，将电荷分配到结点S2和反相器412的输出（或者提供有输出信号的布线415）。然后，在控制信号φLS提供有使晶体管402b导通的电位的定时为电容器404b的另一个电极的电位Vc提供预定电位。电位Vc从低电平电位升高到低电平电位与高电平电位之间的电位。
因此，反相器412的输出（或者提供有输出信号的布线415）提供有这样的电位，其中将电容器404b的另一个电极的电位Vc的增加加到通过将电荷分配到反相器412的输出（或者提供有输出信号的布线415）和结点S2来确定的电位。在这里，反相器412的输出（或者提供有输出信号的布线415）的电位以及结点S2的电位通过电容器404b的另一个电极的电位Vc的增加而升高一定程度。
在这种状态中将电力提供给反相器412和反相器413时，在锁存部分中，通过反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差，将反相器412的输入（结点P）的电位设置为高电平，而将反相器412的输出（或者提供有输出信号的布线415）的电位设置为低电平。
因此，将数据保存部分的数据读取到锁存部分，并且锁存电路的逻辑状态能够恢复到非操作周期的开始之前的逻辑状态。当在提供电力之前以这种方式来生成反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差时，锁存电路能够用作差分放大器。因此，与图19B相比，能够执行更稳定的读取。
在提供电力并且形成反相器环路时，结点P和输出信号OUT各提供有高电平电位或低电平电位，并且电位被保持（数据被锁存）。然后，结点P的电位和输出信号OUT的电位分别提供给结点S1和结点S2。因此，结点S1和结点S2再次提供有高电平电位或低电平电位。因此，结点S1和结点S2的电位能够恢复到变化之前的电位（这个操作又称作重写）。
此后，电容器的另一个电极的电位Vc恢复到低电平电位。
此后，通过为控制信号φLS提供使晶体管402a和晶体管402b截止的电位，来使晶体管402a和晶体管402b截止，并且结点S1和结点S2各变为浮态。因此，没有任何变化地保存结点S1和结点S2中积聚的电荷（保持）。
能够在随后为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时，重写结点S1和结点S2中积聚的电荷。因此，结点S1和结点S2中积聚的电荷没有任何变化地保持到随后为控制信号φLS提供使晶体管402a和晶体管402b导通的电位的定时。
如上所述，数据根据如下方式来读取到锁存部分：使得将电荷分配到结点S1和反相器412的输入（结点P），并且将电荷分配到结点S2和反相器412的输出（或者提供有输出信号的布线415）。在结点S1中积聚与高电平电位对应的电荷以及在结点S2中积聚与低电平电位对应的电荷的情况下，在电荷分配之后，反相器412的输入（结点P）的电位设置成高于反相器412的输出（或者提供有输出信号的布线415）的电位，而不依赖于晶体管402a和晶体管402b导通之前的反相器412的输入（结点P）和反相器412的输出（或者提供有输出信号的布线415）的电位。
在结点S1中积聚与低电平电位对应的电荷以及在结点S2中积聚与高电平电位对应的电荷的情况下，在电荷分配之后，反相器412的输入（结点P）的电位设置成低于反相器412的输出（或者提供有输出信号的布线415）的电位，而不依赖于晶体管402a和晶体管402b导通之前的反相器412的输入（结点P）和反相器412的输出（或者提供有输出信号的布线415）的电位。另外，在电荷分配之后，反相器412的输入（结点P）的电位和反相器412的输出（提供有输出信号的布线415）的电位两者均没有设置成过多地降低。例如，两个电位均设置成使得不低于反相器中包含的晶体管的阈值电压。
为了实现上述方面，优选的是，例如，结点S1的电容大于结点P的电容。换言之，优选的是，结点S1电连接到的电容器404a的电容大于结点P电连接到的反相器412的输入电容，（输入电容对应于反相器的晶体管的栅极电容）。另外，在周期d中，有效的是提供其中电位Vc设置为VDD与VSS之间的值的周期。因此，读取操作能够更稳定地执行。
这样，并非局限于结点P具有低电平电位而输出信号OUT具有高电平电位的情况，数据在结点P具有高电平电位而输出信号OUT具有低电平电位的情况下也能够读取到锁存部分。另外，并非局限于在结点S1中积聚与高电平电位对应的电荷的情况，甚至在积聚与低电平电位对应的电荷的情况下数据也能够读取到锁存部分。
具体来说，如这个实施例中所述，在控制信号φLS提供有使晶体管402a和晶体管402b导通的电位的定时为电容器的另一个电极的电位Vc提供预定电位，使得读取操作能够更稳定地执行。
例如，在电容器404a和电容器404b的电容较小的情况下或者长时间停止提供电力的情况下，难以保持电荷分配之后的反相器412的输入（结点P）与反相器412的输出（或者提供有输出信号的布线415）之间的电位差，并且电荷分配之后的反相器412的输入（结点P）和反相器412的输出（或者提供有输出信号的布线415）的电位变低。因此，存在读取的稳定性可能降级的可能性。
甚至在这类情况下，在电荷分配之后，也能够通过为电容器404a和电容器404b的每个的另一个电极的电位Vc提供预定电位，来将反相器412的输入（结点P）和反相器412的输出（或者提供有输出信号的布线415）控制为适当电位。因此，能够执行稳定读取。换言之，甚至在电容器具有较小电容并且因而小型化是可能的情况下也能够执行读取操作。此外，能够使数据保存周期更长。
随后，时钟信号φ1和时钟信号φ2各交替地提供有高电平电位或低电平电位，以便成为正常操作状态（周期e）。在正常操作周期（周期e）开始时，时钟信号φ1和时钟信号φ2的操作可从与前一个正常操作周期（周期a）的结束时相同的电位（相同状态）开始，或者可从周期a的结束时的电位的反相电位（这个反相电位又称作周期a的后续状态）开始。
注意，虽然在这里示出一示例，其中在提供电力之前生成反相器412的输入与输出之间的电位差以及反相器413的输入与输出之间的电位差，但是具有这个实施例（图23）中所述配置的非易失性锁存电路也能够借助于与图19B相似的时序图来操作。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。另外，数据保存部分的电容器的电容能够降低，并且电容器的大小能够降低，因而小型化是可能的。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例10]
在这个实施例中，将参照图26来描述包括各作为本文所公开的本发明的一实施例的多个非易失性锁存电路的逻辑电路的配置的另一个示例。
图26示出包括各包含锁存部分411和用于保存锁存部分的数据的数据保存部分401的两个非易失性锁存电路400的逻辑电路的配置。这个逻辑电路称作D-FF，并且用作CPU或者各种逻辑电路中的寄存器。
数据保存部分401的配置与图22中相似。锁存部分411的配置是一示例，其中，在图22的锁存部分411的配置中，NAND用于第一元件，而拍频反相器用于第二元件。
锁存部分411包括NAND 412和拍频反相器413。锁存部分411具有循环结构，其中NAND 412的输出电连接到拍频反相器413的输入，而拍频反相器413的输出电连接到NAND412的输入。另外，锁存部分411包括模拟开关431。
NAND 412的输入之一经由模拟开关431电连接到提供有锁存电路400的输入信号的布线414。NAND 412的输出电连接到提供有锁存电路400的输出信号的布线415。NAND 412的另一个输入电连接到提供有信号RSTB的布线。模拟开关431提供有时钟信号以及时钟信号的反相信号。拍频反相器413提供有时钟信号以及时钟信号的反相信号。
图26中的逻辑电路包括作为上述非易失性锁存电路400的非易失性锁存电路400a和非易失性锁存电路400b。非易失性锁存电路400a电连接到布线414，该布线414提供有来自前一级的电路的输入信号的电位。提供有非易失性锁存电路400a的输出信号的电位的布线415电连接到提供有非易失性锁存电路400b的输入信号的电位的布线414。非易失性锁存电路400b电连接到向后一级的电路提供非易失性锁存电路400b的输出信号的电位的布线415。
在非易失性锁存电路400a中，模拟开关431提供有时钟信号φ1和时钟信号φ1的反相信号φ1b，并且拍频反相器413提供有时钟信号φ2和时钟信号φ2的反相信号φ2b。在非易失性锁存电路400b中，模拟开关431提供有时钟信号φ2和时钟信号φ2的反相信号φ2b，并且拍频反相器413提供有时钟信号φ1和时钟信号φ1的反相信号φ1b。
借助于使用氧化物半导体作为用于形成沟道形成区的半导体材料的晶体管，该晶体管用作数据保存部分的开关元件，对于根据这个实施例的非易失性锁存电路，能够实现具有宽工作温度范围、且甚至在高温下也稳定操作并且其中甚至在切断电力之后也不会擦除存储数据的逻辑状态的非易失性锁存电路，或者提供有刷新周期充分长的数据保存部分的锁存电路。
由于数据写入通过晶体管的切换来执行，所以重写次数基本上不受限制。另外，写入电压几乎等于晶体管的阈值电压；因此，数据写入能够以低电压来执行。此外，电位直接提供给数据保存部分；因此，作为数据来存储的电荷量的变化能够抑制为较小，并且数据能够易于读取。
各种逻辑电路能够通过使用非易失性锁存电路来提供。例如，功率消耗能够通过切断未使用块的电力来降低。另外，由于甚至在切断电力时也存储逻辑状态，所以系统能够以高速度和低功率在导通电力时启动或者在切断电力时终止。
这个实施例能够与任意其它实施例自由组合。
[实施例11]
接下来，将参照图27A至图27E来描述使用氧化物半导体、能够用作上述实施例（诸如实施例1或实施例2）中的晶体管402的晶体管的制造方法的另一个示例。在这个实施例中，对于使用高度纯化的氧化物半导体（特别是具有非晶结构）的情况进行详细描述。虽然在以下描述中使用顶栅晶体管作为示例，但是晶体管的结构并不局限于此。
首先，绝缘层202在底部衬底200之上形成。然后，氧化物半导体层206在绝缘层202之上形成（参见图27A）。
在这里，底部衬底200对应于上述实施例中示出的包括下部的晶体管160等的衬底。关于底部衬底200的细节，能够参阅上述实施例。注意，底部衬底200的表面优选地尽可能平坦。为了实现这个方面，表面可经过化学机械抛光（CMP）方法等，以使得具有5 nm或更小、优选地为1 nm或更小的峰谷高度，或者2 nm或更小、优选地为0.4 nm或更小的均方根粗糙度（RMS）。
绝缘层202用作基底，并且能够根据与上述实施例中所示的绝缘层168、保护绝缘层144等相似的方式来形成。关于绝缘层202的细节，能够参阅上述实施例。注意，优选的是形成绝缘层202，以使得包含尽可能少的氢或水。
作为氧化物半导体层206，能够使用任意下列氧化物半导体：作为四成分金属氧化物的In-Sn-Ga-Zn-O基氧化物半导体；作为三成分金属氧化物的In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或Sn-Al-Zn-O基氧化物半导体；作为二成分金属氧化物的In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体或In-Mg-O基氧化物半导体；或者作为一成分金属氧化物的In-O基氧化物半导体、Sn-O基氧化物半导体或Zn-O基氧化物半导体。
具体来说，当不存在电场时，In-Ga-Zn-O基氧化物半导体材料具有充分高的电阻，并且因而能够得到充分低的断态电流。另外，具有高场效应迁移率，In-Ga-Zn-O基氧化物半导体材料适合于半导体器件。
In-Ga-Zn-O基氧化物半导体材料的典型示例由InGaO3（ZnO）m（m>0）来表示。氧化物半导体材料的另一个示例由InMO3（ZnO）m（m>0）来表示，其中M用来代替Ga。在这里，M表示从镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）、钴（Co）等等中选取的金属元素的一种或多种。例如，M能够是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组成只是从晶体结构所得到的示例。
在这个实施例中，采用溅射方法、使用In-Ga-Zn-O基金属氧化物靶来形成具有非晶结构的氧化物半导体层206。
作为用于采用溅射方法来形成氧化物半导体层206的金属氧化物靶，例如，能够使用组成比为In2O3:Ga2O3:ZnO=1:1:1[摩尔比]的金属氧化物靶。此外，也能够使用组成比为In2O3:Ga2O3:ZnO=1:1:2[摩尔比]的金属氧化物靶或者组成比为In2O3:Ga2O3:ZnO=1:1:4[摩尔比]的金属氧化物靶。
金属氧化物靶中的氧化物半导体的相对密度大于或等于80%，优选地大于或等于95%，或者更优选地大于或等于99.9%。具有高相对密度的金属氧化物靶的使用使得有可能形成具有致密结构的氧化物半导体层206。
其中形成氧化物半导体层206的气氛优选地为稀有气体（通常为氩）气氛、氧气氛或者包含稀有气体（通常为氩）和氧的混合气氛。具体来说，优选的是使用例如从其中将诸如氢、水、羟基或氢化物之类的杂质去除到少数ppm或更小（优选地为少数ppb或更小）的浓度的高纯度气体气氛。
在形成氧化物半导体层206时，例如，将衬底保持在控制为降低的压力下的处理室中，并且将衬底加热到100℃至550℃（包括两端）、优选地为200℃至400℃（包括两端）的温度。然后，将去除了氢、水等的溅射气体引入处理室中，同时去除处理室中的水分，由此使用上述靶来形成氧化物半导体层206。在加热衬底的同时来形成氧化物半导体层206，使得氧化物半导体层206中包含的杂质浓度能够降低。此外，因溅射引起的损坏能够降低。优选地使用捕集真空泵，以便去除处理室中的水分。例如，能够使用低温泵、离子泵或钛升华泵。备选地，也可使用提供有冷阱的涡轮泵。由于从采用低温泵所排空的处理室中去除氢、水等，所以氧化物半导体层206中的杂质浓度能够降低。
氧化物半导体层206能够在例如下列条件下形成：衬底与靶之间的距离为170 mm；压力为0.4 Pa；直流（DC）功率为0.5 kW；以及气氛为氧（氧流量的比例为100%）、氩（氩流量的比例为100%）或者包含氧和氩的混合气氛。注意，优选的是使用脉冲直流（DC）电源，因为能够降低灰尘（例如在膜形成时所形成的粉末物质），并且能够降低厚度分布。氧化物半导体层206的厚度为2 nm至200 nm（包括两端），优选地为5 nm至30 nm（包括两端）。注意，氧化物半导体层的适当厚度根据待使用的氧化物半导体材料、半导体器件的预期目的等等而有所不同；因此，厚度可根据材料、预期目的等等来确定。
注意，在氧化物半导体层206采用溅射方法来形成之前，优选地执行反向溅射，其中通过引入氩气体来生成等离子体，使得去除绝缘层202的表面上的灰尘。在这里，反向溅射是一种方法，其中离子与待处理表面碰撞，使得表面经过修正，与离子与溅射靶碰撞的标准溅射相反。用于使离子与待处理表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛下施加到待处理表面，使得等离子体在衬底附近生成。注意，氮、氦、氧等的气氛可用来代替氩气氛。
随后，氧化物半导体层206采用诸如使用掩模的蚀刻之类的方法来处理，由此形成岛状氧化物半导体层206a。
作为用于氧化物半导体层206的蚀刻方法，可采用干法蚀刻或湿法蚀刻。不用说，干法蚀刻和湿法蚀刻能够结合使用。蚀刻条件（例如蚀刻气体或蚀刻剂、蚀刻时间和温度）根据材料来适当设置，使得氧化物半导体层能够蚀刻为预期形状。关于蚀刻条件的细节，能够参阅上述实施例。氧化物半导体层206能够根据与上述实施例中所示的氧化物半导体层相似的方式来蚀刻。关于蚀刻的细节，能够参阅上述实施例。
此后，优选地对氧化物半导体层206a执行热处理（第一热处理）。通过第一热处理，能够去除氧化物半导体层206a中的过剩氢（包括水和羟基），能够对齐氧化物半导体层206a的结构，并且能够降低氧化物半导体层206a中的缺陷。在例如300℃至550℃（包括两端）或者400℃至550℃（包括两端）的温度下执行第一热处理。
热处理能够根据如下方式来执行：例如使得将底部衬底200引入使用电阻加热元件等的电炉中，并且然后在氮气氛下以450℃加热1小时。氧化物半导体层206a在热处理期间没有暴露于空气，使得能够防止水或氢的进入。
热处理设备并不局限于电炉，而能够是用于通过来自诸如加热气体之类的介质的热传导或热辐射来加热待处理对象的设备。例如，可使用诸如气体快速热退火（GRTA）设备或灯快速热退火（LRTA）设备之类的快速热退火（RTA）设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯之类的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，例如氮或者诸如氩之类的稀有气体。
例如，作为第一热处理，GRTA过程可按如下所述来执行。将衬底放进惰性气体气氛，加热数分钟，并且从惰性气体气氛中取出。GRTA过程实现短时间的高温热处理。此外，甚至当温度超过衬底的温度上限时，也能够采用GRTA过程，因为它是短时间的热处理。
注意，惰性气体气氛在该过程期间可改变成包含氧的气氛。这是因为缺氧所引起的缺陷能够通过在包含氧的气氛下执行第一热处理来降低。
例如，在电炉用于第一热处理的情况下，当热处理温度下降时，气氛会改变。例如，热处理能够在诸如稀有气体（例如氦、氖或氩）或氮之类的惰性气体的气氛下（以恒定温度）执行，并且当热处理温度下降时，气氛能够切换到包含氧的气氛。作为包含氧的气氛，能够使用氧气或者氧气和氮气的混合气体。
注意，作为惰性气体气氛，优选地是采用这样的气氛，其包含氮或稀有气体（例如氦、氖或氩）作为其主要成分但没有包含水、氢等。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度大于或等于6N（99.9999%）、优选地大于或等于7N（99.99999%）（即，杂质浓度小于或等于1 ppm，优选地小于或等于0.1 ppm）。
在任何情况下，当杂质通过第一热处理来降低以形成i型或实质i型氧化物半导体层206a时，能够实现具有优良性质的晶体管。
注意，还能够对尚未被处理成岛状氧化物半导体层206a的氧化物半导体层206来执行第一热处理。在那种情况下，在第一热处理之后，从加热设备中取出底部衬底200，并且执行光刻步骤。
具有去除氢或水的效果的第一热处理又能够称作脱水处理、脱氢处理等。能够例如在形成氧化物半导体层之后或者在源电极或漏电极堆叠在氧化物半导体层206a之上之后，执行脱水处理或脱氢处理。这种脱水处理或脱氢处理可执行一次或多次。
随后，导电层形成为与氧化物半导体层206a相接触。然后，源电极或漏电极208a和源电极或漏电极208b通过有选择地蚀刻导电层来形成（参见图27B）。这个步骤与上述实施例中所述的用于形成源电极或漏电极142a等的步骤相似。关于该步骤的细节，能够参阅上述实施例。
随后，形成与氧化物半导体层206a的一部分相接触的栅极绝缘层212（参见图27C）。关于栅极绝缘层212的细节，能够参阅上述实施例中的栅极绝缘层的描述。
在形成栅极绝缘层212之后，第二热处理优选地在惰性气体气氛或氧气氛下执行。热处理在200℃至450℃（包括两端）、优选地在250℃至350℃（包括两端）的温度下执行。例如，热处理可在氮气氛下以250°C执行1小时。第二热处理能够降低晶体管的电特性的变化。在栅极绝缘层212包含氧的情况下，通过将氧提供给氧化物半导体层206a以降低氧化物半导体层206a的缺氧，还能够形成i型（本征）或实质i型氧化物半导体层。
注意，虽然在这个实施例中，第二热处理紧接形成栅极绝缘层212之后执行，但是第二热处理的定时并不局限于此。
随后，栅电极214在栅极绝缘层212之上与氧化物半导体层206a重叠的区域中形成（参见图27D）。能够通过在栅极绝缘层212之上形成导电层并且然后有选择地对导电层形成图案，来形成栅电极214。关于栅电极214的细节，能够参阅上述实施例中的栅电极的描述。
随后，层间绝缘层216和层间绝缘层218在栅极绝缘层212和栅电极214之上形成（参见图27E）。能够采用PVD方法、CVD方法等来形成层间绝缘层216和层间绝缘层218。层间绝缘层216和层间绝缘层218能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽之类的无机绝缘材料的材料来形成。注意，虽然在这个实施例中使用层间绝缘层216和层间绝缘层218的叠层结构，但是本文所公开的本发明的一实施例并不局限于此。也能够使用单层结构或者包括三层或更多层的叠层结构。
注意，层间绝缘层218优选地形成为使得具有平面化的表面。这是因为当层间绝缘层218形成为使得具有平面化的表面时，电极、布线等能够在层间绝缘层218之上有利地形成。
通过上述步骤，完成包括高度纯化氧化物半导体层206a的晶体管250。
图27E所示的晶体管250包括下列元件：氧化物半导体层206a，隔着绝缘层202设置在底部衬底200之上；电连接到氧化物半导体层206a的源电极或漏电极208a和源电极或漏电极208b；覆盖氧化物半导体层206a、源电极或漏电极208a和源电极或漏电极208b的栅极绝缘层212；栅极绝缘层212之上的栅电极214；栅极绝缘层212和栅电极214之上的层间绝缘层216；以及层间绝缘层216之上的层间绝缘层218。
在这个实施例所示的晶体管250中，氧化物半导体层206a经过高度纯化。因此，氧化物半导体层206a中的氢浓度小于或等于5×1019 /cm3，优选地小于或等于5×1018 /cm3，更优选地小于或等于5×1017 /cm3，以及进一步优选地小于或等于1×1016 /cm3。另外，与典型硅晶圆的载流子密度（大约为1×1014 /cm3）相比，氧化物半导体层206a的载流子密度充分低（例如小于1×1012 /cm3，优选地小于1×1011 /cm3）。因此，能够得到充分低的断态电流。例如，当漏极电压VD为+1 V或+10 V并且栅极电压VG的范围是从-5 V至-20 V时，断态电流在室温下小于或等于1×10-13 A。此外，上述晶体管具有常断晶体管的特性。因此，泄漏电流、即栅电极与源电极之间的电压大约为0 V的状态下的断态电流，比使用硅的晶体管的泄漏电流要小许多。例如，每单位沟道宽度的泄漏电流在室温下小于或等于10 aA/μm。
这样，通过使用高度纯化和本征氧化物半导体层206a，晶体管的断态电流能够充分降低。
注意，在这个实施例中，虽然晶体管250用作上述实施例中所示的晶体管402，但是本文所公开的本发明无需被理解为局限于那种情况。例如，当氧化物半导体的电特征充分增加时，氧化物半导体能够用于包括集成电路中包含的晶体管的所有晶体管。在这种情况下，不一定采用上述实施例中所示的叠层结构，并且半导体器件能够使用例如诸如玻璃衬底之类的衬底来形成。
这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当组合。
[实施例12]
接下来，将参照图28A至图28E来描述使用氧化物半导体、能够用作上述实施例（诸如实施例1或实施例2）中的晶体管402的晶体管的制造方法的另一个示例。在这个实施例中，对于以下情况进行详细描述：作为氧化物半导体层，使用具有结晶区域的第一氧化物半导体层，以及通过从第一氧化物半导体层的结晶区域的晶体生长来得到的第二氧化物半导体层。虽然在以下描述中使用顶栅晶体管作为示例，但是晶体管的结构并不局限于此。
首先，绝缘层302在底部衬底300之上形成。随后，第一氧化物半导体层在绝缘层302之上形成，并且然后经过第一热处理，使得至少包括第一氧化物半导体层的表面的区域结晶，由此形成第一氧化物半导体层304（参见图28A）。
在这里，底部衬底300对应于上述实施例中示出的包括下部的晶体管160等的衬底。关于底部衬底300的细节，能够参阅上述实施例。注意，底部衬底300的表面的平面度在这个实施例中特别重要，因为它对于均匀晶体生长是不可缺少的。为了得到具有优选结晶度的氧化物半导体层，底部衬底300的表面可具有1 nm或更小、优选地为0.2 nm或更小的峰谷高度，或者0.5 nm或更小、优选地为0.1 nm或更小的均方根粗糙度（RMS）。
绝缘层302用作基底，并且能够根据与上述实施例中所示的绝缘层168、保护绝缘层144等相似的方式来形成。关于绝缘层302的细节，能够参阅上述实施例。注意，优选的是形成绝缘层302，以使得包含尽可能少的氢或水。
第一氧化物半导体层304能够根据与上述实施例中所示的氧化物半导体层206相似的方式来形成。关于第一氧化物半导体层304及其制造方法的细节，能够参阅上述实施例。注意，在这个实施例中，第一氧化物半导体层304通过第一热处理来有意结晶；因此，第一氧化物半导体层304优选地使用易于引起结晶的金属氧化物靶来形成。例如，能够使用ZnO。此外，还优选的是使用In-Ga-Zn-O基氧化物，其中，金属元素（In、Ga、Zn）中的Zn的比例大于或等于60%，因为包含高浓度的Zn的In-Ga-Zn-O基氧化物易于结晶。第一氧化物半导体层304的厚度优选地为3 nm至15 nm（包括两端），并且在这个实施例中例如为5 nm。注意，氧化物半导体层304的适当厚度根据待使用的氧化物半导体材料、半导体器件的预期目的等等而有所不同；因此，厚度可根据材料、预期目的等等来确定。
第一热处理在450℃至850℃（包括两端）、优选地在550℃至750℃（包括两端）的温度下执行。第一热处理的时间优选地为1分钟至24小时（包括两端）。温度和时间根据氧化物半导体的种类或组成比而有所不同。另外，优选地在没有包含氢或水的气氛（诸如充分去除了水的氮、氧或稀有气体（例如氦、氖或氩）的气氛）下执行第一热处理。
热处理设备并不局限于电炉，而能够是用于通过来自诸如加热气体之类的介质的热传导或热辐射来加热待处理对象的设备。例如，可使用诸如气体快速热退火（GRTA）设备或灯快速热退火（LRTA）设备之类的快速热退火（RTA）设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯之类的灯所发射的光（电磁波）的辐射来加热待处理对象的设备。GRTA设备是用于使用高温气体来执行热处理的设备。作为气体，使用不会通过热处理与待处理对象发生反应的惰性气体，例如氮或者诸如氩之类的稀有气体。
通过上述第一热处理，使至少包括第一氧化物半导体层的表面的区域结晶。结晶区域根据如下方式来形成：使得晶体生长从第一氧化物半导体层的表面朝第一氧化物半导体层的内部进行。注意，在一些情况下，结晶区域包括平均厚度为2 nm至10 nm（包括两端）的板状晶体。在一些情况下，结晶区域还包括一种晶体，该晶体具有与氧化物半导体层的表面基本上平行的a-b表面，并且其中c轴沿基本上垂直于氧化物半导体层的表面的方向来定向。在这里，“基本上平行的方向”表示平行方向的±10°之内的方向，而“基本上垂直的方向”表示垂直方向的±10°之内的方向。
通过其中形成结晶区域的第一热处理，优选地去除第一氧化物半导体层中的氢（包括水或羟基）。为了去除氢等，可在具有6N（99.9999%）或以上的纯度（即，杂质浓度小于或等于1 ppm）、更优选地为7N（99.99999%）或以上的纯度（即，杂质浓度小于或等于0.1ppm）的氮、氧或稀有气体（例如氦、氖或氩）的气氛下执行第一热处理。备选地，第一热处理可在具有20 ppm或更小、优选地为1 ppm或更小的包含H2O的超干空气中执行。
此外，通过其中形成结晶区域的第一热处理，优选地将氧提供给第一氧化物半导体层。能够通过例如将热处理的气氛改变成氧气氛，来将氧提供给第一氧化物半导体层。
这个实施例中的第一热处理如下所述：通过氮气氛下以700℃进行1小时的热处理，从氧化物半导体层中去除氢等，并且然后将气氛改变成氧气氛，使得将氧提供给第一氧化物半导体层的内部。注意，第一热处理的主要目的是形成结晶区域；因此，用于去除氢等的热处理或者用于提供氧的处理可单独执行。例如，能够在用于去除氢等的热处理和用于提供氧的处理之后执行用于结晶的热处理。
通过这种第一热处理，形成结晶区域，去除氢（包括水和羟基）等，并且能够得到提供有氧的第一氧化物半导体层304。
随后，在至少在其表面上包括结晶区域的第一氧化物半导体层304之上形成第二氧化物半导体层305（参见图28B）。
第二氧化物半导体层305能够根据与上述实施例中所示的氧化物半导体层206相似的方式来形成。关于第二氧化物半导体层305及其制造方法的细节，能够参阅上述实施例。注意，第二氧化物半导体层305优选地形成为比第一氧化物半导体层304要厚。此外，第二氧化物半导体层305优选地形成为使得第一氧化物半导体层304和第二氧化物半导体层305的总厚度为3 nm至50 nm（包括两端）。注意，氧化物半导体层的适当厚度根据待使用的氧化物半导体材料、半导体器件的预期目的等等而有所不同；因此，厚度可根据材料、预期目的等等来确定。
优选地使用具有相同主要成分并且还在结晶之后具有密集晶格常数（晶格失配小于或等于1%）的材料，来形成第二氧化物半导体层305和第一氧化物半导体层304。这是因为，在第二氧化物半导体层305的晶格中，在使用具有相同主要成分的材料的情况下晶体生长易于从第一氧化物半导体层304的结晶区域进行。另外，具有相同主要成分的材料的使用实现有利的界面物理性质或电特性。
注意，在期望膜质量通过结晶来得到的情况下，第二氧化物半导体层305可使用这样的材料来形成，该材料具有与第一氧化物半导体层304的材料的主要成分不同的主要成分。
随后，对第二氧化物半导体层305执行第二热处理，由此晶体生长从第一氧化物半导体层304的结晶区域进行，并且形成第二氧化物半导体层306（参见图28C）。
第二热处理在450℃至850℃（包括两端）、优选地在600℃至700℃（包括两端）的温度下执行。第二热处理的时间为1分钟至100小时（包括两端），优选地为5小时至20小时（包括两端），并且通常为10小时。注意，第二热处理还优选地在没有包含氢或水的气氛下执行。
气氛的细节和第二热处理的效果与第一热处理相似。能够使用的热处理设备也与第一热处理的设备相似。例如，在第二热处理中，电炉在温度上升时填充有氮气氛，以及电炉在温度下降时填充有氧气氛，由此能够在氮气氛下去除氢等，并且能够在氧气氛下提供氧。
通过上述第二热处理，晶体生长能够从第一氧化物半导体层304的晶体区域进行到整个第二氧化物半导体层305，使得能够形成第二氧化物半导体层306。另外，有可能形成从其中去除了氢（包括水和羟基）等并且向其提供了氧的第二氧化物半导体层306。此外，第一氧化物半导体层304的结晶区域的取向能够通过第二热处理来改进。
例如，在In-Ga-Zn-O基氧化物半导体材料用于第二氧化物半导体层306的情况下，第二氧化物半导体层306能够包括由InGaO3（ZnO）m（m>0，并且m不是自然数）所表示的晶体、由In2Ga2ZnO7（In:Ga:Zn:O=2:2:1:7）所表示的晶体等。这类晶体通过第二热处理来定向，使得c轴处于基本上垂直于第二氧化物半导体层306的表面的方向。
在这里，上述晶体包括In、Ga和Zn的任一种，并且能够被认为具有与c轴和b轴平行的多层的叠层结构。具体来说，上述晶体具有其中包含In的层和没有包含In的层（包含Ga或Zn）的层沿c轴方向堆叠的结构。
在In-Ga-Zn-O基氧化物半导体层晶体中，包含In的层、即沿平行于a轴和b轴的方向的层具有有利的导电率。这是因为In-Ga-Zn-O基氧化物半导体晶体中的导电主要由In来控制，并且In原子的5s轨道与相邻In原子的5s轨道重叠，使得形成载流子通路。
此外，在第一氧化物半导体层304在与绝缘层302的界面处包括非晶区的情况下，通过第二热处理，在一些情况下晶体生长从第一氧化物半导体层304的表面上形成的结晶区域朝第一氧化物半导体层的底部进行，以便结晶非晶区。注意，在一些情况下，非晶区仍然取决于绝缘层302的材料、热处理条件等。
在第一氧化物半导体层304和第二氧化物半导体层305使用具有相同主要成分的氧化物半导体材料来形成的情况下，在一些情况下，第一氧化物半导体层304和第二氧化物半导体层306具有相同的晶体结构，如图28C所示。因此，虽然在图28C中由虚线表示，但是第一氧化物半导体层304与第二氧化物半导体层306之间的边界在一些情况下无法区分，使得第一氧化物半导体层304和第二氧化物半导体层306能够被认为是同一层。
随后，第一氧化物半导体层304和第二氧化物半导体层306采用诸如使用掩模的蚀刻之类的方法来处理，由此形成岛状第一氧化物半导体层304a和岛状第二氧化物半导体层306a（参见图28D）。
作为用于第一氧化物半导体层304和第二氧化物半导体层306的蚀刻方法，可采用干法蚀刻或湿法蚀刻。不用说，干法蚀刻和湿法蚀刻能够结合使用。蚀刻条件（例如蚀刻气体或蚀刻剂、蚀刻时间和温度）根据材料来适当设置，使得氧化物半导体层能够蚀刻为预期形状。第一氧化物半导体层304和第二氧化物半导体层306能够根据与上述实施例中所示的氧化物半导体层相似的方式来蚀刻。关于蚀刻的细节，能够参阅上述实施例。
成为沟道形成区的氧化物半导体层的区域优选地具有平面化的表面。例如，第二氧化物半导体层的表面优选地在与栅电极重叠的区域（沟道形成区）中具有1 nm或更小（更优选地为0.2 nm或更小）的峰谷高度。
随后，导电层形成为与第二氧化物半导体层306a相接触。然后，源电极或漏电极308a和源电极或漏电极308b通过有选择地蚀刻导电层来形成（参见图28D）。源电极或漏电极308a和源电极或漏电极308b能够根据与上述实施例中所示的源电极或漏电极142a和源电极或漏电极142b相似的方式来形成。关于源电极或漏电极308a和源电极或漏电极308b的细节，能够参阅上述实施例。
在图28D所示的步骤中，在一些情况下，使第一氧化物半导体层304a和第二氧化物半导体层306a的侧表面上的晶体层进入非晶状态，该晶体层与源电极或漏电极308a和源电极或漏电极308b相接触。
随后，形成与第二氧化物半导体层306a的一部分相接触的栅极绝缘层312。能够采用CVD方法、溅射方法来形成栅极绝缘层312。然后，栅电极314在栅极绝缘层312之上与第一氧化物半导体层304a和第二氧化物半导体层306a重叠的区域中形成。此后，层间绝缘层316和层间绝缘层318在栅极绝缘层312和栅电极314之上形成（参见图28E）。栅极绝缘层312、栅电极314、层间绝缘层316和层间绝缘层318能够根据与上述实施例中所示的栅极绝缘层等相似的方式来形成。关于栅极绝缘层312、栅电极314、层间绝缘层316和层间绝缘层318的细节，能够参阅上述实施例。
在形成栅极绝缘层312之后，第三热处理优选地在惰性气体气氛或氧气氛下执行。第三热处理在200℃至450℃（包括两端）、优选地在250℃至350℃（包括两端）的温度下执行。例如，热处理可在包含氧的气氛下以250°C执行1小时。第三热处理能够降低晶体管的电特性的变化。在栅极绝缘层312包含氧的情况下，通过将氧提供给第二氧化物半导体层306a以降低第二氧化物半导体层306a的缺氧，还能够形成i型（本征）或实质i型氧化物半导体层。
注意，虽然在这个实施例中，第三热处理在形成栅极绝缘层312之后执行，但是第三热处理的定时并不局限于此。此外，在氧通过诸如第二热处理之类的其它处理来提供给第二氧化物半导体层的情况下，可省略第三热处理。
能够通过在栅极绝缘层312之上形成导电层并且然后有选择地对导电层形成图案，来形成栅电极314。关于栅电极314的细节，能够参阅上述实施例中的栅电极的描述。
能够采用PVD方法、CVD方法等来形成层间绝缘层316和层间绝缘层318。层间绝缘层316和层间绝缘层318能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝或氧化钽之类的无机绝缘材料的材料来形成。注意，虽然在这个实施例中使用层间绝缘层316和层间绝缘层318的叠层结构，但是本文所公开的本发明的一实施例并不局限于此。也能够使用单层结构或者包括三层或更多层的叠层结构。
注意，层间绝缘层318优选地形成为使得具有平面化的表面。这是因为当层间绝缘层318形成为使得具有平面化的表面时，电极、布线等能够在层间绝缘层318之上有利地形成。
通过上述步骤，完成晶体管350。晶体管350使用第一氧化物半导体层304a，以及第二氧化物半导体层306a，其通过从第一氧化物半导体层304a的结晶区域的晶体生长来得到。
图28E所示的晶体管350包括下列元件：第一氧化物半导体层304a，隔着绝缘层302设置在底部衬底300之上；设置在第一氧化物半导体层304a之上的第二氧化物半导体层306a；电连接到第二氧化物半导体层306a的源电极或漏电极308a和源电极或漏电极308b；覆盖第二氧化物半导体层306a、源电极或漏电极308a和源电极或漏电极308b的栅极绝缘层312；栅极绝缘层312之上的栅电极314；栅极绝缘层312和栅电极314之上的层间绝缘层316；以及层间绝缘层316之上的层间绝缘层318。
在这个实施例所示的晶体管350中，第一氧化物半导体层304a和第二氧化物半导体层306a经过高度纯化。因此，第一氧化物半导体层304a和第二氧化物半导体层306a中的氢浓度小于或等于5×1019 /cm3，优选地小于或等于5×1018 /cm3，更优选地小于或等于5×1017 /cm3，以及进一步优选地小于或等于1×1016 /cm3。另外，与典型硅晶圆的载流子密度（大约为1×1014 /cm3）相比，第一氧化物半导体层304a和第二氧化物半导体层306a的载流子密度充分低（例如小于1×1012 /cm3，优选地小于1×1011 /cm3）。因此，能够得到充分低的断态电流。例如，当漏极电压VD为+1 V或+10 V并且栅极电压VG的范围是从-5 V至-20 V时，断态电流在室温下小于或等于1×10-13 A。此外，上述晶体管具有常断晶体管的特性。因此，泄漏电流、即栅电极与源电极之间的电压大约为0 V的状态下的断态电流，比使用硅的晶体管的泄漏电流要小许多。例如，每单位沟道宽度的泄漏电流在室温下小于或等于10 aA/μm。
这样，通过使用高度纯化和本征第一氧化物半导体层304a和第二氧化物半导体层306a，晶体管的断态电流能够充分降低。
此外，在这个实施例中，作为氧化物半导体层，使用具有结晶区域的第一氧化物半导体层304a，以及第二氧化物半导体层306a，其通过从第一氧化物半导体层304a的结晶区域的晶体生长来得到。因此，能够增加场效应迁移率，并且能够实现具有有利电特性的晶体管。
注意，在这个实施例中，虽然晶体管350用作上述实施例中所示的晶体管402，但是本文所公开的本发明无需被理解为局限于那种情况。例如，这个实施例中所示的晶体管350使用具有结晶区域的第一氧化物半导体层304a，以及第二氧化物半导体层306a，其通过从第一氧化物半导体层304a的结晶区域的晶体生长来得到，并且因而具有高场效应迁移率。因此，氧化物半导体能够用于包括集成电路中包含的晶体管的所有晶体管。在这种情况下，不一定采用上述实施例中所示的叠层结构，并且半导体器件能够使用例如诸如玻璃衬底之类的衬底来形成。
这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当组合。
[实施例13]
在这个实施例中，将参照图29A至图29F来描述其上安装了使用根据任意上述实施例的非易失性锁存电路的半导体器件的电子装置的示例。其上安装了根据任意上述实施例的非易失性锁存电路的半导体器件的电子装置具有优良特性，这是常规技术中无法看到的。因此，有可能提供具有新结构的电子装置，该新结构采用使用非易失性锁存电路的半导体器件。注意，使用根据任意上述实施例的非易失性锁存电路的的半导体器件被集成并且安装在电路板等之上，以便安装在电子装置上。
图29A示出膝上型个人计算机，其中包括使用根据任意上述实施例的非易失性锁存电路的半导体器件。膝上型个人计算机包括主体1301、壳体1302、显示部分1303、键盘1304等。能够通过将根据本文所公开的本发明的半导体器件应用于膝上型个人计算机，来提供具有优良性能的膝上型个人计算机。
图29B示出便携数字助理（PDA），其中包括使用根据任意上述实施例的非易失性锁存电路的半导体器件。主体1311包括显示部分1313、外部接口1315、操作键1314等。此外，指示笔（stylus）1312作为操作配件来提供。能够通过将根据本文所公开的本发明的半导体器件应用于便携数字助理（PDA），来提供具有优良性能的便携数字助理（PDA）。
图29C示出电子书阅读器1320，作为包括使用根据任意上述实施例的非易失性锁存电路的半导体器件的电子纸的示例。电子书阅读器1320包括两个壳体：壳体1321和壳体1323。壳体1321通过铰链1337与壳体1323相结合，使得电子书阅读器1320能够使用铰链1337作为轴来开启和闭合。这种结构允许电子书阅读器1320用作纸书。
壳体1321包括显示部分1325，以及壳体1323包括显示部分1327。显示部分1325和显示部分1327能够显示连续图像或不同图像。用于显示不同图像的结构允许文本在右显示部分（图29C中的显示部分1325）来显示，并且允许图像在左显示部分（图29C中的显示部分1327）来显示。
图29C示出壳体1321包括操作部分等的情况的示例。例如，壳体1321包括电源开关1331、操作键1333、扬声器1335等。操作键1333允许翻页。注意，键盘、指示装置等也可设置在其上设置显示部分的壳体的表面。此外，外部连接端子（耳机端子、USB端子、能够连接到诸如AC适配器和USB缆线等各种缆线的端子等等）、记录介质插入部分等等可设置在壳体的背面或侧表面上。电子书阅读器1320还能够用作电子词典。
另外，电子书阅读器1320可具有能够无线传送和接收数据的结构。通过无线通信，能够从电子书籍服务器购买和下载期望的书籍数据等等。
注意，电子纸能够在任何领域中使用，只要显示数据。例如，电子纸能够应用于海报、诸如火车之类的车辆中的广告和诸如信用卡之类的各种卡以及电子书阅读器。能够通过将根据本文所公开的本发明的半导体器件应用于电子纸，来提供具有优良性能的电子纸。
图29D示出蜂窝电话，其中包括使用根据任意上述实施例的非易失性锁存电路的半导体器件。蜂窝电话包括两个壳体：壳体1340和壳体1341。壳体1341包括显示面板1342、扬声器1343、话筒1344、指示装置1346、摄像机镜头1347、外部连接端子1348等。壳体1340包括用于为蜂窝电话充电的太阳能电池1349、外部存储器插槽1350等。天线内置于壳体1341中。
显示面板1342包括触摸屏。显示为图像的多个操作键1345在图29D中由虚线示出。注意，蜂窝电话包括用于将从太阳能电池1349所输出的电压增加到各电路所需的电压的升压电路。除了上述结构之外，非接触式IC芯片、小记录装置等也可内置于蜂窝电话中。
显示面板1342的显示取向根据应用模式适当地发生变化。此外，摄像机镜头1347设置在与显示面板1342相同的表面上，使得蜂窝电话能够用作视频电话。扬声器1343和话筒1344能够用于视频电话呼叫、记录和播放声音等以及语音呼叫。此外，如同图29D中那样展开的壳体1340和壳体1341能够通过滑动来相互重叠。因此，蜂窝电话能够采取供便携使用的适当尺寸。
外部连接端子1348可连接到AC适配器以及诸如实现对蜂窝电话的充电和数据通信的USB缆线之类的各种缆线。此外，较大量数据能够通过将记录介质插入外部存储器插槽1350来保存和移动。除了上述功能之外，还可提供红外通信功能、电视接收功能等。能够通过将根据本文所公开的本发明的半导体器件应用于蜂窝电话，来提供具有优良性能的蜂窝电话。
图29E示出数码相机，其中包括使用根据任意上述实施例的非易失性锁存电路的半导体器件。数码相机包括主体1361、显示部分A 1367、目镜部分1363、操作开关1364、显示部分B 1365、电池1366等。能够通过将根据本文所公开的本发明的半导体器件应用于数码相机，来提供具有优良性能的数码相机。
图29F示出电视机，其中包括使用根据任意上述实施例的非易失性锁存电路的半导体器件。电视机1370包括提供有显示部分1373的壳体1371。图像可在显示部分1373显示。在这里，壳体1371由支架1375来支承。
电视机1370能够通过壳体1371中包含的操作开关或者单独设置的遥控器1380进行操作。频道和音量能够通过遥控器1380中包含的操作键1379来控制，并且因而能够控制显示部分1373所显示的图像。此外，遥控器1380能够提供有显示部分1377，用于显示从遥控器1380所输出的数据。
注意，电视机1370优选地包括接收器、调制解调器等。通过接收器，能够接收一般电视广播。此外，当电视机1370通过有线或无线连接经由调制解调器连接到通信网络时，能够执行单向（从发射器到接收器）或双向（在发射器与接收器之间、接收器之间等）数据通信。能够通过将根据本文所公开的本发明的半导体器件应用于电视机，来提供具有优良性能的电视机。
这个实施例中所述的结构、方法等能够与其它实施例中所述的任意结构、方法等适当组合。
本申请基于2009年12月11日向日本专利局提交的日本专利申请序号2009-282139，通过引用将其完整内容结合于此。

Claims (14)

1.一种半导体器件，包括：
第一元件；
第二元件；
在所述第一元件和所述第二元件之上的绝缘层；以及
包括晶体管和电容器的数据保存部分，
其中，所述第一元件的输出电连接到所述第二元件的输入，并且所述第二元件的输出电连接到所述第一元件的输入，
其中，所述第一元件和所述第二元件的每一个包括晶体管，
其中，所述第一元件的所述晶体管和所述第二元件的所述晶体管各包含包括晶体硅的沟道形成区，
其中，所述数据保存部分的所述晶体管的沟道形成区包括所述绝缘层之上的氧化物半导体层，
其中，所述数据保存部分的所述晶体管的源极和漏极其中之一电连接到所述电容器的一对电极之一，以及
其中，所述数据保存部分的所述晶体管的所述源极和所述漏极中的另一个电连接到所述第一元件的所述输入和提供有输入信号的布线。
2.如权利要求1所述的半导体器件，还包括：第一开关和第二开关，
其中，所述第二元件的所述输出通过所述第二开关电连接到所述第一元件的所述输入，以及
其中，所述第一元件的所述输入通过所述第一开关电连接到提供有所述输入信号的所述布线。
3.如权利要求1所述的半导体器件，其中，所述第一元件是反相器以及所述第二元件是反相器。
4.如权利要求1所述的半导体器件，其中，所述第一元件是NAND，并且所述第二元件是拍频反相器。
5.如权利要求1所述的半导体器件，其中，所述氧化物半导体层包含铟、镓和锌。
6.如权利要求1所述的半导体器件，其中，所述氧化物半导体层包括c轴基本上垂直于所述氧化物半导体层的表面的晶体。
7.一种半导体器件，包括：
第一元件；
第二元件；
在所述第一元件和所述第二元件之上的绝缘层；以及
包括第一晶体管、第二晶体管、第一电容器和第二电容器的数据保存部分，
其中，所述第一元件的输出电连接到所述第二元件的输入，并且所述第二元件的输出电连接到所述第一元件的输入，
其中，所述第一元件和所述第二元件的每一个包括晶体管，
其中，所述第一元件的所述晶体管和所述第二元件的所述晶体管各包含包括晶体硅的沟道形成区，
其中，所述第一晶体管和所述第二晶体管的每一个的沟道形成区包括所述绝缘层之上的氧化物半导体层，
其中，所述第一晶体管的源极和漏极其中之一电连接到所述第一电容器的一对电极之一，
其中，所述第二晶体管的源极和漏极其中之一电连接到所述第二电容器的一对电极之一，
其中，所述第一晶体管的所述源极和所述漏极中的另一个电连接到所述第一元件的所述输入，以及
其中，所述第二晶体管的所述源极和所述漏极中的另一个电连接到所述第一元件的所述输出。
8.如权利要求7所述的半导体器件，还包括：第一开关和第二开关，
其中，所述第二元件的所述输出通过所述第二开关电连接到所述第一元件的所述输入，以及
其中，所述第一元件的所述输入通过所述第一开关电连接到提供有输入信号的布线。
9.如权利要求7所述的半导体器件，其中，所述第一元件是反相器以及所述第二元件是反相器。
10.如权利要求7所述的半导体器件，其中，所述第一元件是NAND，并且所述第二元件是拍频反相器。
11.如权利要求7所述的半导体器件，其中，所述氧化物半导体层包含铟、镓和锌。
12.如权利要求7所述的半导体器件，其中，所述氧化物半导体层包括c轴基本上垂直于所述氧化物半导体层的表面的晶体。
13.一种逻辑电路，包括如权利要求1或7所述的半导体器件。
14.一种CPU，包括如权利要求13所述的逻辑电路。
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Families Citing this family (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
CN102656683B (zh) * 2009-12-11 2015-02-11 株式会社半导体能源研究所 半导体装置
WO2011074590A1 (en) * 2009-12-17 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, measurement apparatus, and measurement method of relative permittivity
KR101729933B1 (ko) * 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
CN102656801B (zh) 2009-12-25 2016-04-27 株式会社半导体能源研究所 存储器装置、半导体器件和电子装置
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101760537B1 (ko) * 2009-12-28 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101787734B1 (ko) 2010-01-20 2017-10-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN102725842B (zh) 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
KR101686089B1 (ko) 2010-02-19 2016-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112011100841B4 (de) 2010-03-08 2021-11-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
CN103026416B (zh) * 2010-08-06 2016-04-27 株式会社半导体能源研究所 半导体装置
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8508276B2 (en) 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8816425B2 (en) 2010-11-30 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8823092B2 (en) * 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI632551B (zh) * 2010-12-03 2018-08-11 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI621121B (zh) 2011-01-05 2018-04-11 Semiconductor Energy Laboratory Co., Ltd. 儲存元件、儲存裝置、及信號處理電路
JP5859839B2 (ja) 2011-01-14 2016-02-16 株式会社半導体エネルギー研究所 記憶素子の駆動方法、及び、記憶素子
TWI657565B (zh) 2011-01-14 2019-04-21 日商半導體能源研究所股份有限公司 半導體記憶裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
JP5879165B2 (ja) 2011-03-30 2016-03-08 株式会社半導体エネルギー研究所 半導体装置
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US9142320B2 (en) 2011-04-08 2015-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
JP6001900B2 (ja) 2011-04-21 2016-10-05 株式会社半導体エネルギー研究所 信号処理回路
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
TWI541978B (zh) 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
JP5886128B2 (ja) 2011-05-13 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
KR101957315B1 (ko) 2011-05-13 2019-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8837203B2 (en) 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
TWI559683B (zh) 2011-05-20 2016-11-21 半導體能源研究所股份有限公司 半導體積體電路
US9336845B2 (en) 2011-05-20 2016-05-10 Semiconductor Energy Laboratory Co., Ltd. Register circuit including a volatile memory and a nonvolatile memory
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
TWI570719B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI573136B (zh) 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
WO2012169142A1 (en) 2011-06-09 2012-12-13 Semiconductor Energy Laboratory Co., Ltd. Cache memory and method for driving the same
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US8982607B2 (en) 2011-09-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and signal processing circuit
JP6099368B2 (ja) 2011-11-25 2017-03-22 株式会社半導体エネルギー研究所 記憶装置
TWI591611B (zh) * 2011-11-30 2017-07-11 半導體能源研究所股份有限公司 半導體顯示裝置
JP6088253B2 (ja) * 2012-01-23 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
US8817516B2 (en) * 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
JP2014063557A (ja) * 2012-02-24 2014-04-10 Semiconductor Energy Lab Co Ltd 記憶装置及び半導体装置
US9287370B2 (en) 2012-03-02 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device comprising a transistor including an oxide semiconductor and semiconductor device including the same
US8754693B2 (en) 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
JP6114074B2 (ja) * 2012-03-14 2017-04-12 株式会社半導体エネルギー研究所 電力供給システム
US9058892B2 (en) * 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
US9349849B2 (en) * 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US9324449B2 (en) * 2012-03-28 2016-04-26 Semiconductor Energy Laboratory Co., Ltd. Driver circuit, signal processing unit having the driver circuit, method for manufacturing the signal processing unit, and display device
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP6126419B2 (ja) 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP6005391B2 (ja) * 2012-05-01 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
US9261943B2 (en) 2012-05-02 2016-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6227890B2 (ja) * 2012-05-02 2017-11-08 株式会社半導体エネルギー研究所 信号処理回路および制御回路
JP6174899B2 (ja) 2012-05-11 2017-08-02 株式会社半導体エネルギー研究所 半導体装置
KR102087443B1 (ko) 2012-05-11 2020-03-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP5917285B2 (ja) * 2012-05-11 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
JP6108960B2 (ja) 2012-06-01 2017-04-05 株式会社半導体エネルギー研究所 半導体装置、処理装置
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
US9083327B2 (en) * 2012-07-06 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP6022874B2 (ja) * 2012-09-27 2016-11-09 エスアイアイ・セミコンダクタ株式会社 半導体記憶回路
CN104769842B (zh) 2012-11-06 2017-10-31 株式会社半导体能源研究所 半导体装置以及其驱动方法
TWI608616B (zh) * 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP5807076B2 (ja) 2013-01-24 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6298662B2 (ja) 2013-03-14 2018-03-20 株式会社半導体エネルギー研究所 半導体装置
JP2014199709A (ja) 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 記憶装置、半導体装置
US9294075B2 (en) 2013-03-14 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9786350B2 (en) 2013-03-18 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6316630B2 (ja) 2013-03-26 2018-04-25 株式会社半導体エネルギー研究所 半導体装置
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9312392B2 (en) * 2013-05-16 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
TWI640014B (zh) 2013-09-11 2018-11-01 半導體能源研究所股份有限公司 記憶體裝置、半導體裝置及電子裝置
TWI741298B (zh) 2013-10-10 2021-10-01 日商半導體能源研究所股份有限公司 半導體裝置
JP6591739B2 (ja) * 2013-10-16 2019-10-16 株式会社半導体エネルギー研究所 演算処理装置の駆動方法
JP2015118724A (ja) * 2013-11-13 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US20150177311A1 (en) * 2013-12-19 2015-06-25 Intermolecular, Inc. Methods and Systems for Evaluating IGZO with Respect to NBIS
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR102704745B1 (ko) * 2013-12-27 2024-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
TWI553924B (zh) * 2014-01-15 2016-10-11 林崇榮 具電阻性元件的非揮發性記憶體與晶胞結構及其製作方法
KR102325158B1 (ko) * 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
JP6542542B2 (ja) 2014-02-28 2019-07-10 株式会社半導体エネルギー研究所 半導体装置
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
SG11201606536XA (en) 2014-03-18 2016-09-29 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
TWI646782B (zh) 2014-04-11 2019-01-01 日商半導體能源研究所股份有限公司 保持電路、保持電路的驅動方法以及包括保持電路的半導體裝置
KR102344782B1 (ko) * 2014-06-13 2021-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 입력 장치 및 입출력 장치
JP2016015475A (ja) 2014-06-13 2016-01-28 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2016012893A1 (en) * 2014-07-25 2016-01-28 Semiconductor Energy Laboratory Co., Ltd. Oscillator circuit and semiconductor device including the same
JP6553444B2 (ja) 2014-08-08 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
DE112015004272T5 (de) * 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
KR102727602B1 (ko) 2014-10-10 2024-11-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로, 처리 유닛, 전자 부품, 전자 기기, 및 반도체 장치
JP6615565B2 (ja) 2014-10-24 2019-12-04 株式会社半導体エネルギー研究所 半導体装置
US9240912B1 (en) * 2014-11-26 2016-01-19 Altera Corporation Transceiver circuitry with summation node common mode droop reduction
JP6689062B2 (ja) * 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9812587B2 (en) 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2016125044A1 (en) 2015-02-06 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Device, manufacturing method thereof, and electronic device
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TW202316486A (zh) 2015-03-30 2023-04-16 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR102386907B1 (ko) * 2015-09-10 2022-04-14 삼성전자주식회사 반도체 집적 회로
US10177142B2 (en) 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
US10334196B2 (en) 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6231603B2 (ja) * 2016-04-04 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
WO2017178923A1 (en) 2016-04-15 2017-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9705708B1 (en) 2016-06-01 2017-07-11 Altera Corporation Integrated circuit with continuously adaptive equalization circuitry
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
TWI724231B (zh) 2016-09-09 2021-04-11 日商半導體能源硏究所股份有限公司 記憶體裝置及其工作方法、半導體裝置、電子構件以及電子裝置
US10423203B2 (en) * 2016-12-28 2019-09-24 Intel Corporation Flip-flop circuit with low-leakage transistors
US10284963B2 (en) * 2017-03-28 2019-05-07 Nanofone Ltd. High performance sealed-gap capacitive microphone
US11462249B2 (en) 2020-06-30 2022-10-04 Micron Technology, Inc. System and method for reading and writing memory management data using a non-volatile cell based register
JP2024131628A (ja) 2023-03-16 2024-09-30 株式会社ジャパンディスプレイ 半導体装置
CN120753018A (zh) 2023-03-16 2025-10-03 株式会社日本显示器 半导体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1351349A (zh) * 2000-10-27 2002-05-29 株式会社东芝 半导体存储器
CN1885556A (zh) * 2005-06-22 2006-12-27 富士通株式会社 半导体器件及其制造方法
US7470618B2 (en) * 2002-11-20 2008-12-30 Renesas Technology Corp. Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same

Family Cites Families (228)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54159153A (en) 1978-06-07 1979-12-15 Toshiba Corp Flip flop circuit
JPS6025269A (ja) 1983-07-21 1985-02-08 Hitachi Ltd 半導体記憶素子
JPS60154549A (ja) * 1984-01-24 1985-08-14 Fujitsu Ltd 半導体装置の製造方法
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6143661A (ja) 1984-08-07 1986-03-03 Mitsui Petrochem Ind Ltd 熱硬化性樹脂組成物
JPS62177794A (ja) 1986-01-31 1987-08-04 Hitachi Ltd 半導体メモリセル
JP2689416B2 (ja) * 1986-08-18 1997-12-10 日本電気株式会社 フリツプフロツプ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
US4809225A (en) 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH03192915A (ja) 1989-12-22 1991-08-22 Nec Corp フリップフロップ
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5539279A (en) 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
JPH07147530A (ja) * 1993-11-24 1995-06-06 Mitsubishi Electric Corp ラッチ回路及びマスタースレーブ型フリップフロップ回路
JPH08186180A (ja) 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法
JP3552068B2 (ja) 1995-03-15 2004-08-11 株式会社ルネサステクノロジ Ｃｍｏｓ論理回路
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH098612A (ja) 1995-06-16 1997-01-10 Nec Corp ラッチ回路
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
GB9614800D0 (en) 1996-07-13 1996-09-04 Plessey Semiconductors Ltd Programmable logic arrays
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH11233789A (ja) * 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000077982A (ja) 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002197881A (ja) * 2000-12-27 2002-07-12 Toshiba Corp レベルシフタ及びレベルシフタを備えた半導体記憶装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6492854B1 (en) 2001-08-30 2002-12-10 Hewlett Packard Company Power efficient and high performance flip-flop
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
DE60232907D1 (zh) 2001-11-19 2009-08-20 Rohm Co Ltd
JP4091301B2 (ja) 2001-12-28 2008-05-28 富士通株式会社 半導体集積回路および半導体メモリ
JP3868293B2 (ja) 2001-12-28 2007-01-17 松下電器産業株式会社 半導体集積回路
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP3940014B2 (ja) 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6998722B2 (en) 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
JP3986393B2 (ja) 2002-08-27 2007-10-03 富士通株式会社 不揮発性データ記憶回路を有する集積回路装置
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6707702B1 (en) * 2002-11-13 2004-03-16 Texas Instruments Incorporated Volatile memory with non-volatile ferroelectric capacitors
WO2004049346A1 (ja) 2002-11-25 2004-06-10 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリセルおよびその制御方法
US6788567B2 (en) 2002-12-02 2004-09-07 Rohm Co., Ltd. Data holding device and data holding method
JP3737472B2 (ja) * 2002-12-02 2006-01-18 ローム株式会社 データ保持装置およびデータ保持方法
AU2003289062A1 (en) 2002-12-25 2004-07-22 Matsushita Electric Industrial Co., Ltd. Non-volatile latch circuit and method for driving same
JP3825756B2 (ja) * 2003-02-17 2006-09-27 富士通株式会社 半導体集積回路
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6996000B2 (en) * 2003-10-07 2006-02-07 Symetrix Corporation Non-volatile ferroelectric SRAM
US7092293B1 (en) 2003-11-25 2006-08-15 Xilinx, Inc. Non-volatile memory cell integrated with a latch
CN1637930B (zh) * 2003-12-24 2011-03-30 精工爱普生株式会社 存储电路、半导体装置及电子设备
JP4045446B2 (ja) * 2004-02-12 2008-02-13 カシオ計算機株式会社 トランジスタアレイ及び画像処理装置
US6972986B2 (en) 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
GB0407952D0 (en) 2004-04-08 2004-05-12 Amersham Plc Fluoridation method
US7532187B2 (en) * 2004-09-28 2009-05-12 Sharp Laboratories Of America, Inc. Dual-gate transistor display
JP2005323295A (ja) 2004-05-11 2005-11-17 Asahi Kasei Microsystems Kk ラッチ回路及びフリップフロップ回路
JP2005347328A (ja) * 2004-05-31 2005-12-15 Nippon Telegr & Teleph Corp <Ntt> 記憶素子
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4660124B2 (ja) 2004-06-17 2011-03-30 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP2006050208A (ja) 2004-08-04 2006-02-16 Denso Corp 電源瞬断対応論理回路
JP4872196B2 (ja) * 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4997691B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4997692B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US20060095975A1 (en) * 2004-09-03 2006-05-04 Takayoshi Yamada Semiconductor device
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7374984B2 (en) * 2004-10-29 2008-05-20 Randy Hoffman Method of forming a thin film component
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5053537B2 (ja) * 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5118812B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
EP2455975B1 (en) 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006339948A (ja) * 2005-06-01 2006-12-14 Renesas Technology Corp パルスラッチ回路及び半導体集積回路
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007013011A (ja) 2005-07-01 2007-01-18 Seiko Epson Corp 強誘電体メモリ装置及び表示用駆動ｉｃ
KR100702310B1 (ko) * 2005-07-21 2007-03-30 주식회사 하이닉스반도체 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073698A (ja) * 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4988179B2 (ja) 2005-09-22 2012-08-01 ローム株式会社 酸化亜鉛系化合物半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
KR100751939B1 (ko) 2005-10-12 2007-08-24 엘지전자 주식회사 슬라이드 모듈 및 그 슬라이드 모듈을 갖는 휴대 단말기
US20070085585A1 (en) 2005-10-13 2007-04-19 Arm Limited Data retention in operational and sleep modes
JP5627163B2 (ja) * 2005-10-13 2014-11-19 エイアールエム リミテッド 動作モード及びスリープモードでのデータ保持方法および回路
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007125823A (ja) 2005-11-04 2007-05-24 Seiko Epson Corp 液体吐出装置及び液体吐出部の駆動方法
KR101050767B1 (ko) 2005-11-15 2011-07-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP5084134B2 (ja) * 2005-11-21 2012-11-28 日本電気株式会社 表示装置及びこれらを用いた機器
US8004481B2 (en) 2005-12-02 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP5364235B2 (ja) 2005-12-02 2013-12-11 株式会社半導体エネルギー研究所 表示装置
US20070164352A1 (en) * 2005-12-12 2007-07-19 The Regents Of The University Of California Multi-bit-per-cell nvm structures and architecture
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
WO2007073001A1 (en) 2005-12-22 2007-06-28 Showa Denko K.K. Light-emitting diode and method for fabricant thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
RU2008136897A (ru) 2006-02-13 2010-03-20 Нью Йорк Брейк Корпорейшн (Us) Распределенные поездные интеллектуальные система и способ
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
US7405606B2 (en) 2006-04-03 2008-07-29 Intellectual Ventures Fund 27 Llc D flip-flop
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070261124A1 (en) * 2006-05-03 2007-11-08 International Business Machines Corporation Method and system for run-time dynamic and interactive identification of software authorization requirements and privileged code locations, and for validation of other software program analysis results
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US20080019162A1 (en) * 2006-07-21 2008-01-24 Taku Ogura Non-volatile semiconductor storage device
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4954639B2 (ja) * 2006-08-25 2012-06-20 パナソニック株式会社 ラッチ回路及びこれを備えた半導体集積回路
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7881693B2 (en) 2006-10-17 2011-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI324856B (en) 2006-10-30 2010-05-11 Ind Tech Res Inst Dynamic floating input d flip-flop
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP4297159B2 (ja) 2006-12-08 2009-07-15 ソニー株式会社 フリップフロップおよび半導体集積回路
EP2471972B1 (en) 2006-12-13 2014-01-29 Idemitsu Kosan Co., Ltd. Sputtering target
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5508662B2 (ja) 2007-01-12 2014-06-04 株式会社半導体エネルギー研究所 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
US20080265936A1 (en) * 2007-04-27 2008-10-30 Dsm Solutions, Inc. Integrated circuit switching device, structure and method of manufacture
US8748879B2 (en) 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
JP5522889B2 (ja) 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
JP5294651B2 (ja) 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20090002044A1 (en) 2007-06-29 2009-01-01 Seiko Epson Corporation Master-slave type flip-flop circuit
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
CN101821810B (zh) 2007-08-31 2013-05-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5182291B2 (ja) * 2007-11-12 2013-04-17 富士通セミコンダクター株式会社 半導体装置
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
KR101412761B1 (ko) * 2008-01-18 2014-07-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5140459B2 (ja) 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
JP2009212736A (ja) * 2008-03-04 2009-09-17 Fujitsu Microelectronics Ltd 半導体集積回路
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
US7965540B2 (en) 2008-03-26 2011-06-21 International Business Machines Corporation Structure and method for improving storage latch susceptibility to single event upsets
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US8085076B2 (en) 2008-07-03 2011-12-27 Broadcom Corporation Data retention flip flop for low power applications
JP2010034710A (ja) * 2008-07-25 2010-02-12 Nec Electronics Corp 半導体集積回路及びその誤動作防止方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5209445B2 (ja) * 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US20100224878A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20110012752A1 (en) * 2009-07-14 2011-01-20 Illinois Tool Works Inc. Wireless control for valve operating machine
KR101872229B1 (ko) 2009-10-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101939712B1 (ko) 2009-10-29 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104681079B (zh) * 2009-11-06 2018-02-02 株式会社半导体能源研究所 半导体装置及用于驱动半导体装置的方法
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101895080B1 (ko) * 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
CN102656801B (zh) 2009-12-25 2016-04-27 株式会社半导体能源研究所 存储器装置、半导体器件和电子装置
EP2526619B1 (en) 2010-01-20 2016-03-23 Semiconductor Energy Laboratory Co. Ltd. Signal processing circuit and method for driving the same
US8618588B2 (en) 2010-10-29 2013-12-31 International Business Machines Corporation Anti-blooming pixel sensor cell with active neutral density filter, methods of manufacture, and design structure
TWI632551B (zh) * 2010-12-03 2018-08-11 半導體能源研究所股份有限公司 積體電路，其驅動方法，及半導體裝置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1351349A (zh) * 2000-10-27 2002-05-29 株式会社东芝 半导体存储器
US7470618B2 (en) * 2002-11-20 2008-12-30 Renesas Technology Corp. Semiconductor device including gate electrode for applying tensile stress to silicon substrate, and method of manufacturing the same
CN1885556A (zh) * 2005-06-22 2006-12-27 富士通株式会社 半导体器件及其制造方法

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