MXPA99005319A - Registro de desplazamiento bi-direccional - Google Patents

Abstract

La presente invención se refiere a un registro de desplazamiento bidireccional para explorar una pantalla de cristal líquido incluye etapas en cascada (n-2,...n+2) (Figura 1). Una etapa dada (n, Figura 2) incluye un transistor de salida que tiene una señal de reloj (C1/C3) acoplada a la misma. Una primera sección de entrada (18, 18a) responde a un pulso de salida (SALIDAn-1) de una segunda etapa (n-1) para generar una señal de control que estáacoplada al transistor para condicionar al transistor de salida periódicamente para operación (compuerta de 16) en un estado de conducción cuando se selecciona el desplazamiento en una primera dirección. La sección deentrada responde a un pulso de salida (n+1) de una tercera etapa (n-1-n) para condicionar periódicamente al transistor de salida para operar en el estado de conducción (n+l)m cuando se selecciona el desplazamiento en la dirección opuesta (n+l-n). Cuando la señal de reloj ocurre y el transistor estácondicionado para la operación en el estado de conducción, se genera un pulso de salida en una salida (118) de la etapa dada. Una segunda sección de entrada (25, 25a) responde a un pulso de salida correspondiente (SALIDAn+2, SALIDAn-2) de una etapa correspondiente (n+2, n-2) para variar la señal de control a fin de condicionar periódicamente el transistor de salida para operación de un estado no conductivo para desactivar la generación del piso de estado de etapa dado cuando ocurre la señal de reloj.

Description

REGISTRO DE DESPLAZAMIENTO BI-DiRECCION AL Esta invención se refiere generalmente a circuitos de excitación para dispositivos de despliegue y particularmente a un registro de desplazamiento bi-direccional para aplicar señales de línea de selección de fila para seleccionar líneas de fila en una pantalla de cristal líquido (LCD). Los dispositivos de despliegue, tales como las pantallas de cristal líquido, están compuestos de una matriz o un arreglo de pixeles dispuestos horizontalmente en filas y verticalmente en columnas. La información de video que se va a desplegar se aplica como señales de brillantez (escala de grises) a líneas de datos que están asociadas individualmente con cada columna de pixeles. Las filas de pixeles se exploran secuencialmente mediante señales que son desarrolladas en líneas de selección de filas. La capacitancia del pixel asociado con la línea de selección de fila activada se carga a varios niveles de brillantez de acuerdo con el nivel de la señal de brillantez aplicada a las columnas individuales vía las líneas de datos correspondientes. El silicio amorfo ha sido la tecnología preferida para fabricar pantallas de cristal líquido porque este material se puede fabricar a bajas temperaturas. La temperatura baja de fabricación es importante porque permite el uso de materiales de sustrato de bajo costo fácilmente disponibles y estándares. Sin embargo, el uso de transistores de película delgada de silicio amorfo (a-Si TFTs) en excitadores de pixel periféricos integrados produce dificultades de diseño debido al arrastre de voltaje mínimo de baja movilidad y a la disponibilidad de transistores de mejoramiento de semiconductor de óxido de metal tipo N únicamente (N-MOS). El voltaje mínimo del transistor de película delgada se incrementa permanentemente por una cantidad que varia en relación directa a la magnitud del voltaje de fuente de compuerta aplicado. Entre más grande es el voltaje de fuente de compuerta y entre mayor es el tiempo que se aplica, mayor es el incremento permanente en ei voltaje mínimo. Es así que, la magnitud del voltaje de fuente de compuerta y su duración exhiben una tensión a la cual se somete el transistor de película delgada. Un ejemplo de un registro de desplazamiento o exploración conocido que excita las líneas de selección de fila se describe en la Patente de los Estados Unidos de Norteamérica Número de Serie 5,410,583, a nombre de Weisbrod, y coinventores, que puede estar acoplado a una matriz de un dispositivo de pantalla de cristal líquido. El registro de desplazamiento de Weisbrod, y coinventores incluye etapas en cascada. Una sección dé salida de una etapa dada del registro se configura como un amplificador equilibrado que puede estar formado por transistores de película delgada. Cuando una fila dada es deseleccionada, un transistor de película delgada de desconexión del amplificador equilibrado se enciende para aplicar una impedancia adecuada en una terminal de un conductor de línea de fila de la fila deseleccionada. Cuando se selecciona la fila dada, un transistor de conexión se enciende para producir un pulso de salida de la etapa dada.

Un transistor adicional que responde a un pulso de salida de una etapa corriente abajo de la etapa dada está acoplado a una terminal de control del transistor de desconexión para desarrollar un voltaje de control. El voltaje de control puede ser ligeramente mayor que el voltaje mínimo del transistor de desconexión. Es así que, convenientemente, se reduce la tensión en el transistor de desconexión. La tensión tiende a producir un arrastre de voltaje mínimo en los transistores de película delgada. El transistor adicional opera en un ciclo de trabajo bajo. Por lo tanto, convenientemente, también está sometido a una tensión reducida. La matriz de pixeles puede estar equipada con terminales o patas para conectar las líneas de selección de fila de la matriz al registro de desplazamiento. Para una matriz dada, las patas pueden estar organizadas en un orden sucesivo predeterminado. Por ejemplo, la pata asociada con la línea de selección de fila en la parte superior de la matriz de pixeles puede estar colocada en un extremo de un grupo de conductores; mientras tanto, la pata asociada con la línea de selección de fila en la parte inferior de la matriz de pixeles puede estar colocada en el otro extremo. Similarmente, el circuito integrado (IC) que contiene el registro de desplazamiento puede estar equipado con terminales o patas para conectar los excitadores de línea de selección de fila a las patas de la matriz. La patas del circuito integrado del registro de desplazamiento también pueden estar organizadas en un orden sucesivo similar. Las patas del circuito integrado del registro de desplazamiento y las de las líneas de selección de fila están acopladas entre ellas, respectivamente. La dirección requerida de desplazamiento en el registro de desplazamiento depende del orden de las patas de la matriz relativa al orden de las patas del circuito integrado del registro de desplazamiento. Para obtener versatilidad, puede ser deseable utilizar el mismo circuito integrado cuando se desea desplazamiento en una primera dirección y cuando se desea desplazamiento en una dirección opuesta. Por ejemplo, en algunas aplicaciones de despliegue de proyección que incluyen tres matrices de pantalla de cristal líquido para desplegar los tres colores primarios, una matriz de pixeles se puede explorar desde la parte inferior hasta la parte superior de la pantalla. Así mismo, las otras dos matrices se pueden explorar de la manera convencional, desde la parte superior hasta la parte inferior de la pantalla. Es así que, puede ser deseable hacer que el registro de desplazamiento sea bi-direccional. También puede ser deseable obtener la característica de bi-direccional sin agregar circuitos excesivos. También puede ser deseable operar los transistores de película delgada del registro de desplazamiento bi-direccional con tensión reducida. Un registro de desplazamiento bi-direccional, que muestra un aspecto de la invención, incluye una fuente de una pluralidad de señales de reloj desplazadas en fase que tienen una primera relación de fase entre ellas, cuando se selecciona una primera dirección de desplazamiento, y que tiene una segunda relación de fase entre ellas, cuando se selecciona una dirección opuesta de desplazamiento. Una pluralidad de etapas en cascada está acoplada a la fuente de las señales de reloj. Una etapa dada de las etapas en cascada incluye un primer transistor de salida para generar un pulso de salida en una salida de la etapa dada, cuando, durante una señal de reloj correspondiente asociada con la etapa dada, se activa el transistor. Cuando se desactiva el primer transistor de salida, durante la señal de reloj asociada, el primer transistor de salida evita la generación del pulso de salida de la etapa dada. Una primera sección de entrada responde a un pulso de salida correspondiente generado en cada una de la segunda y tercera etapas para activar el primer transistor de salida cuando ocurre cada uno de los pulsos de salida de la segunda etapa y de la tercera etapa. Cuando se selecciona la primera relación de fase, el pulso de salida de etapa dado ocurre después del segundo pulso de salida de etapa. Cuando se selecciona la segunda relación de fase, el pulso de salida de etapa dado ocurre después del tercer pulso de salida de etapa. Una segunda sección de entrada que responde a un pulso de salida correspondiente generado en una etapa correspondiente para desactivar el primer transistor de salida después de que ha ocurrido el pulso de salida de etapa dado. La Figura 1, ilustra un diagrama de bloques de un registro de desplazamiento incluyendo una pluralidad de etapas en cascada; La Figura 2, ilustra un diagrama esquemático de una etapa de registro de desplazamiento, que muestra un aspecto de la invención, que se puede usar en el registro de desplazamiento de la Figura 1; Las Figuras 3a-3g son diagramas de la temporización relativa de las señales de salida y las respectivas señales de reloj que ocurren en los nodos respectivos del registro de desplazamiento de la Figura 1 que utiliza las etapas ¡lustradas en la Figura 2 cuando el registro de desplazamiento realiza la operación de desplazamiento en una dirección; y Las Figuras 4a-4h son diagramas de la temporización relativa de las señales de salida y las respectivas señales de reloj que ocurren en los nodos respectivos del registro de desplazamiento de la Figura 1 que utiliza las etapas ilustradas en la Figura 2 cuando el registro de desplazamiento realiza la operación de desplazamiento en una dirección opuesta a la mostrada en las Figuras 3a-3g. La Figura 2, ilustra una etapa ejemplar n, de un registro de desplazamiento 100 de la Figura 1. El registro de desplazamiento 100 de la Figura 1 activa las líneas de selección de fila 118 de una matriz de pantalla de cristal líquido no mostrada. Un generador de reloj 101 produce una señal de reloj de tres fases (señales de reloj C1, C2 y C3) que controlan el registro de desplazamiento 100. En el registro de desplazamiento 100, las etapas n-1, n, n + 1 y n + 2 están acopladas entre ellas en una configuración de cascada. Una señal de pulso de salida de una etapa dada está acoplada a una entrada de la etapa inmediata siguiente en la cadena. Por ejemplo, una señal de pulso de salida SALIDAn-1 de la etapa n-1 en la cadena del registro de desplazamiento 100 está acoplada a una terminal de entrada 12 de la etapa n de la Figura 2 para desplazamiento en una primera dirección. La primera dirección se denomina en la presente como la dirección de la parte superior a la parte inferior porque puede proporcionar exploración de la parte superior a la parte inferior en una dirección vertical. De igual manera una señal de pulso de salida SALIDAn + 1 de la etapa n + 1 en la cadena del registro de desplazamiento 100 está acoplada a una terminal de entrada 12a de la etapa n para desplazamiento en la dirección opuesta, denominada en la presente como la dirección de la parte inferior a la parte superior. De manera ilustrativa, sólo cuatro etapas, n-1, n, n + 1 y n+2 se muestran. Sin embargo el número total de etapas n en la cadena del registro de desplazamiento 100 es substancialmente mayor. Las Figuras 3a-3g son diagramas de forma de onda de la temporización relativa de las señales de salida y las respectivas señales de reloj que ocurren en los nodos respectivos del registro de desplazamiento de ia Figura 1 que utilizan las etapas que se ilustran en la Figura 2 cuando se selecciona desplazamiento en una primera dirección en el registro de desplazamiento, denominado el modo de selección de parte superior a parte inferior. Las Figuras 4a-4h son diagramas de forma de onda de la temporización relativa de las señales de salida y las respectivas señales de reloj que ocurren en los nodos respectivos del registro de desplazamiento de la Figura 1 que utilizan las etapas que se ilustran en la Figura 2 cuando se selecciona desplazamiento en la dirección opuesta en el registro de desplazamiento, denominado en la presente como el modo de selección de parte inferior a parte superior. Los números y símbolos similares en las Figuras 1, 2, 3a-3g y 4a-4h indican funciones o artículos similares. El registro de desplazamiento 100 de la Figura 1 se puede denominar como registro de desplazamiento "caminante". Esto significa que un estado VERDADERO se propaga a través del registro de desplazamiento 100 durante un tiempo de cuadro de video. Las señales de reloj C1, C2 y C3 determinan si el estado VERDADERO se propaga a través en un orden ascendente o un orden descendente de etapas n del registro de desplazamiento 100. Cuando el estado VERDADERO se propaga a través del orden ascendente de las etapas n, denominadas desplazamiento en la primera dirección, como se muestra en las Figuras 3d-3g, las filas de la pantalla (no mostradas) se pueden seleccionar sucesivamente en la dirección de la parte superior a la parte inferior de la pantalla, denominado en la presente como modo de selección de fila de parte superior a parte inferior. Mientras que, cuando el estado VERDADERO se propaga a través del orden descendente en las etapas n, referidas en la presente como desplazamiento en una dirección opuesta, como se muestra en las Figuras 4d-4h, las filas de la pantalla, no mostradas, se pueden seleccionar sucesivamente en la dirección de la parte inferior a la parte superior de la pantalla, denominadas en la presente como selección de fila de parte inferior a la parte superior.

Se puede asumir que las fases relativas entre las señales de reloj C1, C2 y C3 son las mismas en los modos de selección de fila de parte superior a parte inferior y de parte inferior a la parte superior, como se muestra en las Figuras 3a-3c y 4a-4c, respectivamente. En el modo de selección de fila de parte superior a parte inferior, la señal de reloj C1 se desarrolla en un conductor 101a del registro de desplazamiento 100 de la Figura 1; la señal de reloj C2 se desarrolla en un conductor 101b del registro de desplazamiento 100; y la señal de reloj C3 se desarrolla en un conductor 101c del registro de desplazamiento 100. Por otro lado, en el modo de selección de fila de parte inferior a la parte superior las señales de reloj C1 y C3 se intercambian entre ellas y son desarrolladas en los conductores 101c y 101a, respectivamente. En el modo de selección de fila convencional de parte superior a parte inferior, por ejemplo, la señal SALIDAn-1 de la Figura 1 se desarrolla en la terminal de entrada 12 de la etapa n de la Figura 2. La señal SALIDAn-1 en el nivel ALTO está acoplada vía un transistor 18 de la Figura 2, que opera como un conmutador a la terminal 188 para desarrollar una señal de control P1. El pulso de la señal SALIDAn-1 de la Figura 3d ocurre coincidentaimente con la señal de reloj C3. La señal SALIDAn-1 de la etapa n-1 que está acoplada a la terminal de entrada 12 de la etapa n también está acoplada al electrodo de compuerta de un transistor 21. Un dren de transistor 21 está acoplado vía una terminal 211 a una compuerta de un transistor 19 y al electrodo de compuerta de un transistor de desconexión 17.

Como resultado, el transistor 21 está colocado en conducción, lo cual hace a ambos transistores 19 y 17 no conductores. El nivel VERDADERO o ALTO de la señal P1 se almacena temporalmente en una capacitancia entre electrodos, CP, y en un capacitor autoelevador 30. La señal P1 que se desarrolla en la compuerta de un transistor de salida 16 condiciona al transistor de salida 16 para conducción. La señal de reloj C1 de la Figura 3b está acoplada vía el transistor 16 a una terminal de salida 13 cuando la terminal 188 es alta. La señal de reloj C1 que está acoplada vía una capacitancia parásita entre electrodos CP al capacitor autoelevador 30, desarrollada en la compuerta del transistor 16, tiende a autoelevar el potencial en la terminal 188 para proporcionar excitación extra del transistor 16. Por consiguiente, una señal de pulso de salida SALIDAn, se desarrolla en la terminal de salida 13 del registro n. Durante la señal de pulso de salida SALIDAn, el transistor de desconexión 17 se hace no conductivo mediante la operación del transistor 21 y entonces no tiene efecto en la señal SALIDAn. La señal SALIDAn de la etapa n se aplica a una terminal de entrada de la etapa subsecuente n+1 de la Figura 1. La etapa n + 1 opera similar a la etapa n excepto que utiliza la señal de reloj C2, en lugar de la señal de reloj C1 en la etapa n, para encender el transistor correspondiente. Cuando la señal de reloj C1 logra el nivel inactivo BAJO, el transistor 16 permanece encendido hasta que la señal P1 baja. La señal SALIDAn de la etapa n baja por la descarga a través del transistor 16 cuando la señal de reloj C1 es baja. Un transistor 25 tiene su trayectoria de conducción de fuente de dren acoplada entre la terminal 188 y un potencial de referencia VSS1, suficiente para apagar o desactivar el transistor de conexión 16 cuando el transistor 25 es conductivo. La compuerta del transistor 25 de la etapa n está acoplada a una terminal de salida de la etapa subsecuente n + 2 en la cadena de la Figura 1 y es controlada por una señal de salida SALIDAn + 2. La SALIDAn + 2 se genera corriente abajo de la trayectoria de propagación de pulso en el registro de desplazamiento 100. El pulso de la señal SALIDAn + 2 ocurre concurrentemente con la señal de reloj C3 de la Figura 3a. El pulso de la señal SALIDAn + 2 hace que el transistor 25 de la Figura 2 descargue la capacitancia asociada con la terminal 188. El transistor 25 fija la señal en la terminal 18a a un nivel que desactiva el transistor 16 y evita que el transistor 16 genere cualquier pulso adicional de la señal SALIDAn cuando ocurre el pulso inmediato siguiente de la señal de reloj C1. El pulso de la señal SALIDAn + 2 también está acoplado a una compuerta de un transistor 20 que es un transistor de película delgada para encender el transistor 20. El transistor 20 aplica un voltaje VDD a la terminal 211 para encender los transistores 17 y 19. Es así que el transistor 20 se enciende únicamente durante la selección de una fila de por ejemplo, 560 filas. Por lo tanto el transistor 20 opera en un ciclo de trabajo bajo. Por consecuencia, el transistor 20 no se tensiona significativamente. El resultado es que el arrastre de voltaje mínimo del transistor 20 se reduce y su tiempo de vida operativo se incrementa. Después del pulso de la señal SALIDAn + 2, el transistor 20 se apaga. Sin embargo, un capacitor 32 que está acoplado a la compuerta de los transistores 17 y 19 almacena una carga mediante la operación del transistor 20. La carga almacenada en el capacitor 32 mantiene los transistores 17 y 19 conductivos hasta el siguiente ciclo de exploración, cuando la señal en la terminal 12 hace que el transistor 21 se encienda y así haga que los transistores 17 y 19 se apaguen. El capacitor 32 también proporciona filtración de ruido para la señal en la terminal 12. Mientras el transistor 17 es conductivo, opera como un transistor de desconexión para aplicar una impedancia adecuada en la terminal 13. Es así que, el transistor 17 disipa una corriente ¡17. Convenientemente la impedancia de la fuente de dren del transistor 17 es suficientemente baja para descargar el alto nivel en la línea de selección de fila y además es suficientemente baja para disipar cualquier corriente parásita acoplada a la línea de selección de fila de las líneas de columna de la matriz de la pantalla de cristal líquido LCD. Si el transistor 17 no disipa las corrientes parásitas, éstas pueden producir potenciales que crecen a una magnitud suficientemente grande para producir una selección falsa en la subsecuente etapa de registro. Es así que se evita una selección falsa siempre que el voltaje mínimo del transistor 17 no se incremente significativamente durante la vida de operación. Convenientemente cuando el transistor es conductivo, evita que las señales de reloj C1 y C3 enciendan el transistor 16. Un pulso en cada terminal de salida del registro de desplazamiento 100 de la Figura 1, por ejemplo, el pulso de la señal SALIDAn + 2, ocurre solamente una vez durante un intervalo vertical de aproximadamente 16.6 milisegundos. Por lo tanto, convenientemente ninguno de los transistores conmutados 18, 16, 20 y 25 de la etapa n de la Figura 2 está polarizado para conducción más que un periodo de reloj, durante cada intervalo vertical. Sin embargo, los transistores 17 y 19 están polarizados para conducción continua durante la mayor parte del tiempo del intervalo vertical. Para reducir la tensión en los transistores 17 y 19, se establece la señal P2 en la compuerta del transistor 17 a un nivel de voltaje que no es significativamente mayor que el nivel mínimo del transistor 17. De conformidad con un aspecto de la invención, las señales de reloj C1 y C3 se intercambian entre ellas, en el modo de selección de fila de parte inferior a la parte superior, con relación a la situación en el modo de selección de fila de parte superior a parte inferior. Es así que la señal de reloj C1 está acoplada, en el modo de parte inferior a la parte superior, a las mismas etapas a las cuales está acoplada la señal de reloj C3, en el modo de selección de parte superior a parte inferior, y viceversa. La señal de reloj C2 está acoplada a las mismas etapas en ambos modos de selección. Es así que la señal de reloj C1, mostrada sin paréntesis en las Figuras 1 y 2, está acoplada, en el modo de selección de parte superior a parte inferior, por ejemplo, a la etapa n. Mientras que, en el modo de selección de parte inferior a la parte superior, la señal de reloj C1, mostrada en paréntesis en las Figuras 1 y 2 está acoplada, por ejemplo, a las etapas n-1 y n + 2. En contraste, la señal de reloj C3, mostrada sin paréntesis en las Figuras 1 y 2, está acoplada a la etapa n. En el modo de selección de parte inferior a la parte superior, el lugar de la señal de reloj C1, la señal de reloj C3, mostrada en paréntesis, está acoplada al electrodo de dren del transistor 16 de la Figura 2. Convenientemente, al simplemente intercambiar las señales de reloj C1 y C2, el registro de desplazamiento 100 de la Figura 1 se adapta selectivamente para desplazar ya sea en la primera dirección o en la dirección opuesta. En el modo de selección de fila de de parte inferior a la parte superior, la señal SALIDAn + 1 de la Figura 1 se desarrolla en la terminal de entrada 12a de la etapa n de la Figura 2. La señal SALIDAn+1 en el nivel ALTO está acoplada vía un transistor 18a de la Figura 2, que opera como un interruptor, a la terminal 188 para desarrollar la señal de control P1. El transistor 18a es análogo al transistor 18 que se mencionó anteriormente. La señal SALIDAn + 1 de la Figura 4e ocurre coincidentalmente con la señal de reloj C2. La señal SALIDAn+1 de la etapa n + 1 que está acoplada a la terminal de entrada 12a de la etapa n de la Figura 2 también está acoplada al electrodo de compuerta de un transistor 21a. El transistor 21a es análogo al transistor 21, que se mencionó anteriormente. Un dren del transistor 21a está acoplado vía la terminal 211 a la compuerta del transistor 19 y al electrodo de compuerta del transistor de desconexión 17. Como resultado, ambos transistores 19 y 17 se hacen no conductivos. El nivel VERDADERO o ALTO de la señal P1 se almacena temporalmente en la capacitancia entre electrodos CP arriba mencionados y el capacitor 30. La señal P1 que se desarrolla en la compuerta del transistor de salida 16 condiciona al transistor de salida 16 para conducción. La señal de reloj C3 de la Figura 4a está acoplada vía un transistor 16 a la terminal de salida 13 cuando la terminal 188 es alta. La señal de reloj C3 que está acopada vía una capacitancia parásita interelectrodos CP tiende a autoelevar el potencial en una terminal 188 para proporcionar excitación extra al transistor 16. Por consecuencia, la señal de pulso de salida SALIDAn, se desarrolla en la terminal de salida 13 para el registro n. Durante este intervalo, el transistor de desconexión 17 se hace no conductivo, mediante la operación del transistor 21a y entonces no tiene efecto en la señal SALIDAn. La señal SALiDAn de la etapa n se aplica a una terminal de entrada de la etapa n-1 de la Figura 1. La etapa n-1 opera de manera similar a la etapa n excepto que utiliza la señal de reloj C1, en lugar de la señal de reloj C3, en la etapa n, para encender el transistor correspondiente. Cuando la señal de reloj C3 logra el nivel BAJO inactivo, el transistor 16 de la etapa n permanece encendido hasta que la señal P1 baja. La señal SALIDAn de la etapa n baja mediante la descarga a través del transistor 16 cuando la señal de reloj C3 es baja. Un transistor 25a que es análogo al transistor 25, mencionado anteriormente, tiene su trayectoria de conducción de fuente de dren acoplada entre la terminal 188 y un potencial de referencia VSS1 suficiente para apagar o desactivar el transistor de conexión 16 cuando el transistor 25a es conductivo. La compuerta del transistor 25a de la etapa n está acoplada a una terminal de salida de la etapa n-2 de la Figura 1 y está controlada mediante una señal de salida SALIDAn-2. La señal SALIDAn-2 se genera corriente abajo de la trayectoria de propagación de pulso en el registro de desplazamiento 100. El pulso de la señal SALIDAn-2 de la Figura 4h ocurre de manera concurrente con la señal de reloj C2 de la Figura 4c, durante el intervalo t1-t2. El pulso de la señal SALIDAn-2 hace que el transistor 25a de la Figura 2 descargue la capacitancia entre electrodos CP arriba mencionada en la terminal 188. El transistor 25a fija la señal en la terminal 188 a un nivel que desactiva el transistor 16 para evitar que el transistor 16 genere un pulso adicional de la señal SALIDAn, cuando ocurre el pulso inmediato siguiente de la señal de reloj C3. El pulso de la señal SALIDAn-2 también está acoplado a una compuerta de un transistor 20a que es un transistor de película delgada para encender el transistor 20a. El transistor 20a es análogo al transistor 20, arriba mencionado. El transistor 20a aplica voltaje VDD a la terminal 211 para encender los transistores 17 y 19. Es así que el transistor 20a se enciende únicamente durante la selección de una fila de, por ejemplo, 560 filas. Por lo tanto, el transistor 20a opera en un ciclo de trabajo bajo. Por consiguiente, el transistor 20a no tiene una tensión significativa. El resultado es que el arrastre de voltaje mínimo del transistor 20a se reduce y su tiempo de vida operacional se incrementa. Después del pulso de la señal SALIDAn-2, el transistor 20a se apaga. Sin embargo, un capacitor 32a que está acoplado a la compuerta de los transistores 17 y 19 almacena una carga mediante la operación del transistor 20a. El capacitor 32a es análogo al capacitor 32, mencionado anteriormente. La carga almacenada en el capacitor 32a mantiene a los transistores 17 y 19 conductivos hasta el siguiente ciclo de exploración, cuando la señal en la terminal 12a hace que el transistor 21a se encienda y así, los transistores 17 y 19 se apagan. El capacitor 32a también proporciona filtración de ruido para la señal en la terminal 12a. De conformidad con un aspecto de la invención, la característica bi-direccional del registro de desplazamiento 100 se obtiene simplemente intercambiando las señales de reloj C1 y C3, como se explicó anteriormente. Se obtiene sin necesidad de cambiar interconexiones entre las etapas del registro de desplazamiento 100 o aplicar otras señales de control a cada etapa n. Por lo tanto, se ~> , obtiene la simplificación del circuito.

Cada pulso de la señal SALIDAn-1 de la Figura 3d y 3g y la señal SALIDAn + 1 de la Figura 3f y 4e, condiciona el transistor 16 de la Figura 2 para conducción, independientemente de si se selecciona un desplazamiento en la primera dirección o en la dirección opuesta. Convenientemente, este aspecto proporciona simplificación en el diseño. Sin embargo, en el modo de selección de parte superior a parte inferior, la señal SALIDAn+2 de la Figura 3g cambia el estado de conductividad del transistor 16 de la Figura 2 del estado de conducción al estado de no conducción o desactivado antes del pulso inmediato siguiente de la señal de reloj C1. El pulso inmediato siguiente de la señal de reloj C1 ocurre durante el intervalo t1-t2 de la Figura 3b. Por lo tanto convenientemente, se evita que la señal SALIDAn + 1 de la Figura 3f produzca la generación de la señal SALIDAn de la Figura 2. De igual manera, en el modo de selección de parte inferior a la parte superior, la señal SALIDAn-2 de la Figura 4h cambia el estado de conductividad del transistor 16 de la Figura 2 del estado de conducción al estado de no conducción, antes del pulso inmediato siguiente de la señal de reloj C3, durante el intervalo t3-t4 de la Figura 4a. Por lo tanto, convenientemente se evita que la señal SALIDAn-1 de la Figura 4g produzca la generación de la señal SALIDAn de la Figura 2.

Claims (17)

1. REIVINDICACIONES 1.Un registro de desplazamiento bi-direccional, que comprende : una fuente (101, Figural) de una pluralidad de señales de reloj desplazadas en fase (C1, C2, C3) que tiene una primera relación de fase entre las mismas (Figuras 3a-3g), cuando se selecciona una primera relación de desplazamiento, y que tiene una segunda relación de fase entre las mismas (Figuras 4a-4b), cuando se selecciona una relación opuesta de desplazamiento; una pluralidad de etapas en cascada (n-1, n + 2; Figura 1) acopladas a dicha fuente de las mencionadas señales de reloj, una etapa dada (n-Figura 2) de tales etapas en cascada, incluyendo: un primer transistor de salida para generar pulso de salida (SALIDAn) en una salida (118) de dicha etapa dada, cuando, durante un señal de reloj correspondiente (C1) asociada con tal etapa dada, dicho transistor es activado (compuerta 16 es ALTA), de manera que, cuando tal primer transistor de salida es desactivado, (la Compuerta de 16 es baja), durante dicha señal de reloj asociada tal primer transistor de salida evita la generación de tal pulso de salida de la mencionada etapa dada; caracterizado por: una primera sección de entrada (18, 18a) que responde a un pulso de salida correspondiente (SALIDAn-1, SALIDAn + 1) generado en cada una de las segunda (n-1) y tercera (n + 1) etapas para activar dicho primer transistor de salida cuando ocurre cada uno de dichos pulsos de salida de la segunda etapa y la tercera etapa, de manera que cuando se selecciona primera relación de fase tal pulso de salida de etapa ocurre después del segundo pulso de salida de etapa, y, cuando se selecciona tal segunda relación de fase, dicho pulso de salida de etapa dado ocurre después del mencionado pulso de salida de etapa; y una segunda sección de entrada (25, 25a) responde al correspondiente pulso de salida (SALIDAn+2, SALIDAn-2) generado en la etapa correspondiente (n + 2, n-2) para desactivar tal primer transistor de salida después que ha ocurrido tal pulso de salida de etapa.
2. 2. Un registro de desplazamiento de conformidad con la reivindicación 1, comprendiendo adicionalmente un segundo transistor de salida (17) acoplado a tal primer transistor de salida (16) en una manera equilibrada para desarrollar una impedancia de salida baja en tal salida de etapa dada (118) cuando se desactiva tal primer transistor de salida.
3. 3. Un registro de desplazamiento de conformidad con la reivindicación 1, en donde tal segunda sección de entrada (25, 25a) responde a un pulso de salida (SALIDAn + 2) de una cuarta etapa (n + 2) para desactivar tal primer transistor de salida (10) después del mencionado tercer pulso de salida de etapa (SALIDAn + 1), cuando tal primera dirección de desplazamiento se selecciona, y donde dicha segunda sección de entrada (25, 25a) responde a un pulso de salida (SALIDAn-2) de una quinta etapa (n-2) para desactivar tai primer transistor de salida después de dicho segundo pulso de salida de etapa (n-1), cuando se selecciona tal dirección opuesta de desplazamiento.
4. 4. Un registro de desplazamiento de conformidad con la reivindicación 1, en donde dicha segunda sección de entrada comprende un tercer transistor (25) que responde a un pulso de salida (SALIDAn + 2) de una cuarta etapa (n+2) y opera en un ciclo de trabajo bajo para desactivar tal primer transistor de salida (16) después que han ocurrido ambos, el pulso de salida de etapa dado (SALIDAn) y tal segundo pulso de salida de etapa (SALIDAn + 1), cuando se selecciona dicha primera dirección de desplazamiento.
5. 5. Un registro de desplazamiento de conformidad con la reivindicación 4, en donde dicha segunda sección de entrada comprende un tercer transistor (25, 25a) comprende un cuarto transistor (25a) que responde a un pulso de salida de una quinta etapa y opera en un ciclo de trabajo bajo para desactivar tal primer transistor de salida (16) después que han ocurrido ambos, el pulso de salida de etapa dado (SALIDAn) y tal segundo pulso de salida de etapa (SALIDAn-1), cuando se selecciona dicha dirección opuesta de desplazamiento.
6. 6. Un registro de desplazamiento de conformidad con la reivindicación 1, en donde dicha primera sección de entrada (18, 18a) comprende un conmutador (18) para almacenar una carga en una capacitancia (30) asociada con una terminal de control (COMPUERTA) de tal primer transistor de salida (16) cuando ocurre el correspondiente pulso de salida de cada una de las segunda (n-1) y tercera (n + 1) etapas para activar dicho primer transistor de salida y en donde tal señal de reloj (C1, C3) se desarrolla en una terminal de conducción de corriente principal (DREN) de dicho primer transistor de salida para generar tal pulso de salida de etapa de una manera autoelevada (VIA CP).
7. 7. Un registro de desplazamiento de conformidad con la reivindicación 1, en donde tal primera sección de entrada (18, 18a) comprende una configuración de conmutación para acoplar cada uno de dicho segundo pulso de salida de etapa (SALIDAn-1) y tal tercer pulso de salida de etapa (SALIDAn + 1) a una terminal de control (COMPUERTA) de tal transistor de salida (16) para variar un estado de una señal de control desarrollada de una carga almacenada en una capacitancia (30) asociada con tal terminal de control de dicho primer transistor de salida para activar el mencionado primer transistor de salida.
8. 8. Un registro de desplazamiento de conformidad con la reivindicación 7, en donde dicha configuración de conmutación comprende un segundo transistor (18) que opera con un ciclo de trabajo bajo para aplicar tal segundo pulso de salida de etapa (SALIDAn-1) a tal terminal de control de dicho transistor de salida (16) y un tercer transistor (18a) que opera con un ciclo de trabajo bajo para aplicar tal tercer pulso de salida de etapa (SALIDAn-1) a tal terminal de control (COMPUERTA) de dicho transistor de salida.
9. 9. Un registro de desplazamiento de conformidad con la reivindicación 1, en donde tal segunda sección de entrada (25, 25a) comprende un segundo transistor (25a), que responde a un pulso de salida (SALIDAn-2) de una cuarta etapa (n-2) para desactivar tal transistor de salida (16), cuando de selecciona dicha segunda relación de fase, y un tercer transistor (25), que responde a un pulso de salida de una quinta (n+2) etapa, para desactivar tal transistor de salida, cuando se selecciona dicha primera relación de fase de una manera para controlar la dirección de desplazamiento.
10. 10. Un registro de desplazamiento de conformidad con la reivindicación 9, en donde cada uno del dicho segundo (25a) y tercero (25) transistores opera con un ciclo de trabajo bajo.
11. 11. Un registro de desplazamiento de conformidad con la reivindicación 9, en donde cada uno de dicho segundo (25a) y tercero (25) transistores tiene una terminal de conducción de corriente principal correspondiente (DREN) acoplada a una terminal de control (COMPUERTA) de dicho transistor de salida (16) para desactivar tal primer transistor de salida, cuando cada uno de los mencionados segundo y tercer transistores es conductivo.
12. 12. Un registro de desplazamiento de conformidad con la reivindicación 9, en donde cada uno de dicho segundo (25a) y tercero (25) transistores desactiva tal transistor de salida (16) antes de que ocurra la mencionada señal de reloj asociada (C1/C3) que sigue tal pulso de salida de etapa dado (SALIDAn).
13. 13. Un registro de desplazamiento de conformidad con la reivindicación 1, en donde tal transistor de salida (16) es conductivo cuando se activa y es no conductivo cuando se desactiva.
14. 14. Un registro de desplazamiento de conformidad con la reivindicación 1, en donde, cuando se selecciona dicha primera relación de fase, dicha segunda etapa (n-1) se localiza corriente arriba de la mencionada etapa dada (n) y, cuando se selecciona la mencionada segunda relación de fase, tal tercera etapa (n+1) se localiza corriente arriba de tal etapa dada.
15. 15. Un registro de desplazamiento de conformidad con la reivindicación 1, comprendiendo adicionalmente, un segundo transistor de salida (17) acoplado a tal salida de la mencionada etapa (118) para formar una configuración de equilibrio con tal primer transistor de salida (16), en donde, cuando tal primer primer transistor de salida es activado, acopla la mencionada señal de reloj asociada (C1/C3) a tal salida de dicha etapa dada para generar el mencionado pulso de salida (SALIDAn) de dicha etapa dada, en donde, durante un primer intervalo (C2, Figura 3c) que ocurre después de un tiempo de terminación de dicha señal de reloj asociada (C1, Figura 3b) (C2, Figura 3c), dicho primer transistor de salida permanece encendido de una manera para desarrollar una impedancia de salida baja en tal salida (C3, Figura 3a) de la mencionada etapa dada y en donde, después del mencionado segundo intervalo, tal primer transistor de salida se apaga y dicho transistor de salida se enciende (vía 20) en una manera para mantener tal impedancia de salida baja.
16. 16. Un registro de desplazamiento bi-direccional, que comprende: una fuente (101. Figura 1) de una pluralidad de señales de reloj desplazadas en fase (C1, C2, C3) que tiene una primera relación de fase entre ellas (Figura 3a-3g), cuando se selecciona el desplazamiento en una primera dirección, y una segunda relación de fase entre ellas (Figuras 4a-4h), cuando se selecciona un desplazamiento en una dirección opuesta; una pluralidad de etapas en cascada (n-1,...n+2, Figura 1) acoplada a dicha fuerza de las mencionadas señales de reloj, una etapa dada (N, Figura 2) de tales etapas en cascada, incluye: un primer transistor de salida (16, Figura 2) para generar un pulso de salida (SALIDAn) en una salida de dicha etapa dada caracterizado por segundo (18) y tercero (18a) transistores que responden a pulsos de salida (SALIDAn-1, SALIDAn + 1) generados en salidas de la segunda (n + 1) y tercera (n + 1) etapas de tales etapas en cascada para almacenar una carga en una capacitancia (30) que está acoplada a una terminal de control (COMPUERTA) de dicho primer transistor de salida cuando el correspondiente pulso de salida de tal segunda etapa y de dicha tercera etapa ocurre para activar tal primer transistor de salida; y cuarto (25A) y quinto (25a) transistores que responden a pulsos de salida generados en las salidas de la cuarta (n + 2) y quinta (n-2) etapas para descargar tal carga almacenada cuando el correspondiente pulso de salida de dicha cuarta etapa y de la mencionada quinta etapa ocurre para desactivar el mencionado primer transistor de salida, tal primer transistor de salida tiene una primera terminal de conducción de corriente principal (DREN) que está acoplada a una señal de reloj (C1,C3) asociada con dicha etapa dada para generar tal pulso de salida de etapa dada en una segunda terminal de conducción de corriente principal (FUENTE) de dicho primer transistor de salida, después de la ocurrencia de dicho cuarto pulso de salida de etapa, cuando tales señales de reloj tienen dicha primera relación de fase, tal primer transistor de salida genera dicho pulso de salida de etapa dado, después de la ocurrencia de tal tercer pulso de salida de etapa y antes de la ocurrencia de dicho quinto pulso de salida de etapa, cuando las mencionadas señales de reloj tienen dicha segunda relación de fase.
17. 17. Un registro de desplazamiento de conformidad con la reivindicación 16, comprendiendo adicionalmente, un segundo transistor de salida (17) acoplado a tal primer transistor de salida (16) de una manera equilibrada en donde dicho segundo transistor de salida responde a tal pulso de salida (SALIDAn-1) de dicha segunda etapa (n-1) y a tal pulso de salida (SALIDAn + 1) de dicha tercera etapa (n + 1) para desactivar tal segundo transistor de salida y en donde dicho segundo transistor de salida responde al mencionado pulso de salida (SALIDAn + 2) de tal cuarta etapa (n + 2) y a tal pulso de salida (SALIDAn-2) de la quinta etapa (n-2) para activar el mencionado segundo transistor de salida. RESU MEN Un registro de desplazamiento bi-direccional para explorar una pantalla de cristal líquido incluye etapas en cascada (n-2, ... n+2) (Figura 1 ) . Una etapa dada (n , Figura 2) incluye un transistor de salida que tiene una señal de reloj (C1 /C3) acoplada a la misma. Una primera sección de entrada (18, 18a) responde a un pulso de salida (SALI DAn-1 ) de una segunda etapa (n-1 ) para generar una señal de control que está acoplada al transistor para condicionar al transistor de salida periódicamente para operación (compuerta de 16) en un estado de conducción cuando se selecciona el desplazamiento en una primera dirección . La sección de entrada responde a un pulso de salida (n + 1 ) de una tercera etapa (n- 1 -n) para condicionar periódicamente al transistor de salida para operar en el estado de conducción (n+ 1 )m cuando se selecciona el des plazamiento en la dirección opuesta (n + 1 -n) . Cuando la señal de reloj ocurre y el transistor está condicionado para la operación en el estado de conducción , se genera un pulso de salida en una salida (1 18) de la etapa dada. U na segunda sección de entrada (25, 25a) responde a un pulso de salida correspondiente (SALI DAn + 2 , SALI DAn-2) de una etapa correspondiente (n + 2 , n-2) para variar la señal de control a fin de condicionar periódicamente el transistor de salida para operación de un estado no conductivo para desactivar la gen eración del pulso de estado de etapa dado cuando ocurre la señal de reloj .