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WO2012026396A1 - 半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法 - Google Patents

半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法 Download PDF

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WO2012026396A1
WO2012026396A1 PCT/JP2011/068742 JP2011068742W WO2012026396A1 WO 2012026396 A1 WO2012026396 A1 WO 2012026396A1 JP 2011068742 W JP2011068742 W JP 2011068742W WO 2012026396 A1 WO2012026396 A1 WO 2012026396A1
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WO
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layer
epitaxial substrate
barrier layer
insulating layer
semiconductor device
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PCT/JP2011/068742
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English (en)
French (fr)
Inventor
実人 三好
幹也 市村
田中　光浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
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Publication date
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Priority to JP2012530645A priority patent/JPWO2012026396A1/ja
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    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • the present invention relates to a multilayer structure epitaxial substrate composed of a group III nitride semiconductor, in particular, a multilayer structure epitaxial substrate for a semiconductor element, a method for manufacturing the same, and the semiconductor element.
  • Group III nitride semiconductors are attracting attention as semiconductor materials for next-generation high-frequency / high-power devices due to their high dielectric breakdown electric field and high saturation electron velocity.
  • a HEMT (High Electron Mobility Transistor) element formed by laminating a barrier layer made of AlGaN and a channel layer made of GaN has a laminated interface due to a large polarization effect (spontaneous polarization effect and piezoelectric polarization effect) peculiar to nitride materials.
  • This utilizes the feature that a high-concentration two-dimensional electron gas (2DEG) is generated at the (heterointerface) (see, for example, Non-Patent Document 1).
  • 2DEG high-concentration two-dimensional electron gas
  • a single crystal (heterogeneous single crystal) having a composition different from that of a group III nitride such as silicon or SiC may be used.
  • a buffer layer such as a strained superlattice layer or a low temperature growth buffer layer is generally formed on the base substrate as an initial growth layer. Therefore, epitaxially forming the barrier layer, the channel layer, and the buffer layer on the base substrate is the most basic configuration of the HEMT element substrate using the base substrate made of different single crystals.
  • a spacer layer having a thickness of about 1 nm may be provided between the barrier layer and the channel layer for the purpose of promoting spatial confinement of the two-dimensional electron gas.
  • the spacer layer is made of, for example, AlN. Furthermore, a cap layer made of, for example, an n-type GaN layer or a superlattice layer is formed on the barrier layer for the purpose of controlling the energy level at the outermost surface of the substrate for HEMT elements and improving the contact characteristics with the electrode. Sometimes it is done.
  • the concentration of the two-dimensional electron gas existing in the HEMT element substrate is It is known that it increases as the AlN mole fraction of AlGaN forming the layer increases (see, for example, Non-Patent Document 2). If the two-dimensional electron gas concentration can be significantly increased, it is considered that the controllable current density of the HEMT element, that is, the power density that can be handled, can be significantly improved.
  • the strain is less dependent on the piezoelectric polarization effect and can generate a two-dimensional electron gas at a high concentration only by spontaneous polarization.
  • a HEMT element having a small number of structures is also attracting attention (see, for example, Non-Patent Document 3).
  • normally-off operation electronic devices, particularly power semiconductor devices that are responsible for power control, are generally normally off, that is, they are in a conduction-blocked state when no external electric signal is input from the viewpoint of fail-safety. It is desirable to perform the following operations.
  • the HEMT device made of a group III nitride semiconductor is a device that uses a two-dimensional electron gas generated at the heterointerface as described above, it is originally in a normally-on operation rather than a normally-off operation. It shows excellent conduction characteristics, that is, low on-resistance.
  • a gate threshold voltage (hereinafter referred to as “gate threshold voltage”) is reduced by reducing the thickness of the AlGaN barrier layer. (Also referred to simply as a threshold voltage) to a positive value and eventually achieve a normally-off (see, for example, Non-Patent Document 4), or (2) a method of performing recess etching only directly below the gate electrode ( For example, see Non-Patent Document 5).
  • the channel layer is formed of AlGaN with the Al mole fraction of all group III elements being 0.3 or less
  • the barrier layer is formed of InAlGaN within a predetermined composition range.
  • a method for realizing a HEMT device having a two-dimensional electron gas concentration of 2 ⁇ 10 13 / cm 2 or more and capable of normally-off operation is also known (see, for example, Patent Document 1).
  • the above-described method for normally turning off the HEMT device has a problem that the manufacturing process is complicated and a sufficiently low on-resistance cannot be obtained except for method (5).
  • the two-dimensional electron gas concentration is reduced as the barrier layer is thinned, it is impossible to obtain a low on-resistance, which is an inherent feature of the nitride HEMT device. This is because the surface level potential contributes to charge generation as a result of the distance between the surface of the barrier layer and the channel portion becoming closer as the barrier layer becomes thinner, and the effect of piezoelectric polarization is reduced. This is probably because of this.
  • the upper limit of the positive voltage that can be applied to the gate electrode is determined by the height of the Schottky barrier.
  • the gate positive voltage is in the range of about 1.5 V or more, it becomes difficult to secure a large drain current while suppressing the gate leakage current.
  • the drain current of the HEMT element is characterized in that it is increased by designing the gate voltage application range to be wide. For example, when the threshold voltage is ⁇ 3 V, the gate voltage range is about 4.5 V from ⁇ 3 V to about +1.5 V, whereas the threshold voltage is positive (> 0 V) by reducing the barrier layer thickness.
  • the gate voltage range of the HEMT device designed to be equal to or less than 1.5V remains at most about 1.5V.
  • the former maximum drain current (on-current) is about 0.8 A / mm
  • the latter is about 0.4 A / mm or less.
  • Such a decrease in on-state current becomes more significant as the threshold voltage shifts to the positive side. Therefore, when trying to perform a normally-off operation of a nitride HEMT device having a Schottky gate, a large drain current does not flow (on-resistance cannot be lowered) because a wide gate voltage range cannot be obtained. The problem that it is not possible arises.
  • the process becomes complicated because a process of recess processing and insulating film formation is added.
  • high precision is required for the recess processing.
  • a step of forming a MIS gate structure is required.
  • the electron mobility in the inverted MIS channel structure is as low as 200 cm 2 / Vs or less, even if the normally-off operation is realized, the performance of the HEMT element itself deteriorates.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device having a low on-resistance and a normally-off operation type, and a method for manufacturing the semiconductor device without a complicated process.
  • a channel layer made of a first group III nitride, and a barrier layer made of a second group III nitride having a composition of In x2 Al y2 Ga z2 N (x2 + y2 + z2 1) containing at least In and Al.
  • the thickness of the barrier layer is 3 nm or less, within a range surrounded by straight lines represented by the following formulas determined according to the composition of the first group III nitride:
  • And on the barrier layer Made of silicon, low crystalline insulating layer having a thickness of less than 3 nm, and further comprise a.
  • the insulating substrate is made of an insulating group III nitride between the barrier layer and the low crystalline insulating layer and has a thickness of 2.5 nm or less.
  • a sub-insulating layer having a thickness is further provided.
  • the sub-insulating layer is made of AlN.
  • At least Al is included between the channel layer and the barrier layer, and more than the barrier layer.
  • a spacer layer made of a third group III nitride having a large band gap energy and having a composition of In x3 Al y3 Ga z3 N (x3 + y3 + z3 1) is further provided, and the total thickness of the spacer layer and the barrier layer is 5 nm. It was made to be the following.
  • the spacer layer is made of AlN.
  • a source electrode and a drain electrode are ohmically joined on the low crystalline insulating layer of the epitaxial substrate for a semiconductor element according to any one of the first to fifth aspects.
  • the gate electrode is formed by Schottky junction.
  • a channel layer forming step of epitaxially forming a channel layer made of group III nitride; and a second layer having a composition of In x2 Al y2 Ga z2 N (x2 + y2 + z2 1) containing at least In and Al on the channel layer.
  • a channel layer forming step comprising: a barrier layer forming step of epitaxially forming a barrier layer made of group III nitride; and a main insulating layer forming step of forming a main insulating layer made of silicon nitride on the barrier layer.
  • the second group III nitride is selected.
  • the composition of the product is within a range surrounded by straight lines represented by the following formulas determined according to the composition of the first group III nitride on the ternary phase diagram having InN, AlN, and GaN as vertices.
  • the barrier layer is formed to a thickness of 3 nm or less, and in the main insulating layer forming step, the main insulating layer is formed to a thickness of 3 nm or less at a formation temperature of 750 ° C. to 850 ° C. I tried to do it.
  • a sub-insulating layer made of an insulating group III nitride is provided on the barrier layer at a thickness of 2.5 nm or less. And a sub-insulating layer forming step of forming the main insulating layer on the sub-insulating layer.
  • the sub-insulating layer is formed of AlN.
  • a band that contains at least Al and is larger than the barrier layer on the channel layer a band that contains at least Al and is larger than the barrier layer on the channel layer.
  • a spacer layer forming step of forming a spacer layer made of a third group III nitride having a gap energy and having a composition of In x3 Al y3 Ga z3 N (x3 + y3 + z3 1), on the spacer layer, A barrier layer was formed.
  • the spacer layer is formed of AlN.
  • the temperature T1 (° C.) for forming the channel layer is 950 ° C. ⁇ T1 ⁇ 1250 ° C.
  • the temperature T2 (° C.) for forming the barrier layer is determined in accordance with the molar fraction x2 of InN in the second group III nitride, and is 800 ⁇ 667 ⁇ x2 (° C.) ⁇ T2 ⁇ 860-667 ⁇ x2 (° C.) and 600 ° C. ⁇ T2 ⁇ 850 ° C.
  • a method for manufacturing a semiconductor element includes a step of manufacturing an epitaxial substrate by a method for manufacturing an epitaxial substrate for a semiconductor element according to any one of the seventh to twelfth aspects, On the low crystalline insulating layer, an ohmic junction of the source electrode and the drain electrode, a step of heat-treating the epitaxial substrate on which the source electrode and the drain electrode are formed, and on the low crystalline insulating layer And a step of Schottky junction of the gate electrode.
  • an epitaxial substrate having a high two-dimensional electron concentration and a low sheet resistance is realized.
  • a semiconductor element is formed using such an epitaxial substrate, a normally-off operation type semiconductor element having a low on-resistance with a positive gate threshold voltage and a large upper limit of the gate voltage is realized. be able to.
  • the barrier layer having the target composition can be reliably formed.
  • a semiconductor element can be manufactured using an epitaxial substrate having a high two-dimensional electron concentration and a low sheet resistance, and thus a complicated process of forming a recess gate structure is performed.
  • a normally-off operation type semiconductor device having a low on-resistance in which the gate threshold voltage is a positive value and the upper limit of the gate voltage is large.
  • FIG. 1 is a schematic cross-sectional view schematically showing a configuration of a HEMT element 20 which is an aspect of a semiconductor element according to an embodiment of the present invention.
  • the HEMT element 20 generally has a configuration in which a source electrode 7, a drain electrode 8, and a gate electrode 9 are provided on an epitaxial substrate 10.
  • the epitaxial substrate 10 includes a base substrate 1, a buffer layer 2, a channel layer 3, a spacer layer 4, and a barrier layer 5, and the (0001) crystal plane is substantially parallel to the substrate surface.
  • the structure is formed by stacking.
  • an insulating layer 6 is formed on the barrier layer 5.
  • a source electrode 7, a drain electrode 8, and a gate electrode 9 are formed on the insulating layer 6 of the epitaxial substrate 10.
  • the ratio of the thickness of each layer in FIG. 1 does not reflect the actual one.
  • the buffer layer 2, the channel layer 3, the spacer layer 4, the barrier layer 5, and the insulating layer 6 are all formed epitaxially using MOCVD (metal organic chemical vapor deposition) (details are given here) (Described later) is a suitable example.
  • MOCVD metal organic chemical vapor deposition
  • each layer will be described.
  • other epitaxial growth methods such as MBE, HVPE, and LPE can be used as long as each layer can be formed so as to have good crystallinity.
  • a method appropriately selected from various vapor phase growth methods and liquid phase growth methods may be used, or a mode in which different growth methods are used in combination may be used.
  • the base substrate 1 can be used without any particular limitation as long as a nitride semiconductor layer with good crystallinity can be formed thereon.
  • a single crystal 6H—SiC substrate is preferably used, but an embodiment using a substrate made of sapphire, Si, GaAs, spinel, MgO, ZnO, ferrite, or the like may be used.
  • the buffer layer 2 is made of AlN to a thickness of about several hundreds of nanometers in order to improve the crystal quality of the channel layer 3, the spacer layer 4, the barrier layer 5, and the insulating layer 6 formed thereon. It is a layer to be formed. For example, it is a preferable example that the thickness is 200 nm.
  • 0.3 ⁇ y1 ⁇ 1 the crystallinity of the channel layer 3 itself is remarkably deteriorated, and it becomes difficult to obtain the epitaxial substrate 10 and further the HEMT element 20 with good electrical characteristics.
  • the composition of the barrier layer 5 is selected from a predetermined composition range in a ternary phase diagram having three components of InN, AlN, and GaN as vertices.
  • the epitaxial substrate 10 has a high concentration of two-dimensional electron gas at the interface between the channel layer 3 and the spacer layer 4 (more specifically, near the interface of the channel layer 3). A two-dimensional electron gas region 3e is formed.
  • the spacer layer 4 in the epitaxial substrate 10 is not an essential aspect, and the barrier layer 5 may be formed directly on the channel layer 3. In such a case, a two-dimensional electron gas region 3 e is formed at the interface between the channel layer 3 and the barrier layer 5.
  • the interface between the channel layer 3 and the spacer layer 4 or the barrier layer 5 immediately above has an average roughness of 0.1 nm to 3 nm. Formed to be in range.
  • the surface of the spacer layer 4 or the barrier layer 5 is formed so that the root mean square roughness is in the range of 0.1 nm to 3 nm.
  • the average roughness is in the range of 0.1 nm to 1 nm and the mean square roughness is in the range of 0.1 nm to 1 nm. In such a case, the confinement effect of the two-dimensional electron gas is further enhanced, and a two-dimensional electron gas with a higher concentration is generated.
  • the insulating layer 6 is a layer provided for the purpose of improving the characteristics of the epitaxial substrate 10 and the HEMT element 20.
  • the insulating layer 6 includes a main insulating layer 6a that is the uppermost layer of the epitaxial substrate 10, and a sub-insulating layer 6b that is interposed between the barrier layer 5 and the main insulating layer 6a.
  • the main insulating layer 6a is a layer formed of silicon nitride (SiN or the like) to a thickness of 3 nm or less.
  • the main insulating layer 6a is formed as a layer having lower crystallinity than a general insulating layer. This is because, for example, the formation temperature of the main insulating layer 6a (in the case of the MOCVD method, the above-described susceptor temperature of the MOCVD furnace corresponds to this) is generally formed when the silicon nitride layer is provided as the insulating layer. This is realized by setting the temperature to 750 ° C. to 850 ° C., which is lower than the temperature (about 1000 ° C. to 1200 ° C.).
  • the main insulating layer 6a formed in this manner is also referred to as a low crystalline insulating layer. Forming the main insulating layer 6 a with such a low crystalline insulating layer is effective in suppressing contact resistance in the HEMT element 20. Details thereof will be described later.
  • the sub-insulating layer 6b is a layer formed of an insulating group III nitride to a thickness of 2.5 nm or less.
  • the sub-insulating layer 6b is laminated on the barrier layer 5 so that the (0001) crystal plane is substantially parallel to the substrate surface.
  • the sub-insulating layer 6b is formed of AlN to a thickness of 2 nm or less.
  • the source electrode 7 and the drain electrode 8 are multi-layer metal electrodes in which each metal layer has a thickness of about 10 to 100 nm, and has an ohmic contact with the insulating layer 6.
  • the metal used for the source electrode 7 and the drain electrode 8 should just be formed with the metal material with which favorable ohmic contact is obtained with respect to the epitaxial substrate 10 (with respect to the insulating layer 6). It is preferable to form a multilayer metal electrode made of Ti / Al / Ni / Au as the source electrode 7 and the drain electrode 8, but the present invention is not limited to this. For example, Ti / Al / Pt / Au or Ti / An embodiment in which a multilayer metal electrode made of Al or the like may be formed.
  • the source electrode 7 and the drain electrode 8 can be formed by a photolithography process and a vacuum deposition method.
  • the gate electrode 9 is a single-layer or multi-layer metal electrode in which one or a plurality of metal layers are formed so as to have a thickness of about several tens of nanometers to one hundred and several tens of nanometers. It has a Schottky contact with the layer 5.
  • the gate electrode 9 is preferably formed using a metal having a high work function such as Pd, Pt, Ni, or Au as a forming material. Or the aspect formed as a multilayer metal film of the above-mentioned each metal or each metal, Al, etc. may be sufficient.
  • the gate electrode 9 can be formed by a photolithography process and a vacuum deposition method.
  • the HEMT element 20 Since the insulating layer 6 is interposed between the gate electrode 9 and the barrier layer 5, it can be said that the HEMT element 20 has a MIS type gate structure.
  • the composition of the barrier layer 5 is expressed by the following equations in a ternary phase diagram having three components of InN, AlN, and GaN as apexes as shown in Patent Document 1. Are selected from a range surrounded by four straight lines. Thereby, the two-dimensional electron gas concentration in the two-dimensional electron gas region 3e of the epitaxial substrate 10 becomes 2 ⁇ 10 13 / cm 2 or more, and the threshold voltage in the HEMT device 20 becomes larger than 0V. That is, by viewing the composition range, the HEMT device 20 that can maintain a high two-dimensional electron gas concentration and can be normally off is realized.
  • 2, 3, 4, and 5 are diagrams on a ternary phase diagram in which the composition range of the barrier layer 5 represented by the expressions (1) to (4) is the top of the three components of InN, AlN, and GaN. It is shown in.
  • the composition of the channel layer 3 corresponding to each figure is as follows.
  • the composition range of the channel layer 3 and the barrier layer 5 being determined as described above does not exclude that the channel layer 3 and the barrier layer 5 contain impurities.
  • the channel layer 3 and the barrier layer 5 may contain oxygen atoms in a concentration range of 0.0005 at% (1 ⁇ 10 17 / cm 3 ) or more and 0.05 at% (1 ⁇ 10 19 / cm 3 ) or less.
  • carbon atoms may be contained in a concentration range of 0.0010 at% (2 ⁇ 10 17 / cm 3 ) or more and 0.05 at% (1 ⁇ 10 19 / cm 3 ) or less.
  • the concentration of oxygen atoms and carbon atoms may be smaller than the respective lower limit values in the above-described range, but it is not realistic in view of cost and production yield.
  • the concentration of oxygen atoms and carbon atoms be larger than the respective upper limit values in the above-described range because the crystallinity of each layer is deteriorated to the extent that device characteristics are deteriorated.
  • the spacer layer 4 is a layer provided for the purpose of enhancing the confinement effect of the two-dimensional electron gas in the two-dimensional electron gas region 3e.
  • the mobility of the two-dimensional electron gas in the HEMT element 20 is improved.
  • the mobility of the HEMT element 20 without the spacer layer 4 is about 300 to 400 cm 2 / Vs, whereas the mobility of the HEMT element 20 with the spacer layer 4 is about 1000 to 1400 cm. 2 / Vs or so.
  • the spacer layer 4 is formed with a thickness smaller than 0.5 nm, the formation of the layer is insufficient and the confinement effect of the two-dimensional electron gas cannot be obtained sufficiently.
  • the spacer layer 4 is formed with a thickness larger than 1.5 nm, the film quality of the spacer layer 4 itself deteriorates due to internal stress, and thus sufficient mobility cannot be expected.
  • the spacer layer 4 can also contain these in the same concentration range.
  • the epitaxial substrate 10 can be produced using a known MOCVD furnace. Specifically, an organic metal (MO) source gas (TMI, TMA, TMG) for In, Al, and Ga, a silane gas that is a source gas for Si, ammonia gas, hydrogen gas, and nitrogen gas are used. An MOCVD furnace configured to be able to supply into the reactor is used.
  • MO organic metal
  • a 2 inch 6H-SiC substrate having a (0001) plane orientation is prepared as a base substrate 1, and the base substrate 1 is placed on a susceptor provided in a reactor of an MOCVD furnace. After replacing the inside of the reactor with vacuum gas, the atmosphere in the hydrogen / nitrogen mixed flow state is formed while maintaining the reactor pressure at a predetermined value between 5 kPa and 50 kPa (for example, 30 kPa), and then the substrate is raised by susceptor heating. Warm up.
  • the susceptor temperature reaches a predetermined temperature (for example, 1050 ° C.) between 950 ° C. and 1250 ° C. which is the buffer layer formation temperature, Al source gas and NH 3 gas are introduced into the reactor, and the AlN layer as the buffer layer 2 is formed.
  • a predetermined temperature for example, 1050 ° C.
  • 950 ° C. and 1250 ° C. which is the buffer layer formation temperature
  • Al source gas and NH 3 gas are introduced into the reactor, and the AlN layer as the buffer layer 2 is formed.
  • the susceptor temperature is maintained at a predetermined channel layer formation temperature T1 (° C.), and an organic metal source gas and ammonia gas corresponding to the composition of the channel layer 3 are introduced into the reactor.
  • T1 a predetermined channel layer formation temperature
  • the channel layer formation temperature T1 is a value determined according to the value of the AlN molar fraction y1 of the channel layer 3 from a temperature range of 950 ° C. ⁇ T1 ⁇ 1250 ° C.
  • the reactor pressure at the time of forming the channel layer 3 is not particularly limited, and can be appropriately selected from the range of 10 kPa to atmospheric pressure (100 kPa).
  • the reactor When the In x1 Al y1 Ga z1 N layer is formed, the reactor is maintained in a nitrogen gas atmosphere while maintaining the susceptor temperature, and the reactor pressure is set to 10 kPa. Then, an In x3 Al y3 Ga z3 N layer as the spacer layer 4 is formed to a predetermined thickness.
  • the barrier layer 5 is formed at a susceptor temperature of 800 ° C. or lower, it is necessary to lower the susceptor temperature after the formation of the spacer layer 4.
  • the spacer layer 4 is not provided, the surface of the channel layer 3 remains exposed when the temperature is lowered, so that the surface can be etched by the atmospheric gas.
  • the spacer layer 4 is formed at substantially the same temperature as the channel layer formation temperature T1
  • the susceptor temperature is lowered after the formation of the spacer layer 4, so that the spacer layer 4 is formed on the surface of the channel layer 3. It will act as a protective layer. This is also considered to contribute to the improvement of the mobility of the two-dimensional electron gas.
  • the susceptor temperature is then maintained at a predetermined barrier layer formation temperature T2 (° C.), and a nitrogen gas atmosphere is formed in the reactor.
  • the pressure in the reactor is maintained at a predetermined value between 1 kPa and 30 kPa (for example, 10 kPa).
  • the reactor internal pressure is set to a predetermined value between 1 kPa and 20 kPa, the HEMT device 20 with low ohmic contact resistance and low gate leakage current (good Schottky contact characteristics) is realized. This is an effect derived from increasing the surface flatness of the barrier layer 5 by reducing the reactor pressure.
  • ammonia gas and an organic metal source gas having a flow rate ratio corresponding to the composition of the barrier layer 5 are introduced into the reactor so that the so-called V / III ratio is a predetermined value between 3000 and 20000.
  • an In x2 Al y2 Ga z2 N layer as the barrier layer 5 is formed to a predetermined thickness.
  • the In x2 Al y2 Ga z2 N layer is formed to have a composition satisfying the expressions (1) to (4).
  • the preferable growth rate range of the barrier layer 5 is 0.01 to 0.1 ⁇ m / h.
  • the interface between the channel layer 3 and the barrier layer 5 has an average roughness in the range of 0.1 nm to 1 nm, and the barrier layer 5
  • the surface has a root mean square roughness in the 5 ⁇ m ⁇ 5 ⁇ m field of view and is in the range of 0.1 nm to 1 nm.
  • the barrier layer formation temperature T2 is in the range of 650 ° C. or higher and 800 ° C. or lower, and is determined according to the InN molar fraction x2 of the barrier layer 5, 800 ⁇ 667 ⁇ x2 (° C.) ⁇ T2 ⁇ 860 ⁇ 667. -It is determined from the temperature range of x2 (° C).
  • FIG. 6 is a diagram for explaining that the barrier layer formation temperature T2 is determined from the temperature range as described above. That is, FIG. 6 shows that the ratio of the flow rate of In source gas to the flow rate of all organometallic source gases (hereinafter referred to as In flow rate ratio) is variously changed in the range of 0.5 to 0.8, and the barrier layer 5 is It is the figure which plotted InN molar fraction x2 in the barrier layer 5 when the susceptor temperature at the time of formation (equivalent to barrier layer formation temperature T2) was variously different with respect to susceptor temperature.
  • the V / III ratio is set to 5000.
  • FIG. 6 shows that the data points are generally located on the same straight line regardless of the In flow rate ratio. This means that a linear function relationship is substantially established between the barrier layer formation temperature T2 and the InN molar fraction x2. Since there is no dependence on the In flow rate ratio, it can be concluded that the InN molar fraction of the barrier layer can be controlled by the barrier layer formation temperature T2 (susceptor temperature) according to such a functional relationship. That is, the barrier layer 5 having a composition as intended can be formed.
  • the barrier layer formation temperature T2 can be determined from the same equation. Even if the variation caused by the disparity between solids of the MOCVD furnace and the heater member used for heating is taken into consideration, by selecting a suitable temperature within a range of ⁇ 30 ° C. with respect to the same formula, The barrier layer 5 having the rate x2 can be reliably formed.
  • the barrier layer 5 can be formed in a wide composition range, for example, the above formula (1) to ( 4) It can be formed with good controllability within the composition range determined by the formula.
  • the barrier layer 5 when the barrier layer 5 is manufactured, nitrogen gas is used as the bubbling gas and carrier gas for the organometallic raw material. That is, the atmosphere gas other than the source gas is made only of nitrogen gas. As a result, the hydrogen-terminated dangling bonds can be made nitrogen-terminated, and the electronic structure of the barrier layer 5 can be maintained in an ideal state. Therefore, the two-dimensional electron gas region 3e is two-dimensional at a high concentration. Generation of electron gas is realized. In addition, it is not preferable to intentionally mix hydrogen gas into the atmosphere when the barrier layer 5 is produced because it causes a decrease in the two-dimensional electron gas concentration.
  • the susceptor temperature is set to a predetermined sub-insulating layer forming temperature, and then the Al source gas and NH 3 gas are introduced into the reactor, and the sub-insulating layer 6b As an AlN layer, a predetermined thickness is formed.
  • the susceptor temperature is set to a main insulating layer forming temperature of 750 ° C. or higher and 850 ° C. or lower (for example, 800 ° C.), and then silane gas and NH 3 gas are introduced into the reactor, A silicon nitride layer as the layer 6a is formed to a predetermined thickness.
  • the main insulating layer forming temperature is set lower than the general forming temperature when the silicon nitride layer is provided as the insulating layer. It is not preferable to form the main insulating layer 6a at a temperature higher than 850 ° C. because the contact resistance of the HEMT element 20 increases. On the other hand, it is not preferable to set the main insulating layer forming temperature below 750 ° C., because it becomes difficult to form the main insulating layer 6a by the MOCVD method.
  • the epitaxial substrate 10 is manufactured.
  • the HEMT element 20 is produced using this.
  • each subsequent process is implement
  • an element isolation process is performed in which a portion serving as a boundary between individual elements is removed by etching to a depth of about 400 nm using a photolithography process and an RIE method.
  • Such an element separation process is a process necessary for obtaining a large number of HEMT elements 20 from one epitaxial substrate 10, and is not an essential process for the present invention.
  • a SiO 2 film is formed on the epitaxial substrate 10 to a predetermined thickness (for example, 10 nm), and subsequently, a SiO 2 film at a location where the source electrode 7 and the drain electrode 8 are to be formed by a photolithography process. only removed by etching to form the SiO 2 pattern layer.
  • the source electrode 7 and the drain electrode 8 made of Ti / Al / Ni / Au are formed at respective formation scheduled positions by a vacuum deposition method and a photolithography process.
  • heat treatment is performed for several tens of seconds (eg, 30 seconds) in a nitrogen gas atmosphere at a predetermined temperature (eg, 800 ° C.) between 650 ° C. and 1000 ° C.
  • a predetermined temperature eg, 800 ° C.
  • Ni is applied to the site where the gate electrode 9 is to be formed by a vacuum deposition method and a photolithography process.
  • a gate electrode 9 made of / Au is formed.
  • the gate electrode 9 is formed as a Schottky metal pattern.
  • the remaining SiO 2 pattern layer is removed by a photolithography process.
  • a large number of HEMT elements 20 are obtained by dicing into chips of a predetermined size.
  • the obtained HEMT element 20 is appropriately subjected to die bonding or wire bonding.
  • the HEMT element 20 obtained Prior to chip formation, the HEMT element 20 obtained is subjected to heat treatment for the purpose of improving the mechanical strength of the joint portion between the gate electrode 9 and the epitaxial substrate 10 (preventing peeling of the gate electrode 9). It may be. Holding in a nitrogen gas atmosphere at a predetermined temperature between 500 ° C. and 900 ° C. for several tens of seconds is a preferred example of the heat treatment.
  • the composition of the channel layer 3 and the barrier layer 5 is determined from the composition range as described above.
  • the structure has a large contribution of the spontaneous polarization effect.
  • AlGaN / GaN structure a high two-dimensional electron gas concentration is maintained even if the barrier layer is thinned. It has been confirmed by the inventors of the present invention that the sheet resistance is kept low.
  • the surface level is controlled by forming the main insulating layer 6a in the above-described manner, and as a result, a high two-dimensional electron gas concentration is maintained, and sheet resistance is maintained.
  • the sheet resistance is reduced to about 1 ⁇ 2 as compared with the case where the main insulating layer 6a is not provided.
  • a substrate having a high two-dimensional electron gas concentration and a low resistance is regarded as unsuitable for a normally-off operation type HEMT device.
  • a high two-dimensional electron gas concentration and a low sheet resistance are maintained even though the thicknesses of the barrier layer 5 and the main insulating layer 6a are both 3 nm or less. Become. Therefore, in the HEMT device 20 manufactured using the epitaxial substrate 10, a normally-off state is realized only by the built-in potential of the gate electrode 9 portion.
  • barrier layer 5 composed of a group III nitride having a composition consisting of a silicon nitride main insulating layer 6a, the barrier It also contributes that the conduction band edge of layer 5 is pushed to the high energy side over its entire thickness range.
  • the threshold voltage tends to decrease as the thickness of the main insulating layer 6a is increased. If it is larger than 3 nm, the threshold voltage becomes negative, so that normally-off operation is not realized.
  • the main insulating layer 6a is formed as a low crystalline layer. This has the effect of suitably inducing the diffusion and transmission of the constituent metal elements of both electrodes in the main insulating layer 6a during the heat treatment performed after the patterns of the source electrode 7 and the drain electrode 8 are formed.
  • the contact resistance of the epitaxial substrate in which the formation temperature of the main insulating layer 6a is 900 ° C. or higher is the epitaxial substrate according to the present embodiment in which the formation temperature of the main insulating layer 6a is a value in the range of 750 ° C. to 850 ° C. 2 orders of magnitude higher than 10 contact resistances.
  • Providing the sub-insulating layer 6b in addition to the main insulating layer 6a has the effect of reducing the gate leakage current in the HEMT device 20.
  • the thickness of 3 nm or more is not preferable because the threshold voltage becomes negative and the normally-off operation cannot be realized, and the contact resistance increases.
  • the gate voltage range is higher than that of a Schottky type HEMT device in which the upper limit of the gate positive voltage is limited by the Schottky barrier height. A large upper limit can be taken. That is, the gate voltage range can be expanded as compared with a Schottky HEMT device. As a result, the drain current can be increased.
  • the gate junction is substantially an MIS junction, both the gate positive bias and the negative bias have less leakage current.
  • a normally-off operation type HEMT element having excellent characteristics is realized without going through a complicated process of forming a recessed gate structure. This does not prevent the source electrode 7 and the drain electrode 8 from having a recess structure.
  • the main insulating layer 6a made of silicon nitride is continuously formed from the layer immediately below (the sub-insulating layer 6b or the barrier layer 5), it is expected to reduce the drain current collapse.
  • the barrier layer satisfies the above composition range and is formed to a thickness of 3 nm or less, and the (main) insulating layer made of silicon nitride is 750 ° C. to 850 ° C.
  • the film By forming the film to a thickness of 3 nm or less at the forming temperature, an epitaxial substrate having a high two-dimensional electron concentration and a low sheet resistance is realized.
  • a HEMT element can be realized.
  • Example 1 In this example, as the epitaxial substrate 10 according to the above-described embodiment, the composition of the channel layer 3 and the barrier layer 5 is fixed, the thickness of the barrier layer 5, the thickness of the main insulating layer 6a, and the formation temperature (susceptor temperature). 36 types of epitaxial substrates 10 were produced, each having a different combination of the four production conditions of the thickness of the sub-insulating layer 6b. And sheet resistance was measured about the obtained epitaxial substrate 10 of each kind. Furthermore, the HEMT device 20 was produced using each epitaxial substrate 10, and the threshold voltage, contact resistance, and gate leakage current were evaluated.
  • sample numbers a-1 to a-18 The specific formation conditions and measurement results for the samples (sample numbers a-1 to a-18) in which the channel layer 3 is formed of GaN and the barrier layer 5 is formed of In 0.23 Al 0.77 N are as follows. Table 1 shows a list. Further, the samples (sample numbers b-1 to b-18) in which the channel layer 3 is formed of Al 0.2 Ga 0.8 N and the barrier layer 5 is formed of In 0.154 Al 0.646 Ga 0.2 N (sample numbers b-1 to b-18) The formation conditions and measurement results are listed in Table 2.
  • an epitaxial substrate 10 was produced. At that time, all the epitaxial substrates 10 were subjected to the same conditions until the formation of the barrier layer 5 except for the above-described conditions.
  • the base substrate 1 a plurality of 2 inch 6H—SiC substrates having a (0001) plane orientation were prepared. The thickness was 300 ⁇ m. About each board
  • the susceptor temperature is set to a predetermined temperature
  • TMG bubbling gas as an organic metal source gas and ammonia gas are introduced into the reactor at a predetermined flow rate ratio, and a GaN layer or Al 0.2 Ga 0.8 N layer as the channel layer 3 is introduced.
  • a GaN layer or Al 0.2 Ga 0.8 N layer as the channel layer 3 is introduced.
  • the reactor pressure was set to 10 kPa, then TMA bubbling gas and ammonia gas were introduced into the reactor, and an AlN layer having a thickness of 1 nm was formed as the spacer layer 4.
  • the barrier layer 5 was subsequently formed.
  • the susceptor temperature was set according to the composition of the barrier layer.
  • the thickness of the barrier layer 5 was set to 4 levels of 2 nm, 2.5 nm, 3 nm, and 4 nm.
  • an AlN layer as the sub-insulating layer 6b was formed only for some samples.
  • the thickness of the sub-insulating layer 6b was set to five levels of 0 nm (corresponding to the case where the sub-insulating layer 6b is not provided), 1 nm, 2 mn, 2.5 nm, and 3 nm.
  • the susceptor temperature was 1050 ° C.
  • the main insulating layer 6a has a thickness of 0 nm (corresponding to the case where the main insulating layer 6a is not provided), 1.5 nm, 2 mn, 2.5 nm, 3 nm, and 4 nm, and susceptor temperatures of 750 ° C., 800 ° C., Five levels of 850 ° C., 900 ° C., and 1000 ° C. were set.
  • the susceptor temperature was lowered to near room temperature, and the reactor was returned to atmospheric pressure, and then the manufactured epitaxial substrate 10 was taken out.
  • Each epitaxial substrate 10 was obtained by the above procedure.
  • the sheet resistance of the obtained epitaxial substrate 10 was measured by a four-terminal method. The obtained results are shown in Tables 1 and 2.
  • Ti / Al / Ni / Au (each of which has a thickness of 25/25) is formed on the source electrode 7 and drain electrode 8 on the upper surface of the main insulating layer 6a by using a photolithography process and a vacuum deposition method. An electrode pattern consisting of 75/15/100 nm was formed. Thereafter, heat treatment was performed in nitrogen at 800 ° C. for 30 seconds.
  • a pattern of the gate electrode 9 made of Ni / Au (film thickness 6 nm / 12 nm) is formed at a formation target portion of the gate electrode 9 on the upper surface of the main insulating layer 6a by using a photolithography process and a vacuum deposition method. did.
  • the gate electrode 9 was formed so that the junction with the main insulating layer 6a had a size of 1 mm ⁇ 1 mm.
  • the obtained HEMT device 20 was subjected to die bonding and wire bonding, and the threshold voltage, contact resistance, and gate leakage current when -100 V was applied were measured by the Hall effect method. The obtained results are shown in Tables 1 and 2.
  • the sheet resistance of the samples (a-2 to a-18, b-2 to b-18) provided with the main insulating layer 6a was not provided with the main insulating layer 6a. It is reduced to about 1 ⁇ 2 of the sheet resistance of the samples (a-1, b-1). This indicates that the provision of the main insulating layer 6a is effective in reducing the sheet resistance in the epitaxial substrate 10.
  • the gate leakage current is reduced to about 1/10000 to 1/1000000 of the sample not provided with the main insulating layer 6a. This indicates that it is extremely effective to reduce the gate leakage current in the HEMT element 20 by using the epitaxial substrate 10 provided with the main insulating layer 6a.
  • the threshold voltage tends to decrease as the thickness increases.
  • the threshold voltage was positive at a thickness of 3 nm or less, whereas the threshold voltage was negative only for the 4 nm thick samples (a-7, a-14, b-7, b-14). This result indicates that both the thickness of the barrier layer 5 and the thickness of the main insulating layer 6a must be 3 nm or less in order to realize a normally-off operation type HEMT device 20.
  • the gate leakage current tends to decrease as the thickness of the main insulating layer 6a increases.
  • the contact resistance was about two orders of magnitude higher than that of other samples having a formation temperature of 800 ° C. or lower. This result means that forming the main insulating layer 6a as a layer having lower crystallinity than a general insulating layer by lowering the formation temperature is effective in reducing contact resistance. Yes.
  • the manufacturing conditions of the barrier layer 5 and the main insulating layer 6a are the same. Compared with the samples (a-3, a-4, b-3, b-4) not provided, the gate leakage current is smaller, but the samples (a-18, b- In 18), the threshold voltage became negative and the contact resistance increased. This result means that providing the sub-insulating layer 6b having a thickness of 3 nm or less is effective in reducing the gate leakage current of the HEMT element 20.
  • the threshold voltage tends to decrease as the thickness of the sub-insulating layer 6b increases, it is determined that it is preferable to set the thickness of the sub-insulating layer 6b to 2 nm or less in order to reliably realize the normally-off operation.
  • the epitaxial substrate 10 according to the above-described embodiment has the same conditions as in Example 1 except that the composition of the channel layer 3 is changed to 4 levels and the composition of the barrier layer 5 is changed to 7 levels. Thus, 28 types of epitaxial substrates 10 were produced. And sheet resistance was measured about the obtained epitaxial substrate 10 of each kind. Furthermore, the HEMT device 20 was produced using each epitaxial substrate 10, and the threshold voltage, contact resistance, and gate leakage current were evaluated. For all the samples (sample numbers c-1 to c-18), the thickness of the barrier layer 5 was 2 nm. For the main insulating layer 6a, the thickness was 2 nm, and the formation temperature (susceptor temperature) was 800 ° C. The sub insulation layer 6b was not formed. Table 3 shows the formation conditions unique to each sample and the measurement results.
  • composition of the barrier layer 5 of each sample is plotted with a circle in the ternary phase diagram having three components of InN, AlN, and GaN as apexes shown in FIGS. That is, the compositions of the channel layer 3 and the barrier layer 5 of all the samples are included in a range surrounded by four straight lines represented by the formulas (1) to (4).
  • Table 3 show that the sheet resistance is low by producing the epitaxial substrate by selecting the composition of the channel layer 3 and the barrier layer 5 from the composition range represented by the formulas (1) to (4).
  • An epitaxial substrate is realized, and the HEMT device is manufactured using the epitaxial substrate as in the above-described embodiment, so that the gate threshold voltage is a positive value and the upper limit of the gate voltage is large. It shows that a normally-off operation type HEMT device with on-resistance can be realized.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　低オン抵抗でかつノーマリーオフ動作型の半導体素子を提供する。半導体素子用のエピタキシャル基板が、下地基板と、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備え、第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、第１のIII族窒化物の組成に応じて定まる複数の式で表される直線にて囲まれる範囲内にあり、障壁層の厚みが３ｎｍ以下であり、かつ、障壁層の上に、窒化珪素からなり、３ｎｍ以下の厚みを有する低結晶性絶縁層、をさらに備えるようにする。

Description

半導体素子用エピタキシャル基板、半導体素子、半導体素子用エピタキシャル基板の作製方法、および半導体素子の作製方法
　本発明は、III族窒化物半導体により構成される多層構造エピタキシャル基板、特に、半導体素子用の多層構造エピタキシャル基板およびその作製方法、ならびに当該半導体素子に関する。
　III族窒化物半導体は、高い絶縁破壊電界、高い飽和電子速度を有することから次世代の高周波／ハイパワーデバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。
　ＨＥＭＴ素子用基板の下地基板として、例えばシリコンやＳｉＣのような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いることがある。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、二次元電子ガスの空間的な閉じ込めを促進する目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。
　このようなＨＥＭＴ素子あるいはその作製に用いる多層構造体であるＨＥＭＴ素子用基板を実用化するには、電力密度の増大、高効率化などといった性能向上に関連する課題、ノーマリーオフ動作化など機能性向上に関連する課題、高信頼性や低価格化といった基本的な課題、など様々な課題を解決する必要がある。各々の課題につき、活発な取組みがなされている。
　例えば、チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成するという、最も一般的な構成の窒化物ＨＥＭＴ素子の場合、ＨＥＭＴ素子用基板に内在する二次元電子ガスの濃度は、障壁層を形成するＡｌＧａＮのＡｌＮモル分率の増加に伴い増加することが知られている（例えば、非特許文献２参照）。二次元電子ガス濃度を大幅に増やすことができれば、ＨＥＭＴ素子の可制御電流密度、すなわち取り扱える電力密度を大幅に向上させることが可能と考えられる。
　また、チャネル層をＧａＮにて形成し、障壁層をＩｎＡｌＮにて形成したＨＥＭＴ素子のように、ピエゾ分極効果への依存が小さくほぼ自発分極のみにより高い濃度で二次元電子ガスを生成できる歪の少ない構造を有するＨＥＭＴ素子も注目されている（例えば、非特許文献３参照）。
　ノーマリーオフ動作化についていえば、電子デバイス、特に電力制御を担うパワー半導体デバイスは一般に、フェールセーフの観点から、ノーマリーオフ動作、すなわち、外部から電気信号が入力されていない状態で導通阻止状態となる動作を行うことが望ましい。一方で、III族窒化物半導体からなるＨＥＭＴ素子は、前述のようにヘテロ界面に生成する二次元電子ガスを利用するデバイスであるので、元来、ノーマリーオフ動作よりもむしろノーマリーオン動作においてこそ優れた導通特性、つまりは低いオン抵抗を示すものである。III族窒化物半導体からなるＨＥＭＴ素子のノーマリーオフ動作を実現させる手法としては、以下のものが公知である。
　例えば、チャネル層をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成したショットキーゲート構造型の窒化物ＨＥＭＴ素子について、（１）ＡｌＧａＮ障壁層の厚さを薄くすることによりゲート閾値電圧（以下、単に閾値電圧ともいう）を正方向の値へシフトさせ、ひいてはノーマリーオフ化を達成する手法（例えば非特許文献４参照）や、（２）ゲート電極の直下のみにリセスエッチングを施す手法（例えば非特許文献５参照）などが公知である。
　あるいは、（３）リセスゲート構造型のＨＥＭＴ素子においてショットキー接合に代えて絶縁層を介したＭＩＳ（金属－絶縁体－半導体）構造を採用する手法（例えば非特許文献６および非特許文献７参照）や、（４）ＭＩＳ型のゲート構造を用いた反転チャネル構造のＨＥＭＴ素子を作製する手法なども公知である（例えば非特許文献８参照）。
　さらには、（５）チャネル層を、全III族元素におけるＡｌのモル分率を０．３以下としたＡｌＧａＮにて形成するとともに、障壁層を所定の組成範囲内のＩｎＡｌＧａＮにて形成することで、二次元電子ガス濃度が２×１０13／ｃｍ2以上であり、ノーマリーオフ動作が可能なＨＥＭＴ素子を実現する手法も公知である（例えば、特許文献１参照）。
　上述した、ＨＥＭＴ素子をノーマリーオフ動作化するための手法については、手法（５）を除き、製造プロセスが煩雑であったり、十分に低いオン抵抗が得られない、という問題がある。
　例えば、手法（１）の場合、障壁層の薄層化に伴い二次元電子ガス濃度が低下するため、窒化物ＨＥＭＴ素子の本来的な特長である低いオン抵抗を得ることができなくなる。これは、障壁層を薄くするに伴って障壁層の表面とチャネル部との距離が近づいた結果として、表面準位ポテンシャルが電荷生成に寄与するようになるためや、ピエゾ分極の効果が小さくなるためであると考えられる。
　（２）の手法については、リセス加工のプロセスが追加されるため工程が煩雑化する。デバイス製造プロセスにおける再現性を確保する（一定品質のデバイスを安定的に製造できるようにする）ためには、リセス加工に高い精度が要求される。
　また、（１）（２）の手法が対象とするショットキーゲート構造型のＨＥＭＴ素子の場合、ゲート電極に印加できる正電圧の上限がショットキー障壁高さで決まってしまう。ゲート正電圧をおよそ１．５Ｖ以上の範囲とすると、ゲートリーク電流を抑制しつつ大きなドレイン電流を確保するのが難しくなる。一方で、ＨＥＭＴ素子のドレイン電流は、ゲート電圧印加範囲が広くなるように設計することで大きくなるという特徴がある。例えば、閾値電圧が－３Ｖの場合のゲート電圧範囲は－３Ｖから＋１．５Ｖ程度までの４．５Ｖ程度であるのに対し、障壁層厚を薄くして、閾値電圧が正の値（＞０Ｖ）となるよう設計したＨＥＭＴ素子のゲート電圧範囲は、最大でも１．５Ｖ程度に留まる。この場合、前者の最大ドレイン電流（オン電流）が０．８Ａ／ｍｍ程度であったとすると、後者は０．４Ａ／ｍｍ以下程度になる。このようなオン電流の低下は、閾値電圧の正側へのシフトが大きいほど顕著となる。従って、ショットキーゲートを持つ窒化物ＨＥＭＴ素子をノーマリーオフ動作させようとすると、ゲート電圧範囲が広く取れないために大きなドレイン電流が流れず（オン抵抗を下げられず）良好な導通特性が得られない、という問題が生じる。
　（３）の手法については、リセス加工および絶縁膜形成のプロセスが追加されるため工程が煩雑化する。デバイス製造プロセスにおける再現性を確保する（一定品質のデバイスを安定的に製造できるようにする）ためには、リセス加工に高い精度が要求される。
　（４）の手法については、ＭＩＳゲート構造を形成する工程が必要となる。また、反転ＭＩＳチャネル構造における電子の移動度は２００ｃｍ2／Ｖｓ以下と低いため、ノーマリーオフ動作化が実現されたとしても、ＨＥＭＴ素子の性能自体は劣化してしまう。
国際公開第２００９／１１９３５７号
"Highly Reliable 250W High Electron Mobility Transistor Power Amplifier", TOSHIHIDE KIKKAWA, Jpn. J. Appl. Phys. 44,(2005), pp.4896-4901. "Gallium Nitride Based High Power Heterojuncion Field Effect Transistors: process Development and Present Status at USCB", Stacia Keller, Yi-Feng Wu, Giacinta Parish, Naiqian Ziang, Jane J. Xu, Bernd P. Keller, Steven P. DenBaars, and Umesh K. Mishra, IEEE Trans. Electron Devices 48, (2001), pp.552-559. "Can InAlN/GaN be an alternative to high power/high temperature AlGaN/GaN devices?", F. Medjdoub, J.-F. Carlin, M. Gonschorek, E. Feltin, M.A. Py, D. Ducatteau, C. Gaquiere, N. Grandjean, and E. Kohn, IEEE IEDM Tech. Digest in IEEE IEDM 2006, pp.673-676. "Non-Recessed-Gate Enhancement-Mode AlGaN/GaN High Electron Mobility Transistors with High RF Performance", Akira ENDOH, Yoshimi YAMASHITA, Keiji IKEDA, Masataka HIGASHIWAKI, Kohki HIKOSAKA, Toshiaki MATSUI, Satoshi HIYAMIZU and Takachi MIMURA, Japanese Journal of Applied Physics Vol. 43, No. 4B, 2004, pp.2255-2258. "Recessed-Gate Structure Approach Toward Normally Off High-Voltage AlGaN/GaN HEMT for Power Electronics Applications", Wataru Saito, Yoshiharu Takada, Masahiko Kuraguchi, Kunio Tsuda, and Ichiro Omura, IEEE Trans. Electron Devices, 53, (2006), pp.356-362. "Enhancement-Mode GaN MIS-HEMTs With n-GaN/i-AlN/n-GaN Triple Cap Layer and High-κ Gate　Dielectrics", Masahiro Kanamura, Toshihiro Ohki, Toshihide Kikkawa, Kenji Imanishi, Tadahiro Imada, Atsushi Yamada, and Naoki Hara, IEEE Electron Device Lett., 31,(2010), pp.189-191. "A Normally-off GaN FET with High Threshold Voltage Uniformity Using A Novel Piezo Neutralization Technique", K. Ota, K. Endo, Y. Okamoto, Y. Ando, H. Miyamoto, and H. Shimawaki, IEEE IEDM2009 Tech. Digest, pp.1-4. "Over 100A Operation normally-off AlGaN/GaN hybrid MOS-HFET on Si substrate with high-breakdown voltage", Hiroshi Kambayashi, Yoshihiro Satoh, Shinya Oomoto, Takuya Kokawa, Takehiro Nomura, Sadahiro Kato, Tat-sing Pawl Chow, Solid-State Electronics 54, (2010), pp.660-664.
　本発明は、上記課題に鑑みてなされたものであり、低オン抵抗でかつノーマリーオフ動作型の半導体素子、および当該半導体素子を複雑な工程を経ることなく作製する方法を提供することを目的とする。
　上記課題を解決するため、本発明の第１の態様では、半導体素子用のエピタキシャル基板が、下地基板と、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、を備え、前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、前記障壁層の厚みが３ｎｍ以下であり、かつ、前記障壁層の上に、窒化珪素からなり、３ｎｍ以下の厚みを有する低結晶性絶縁層、をさらに備えるようにした。
Figure JPOXMLDOC01-appb-M000009
Figure JPOXMLDOC01-appb-M000010
Figure JPOXMLDOC01-appb-M000011
Figure JPOXMLDOC01-appb-M000012
　本発明の第２の態様では、第１の態様に係る半導体素子用エピタキシャル基板において、前記障壁層と低結晶性絶縁層の間に、絶縁性のIII族窒化物からなり、２．５ｎｍ以下の厚みを有する副絶縁層、をさらに備えるようにした。
　本発明の第３の態様では、第２の態様に係る半導体素子用エピタキシャル基板において、前記副絶縁層がＡｌＮからなるようにした。
　本発明の第４の態様では、第１ないし第３のいずれかの態様に係る半導体素子用エピタキシャル基板において、前記チャネル層と前記障壁層との間に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層さらに備え、前記スペーサ層と前記障壁層との厚みの総和が５ｎｍ以下であるようにした。
　本発明の第５の態様では、第４の態様に係る半導体素子用エピタキシャル基板において、前記スペーサ層がＡｌＮからなるようにした。
　本発明の第６の態様では、半導体素子において、第１ないし第５のいずれかの態様に係る半導体素子用エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合してなるとともに、ゲート電極をショットキー接合してなるようにした。
　本発明の第７の態様では、半導体素子用エピタキシャル基板の作製方法が、下地基板の上に、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、前記障壁層の上に、窒化珪素からなる主絶縁層を形成する主絶縁層形成工程と、を備え、前記チャネル層形成工程においては、前記第１のIII族窒化物の組成をｘ１＝０、０≦ｙ１≦０．３で定まる範囲内から選択し、前記障壁層形成工程においては、前記第２のIII族窒化物の組成を、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択し、かつ、前記障壁層を３ｎｍ以下の厚みに形成し、前記主絶縁層形成工程においては、前記主絶縁層を７５０℃以上８５０℃以下の形成温度にて、３ｎｍ以下の厚みに形成するようにした。
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
Figure JPOXMLDOC01-appb-M000015
Figure JPOXMLDOC01-appb-M000016
　本発明の第８の態様では、第７の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記障壁層の上に、絶縁性のIII族窒化物からなる副絶縁層を、２．５ｎｍ以下の厚みに形成する副絶縁層形成工程、をさらに備え、前記副絶縁層の上に前記主絶縁層を形成するようにした。
　本発明の第９の態様では、第８の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記副絶縁層をＡｌＮにて形成するようにした。
　本発明の第１０の態様では、第７ないし第９のいずれかの態様に係る半導体素子用エピタキシャル基板の製造方法において、前記チャネル層の上に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、をさらに備え、前記スペーサ層の上に前記障壁層を形成するようにした。
　本発明の第１１の態様では、第１０の態様に係る半導体素子用エピタキシャル基板の作製方法において、前記スペーサ層をＡｌＮにて形成するようにした。
　本発明の第１２の態様では、第７ないし第１１のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法において、前記チャネル層を形成する温度Ｔ１（℃）を９５０℃≦Ｔ１≦１２５０℃なる範囲内で定め、前記障壁層を形成する温度Ｔ２（℃）を、前記第２のIII族窒化物におけるＩｎＮのモル分率ｘ２に応じて定まる、８００－６６７・ｘ２（℃）≦Ｔ２≦８６０－６６７・ｘ２（℃）かつ、６００℃≦Ｔ２≦８５０℃なる範囲内で定めるようにした。
　本発明の第１３の態様では、半導体素子の作製方法が、第７ないし第１２のいずれかの態様に係る半導体素子用エピタキシャル基板の作製方法によってエピタキシャル基板を作製する工程と、前記エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合する工程と、前記ソース電極および前記ドレイン電極が形成された前記エピタキシャル基板を熱処理する工程と、前記低結晶性絶縁層の上に、ゲート電極をショットキー接合する工程と、を備えるようにした。
　本発明の第１ないし第５、および第７ないし第１２の態様によれば、二次元電子濃度が高く、かつシート抵抗が低いエピタキシャル基板が実現される。また、係るエピタキシャル基板を用いて半導体素子を形成するようにすれば、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型の半導体素子を実現することができる。
　特に、第２、第３、第８、および第９の態様によれば、ゲートリーク電流がより低減されたノーマリーオフ動作型の半導体素子を実現することが可能となる。
　特に、第４、第５、第１０、および第１１の態様によれば、二次元電子ガスの移動度が高いノーマリーオフ動作型の半導体素子を実現することが可能となる。
　特に、第１２の態様によれば、障壁層形成温度を障壁層の目標組成に応じて定めることで、係る目標組成の障壁層を確実に形成することができる。
　また、第６および第１３の態様によれば、二次元電子濃度が高く、かつシート抵抗が低いエピタキシャル基板を用いて半導体素子を作製することができるので、リセスゲート構造の形成という煩雑な工程を経ることもなく、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型の半導体素子を実現することができる。
本発明の実施の形態に係る半導体素子の一態様であるＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。 チャネル層がＧａＮからなるときの障壁層５の組成範囲を示した三元状態図である。 チャネル層がＡｌ0.1Ｇａ0.9Ｎからなるときの障壁層５の組成範囲を示した三元状態図である。 チャネル層がＡｌ0.2Ｇａ0.8Ｎからなるときの障壁層５の組成範囲を示した三元状態図である。 チャネル層がＡｌ0.3Ｇａ0.7Ｎからなるときの障壁層５の組成範囲を示した三元状態図である。 障壁層形成温度Ｔ２の温度範囲の定め方について説明するための図である。
　　＜ＨＥＭＴ素子の構成＞
　図１は、本発明の実施の形態に係る半導体素子の一態様であるＨＥＭＴ素子２０の構成を概略的に示す断面模式図である。ＨＥＭＴ素子２０は、概略、エピタキシャル基板１０の上に、ソース電極７、ドレイン電極８、およびゲート電極９を設けた構成を有する。具体的には、エピタキシャル基板１０は、下地基板１と、バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５とが、（０００１）結晶面が基板面に対し略平行となるように積層形成された構成を有する。さらに、障壁層５の上には絶縁層６が形成されてなる。そして、ＨＥＭＴ素子２０においては、このエピタキシャル基板１０の絶縁層６の上に、ソース電極７、ドレイン電極８、およびゲート電極９が形成されてなる。なお、図１における各層の厚みの比率は、実際のものを反映したものではない。バッファ層２と、チャネル層３と、スペーサ層４と、障壁層５と、絶縁層６とはいずれも、ＭＯＣＶＤ法（有機金属化学的気相成長法）を用いてエピタキシャル形成される（詳細は後述）のが好適な一例である。
　以降においては、各層の形成にＭＯＣＶＤ法を用いる場合を対象に説明を行うが、良好な結晶性を有するように各層を形成できる手法であれば、他のエピタキシャル成長手法、例えば、ＭＢＥ、ＨＶＰＥ、ＬＰＥなど、種々の気相成長法や液相成長法の中から適宜選択した手法を用いてもよいし、異なる成長法を組み合わせて用いる態様であってもよい。
　下地基板１は、その上に結晶性の良好な窒化物半導体層を形成できるものであれば、特段の制限なく用いることができる。単結晶６Ｈ－ＳｉＣ基板を用いるのが好適な一例であるが、サファイア、Ｓｉ、ＧａＡｓ、スピネル、ＭｇＯ、ＺｎＯ、フェライトなどからなる基板を用いる態様であってもよい。
　また、バッファ層２は、その上に形成されるチャネル層３、スペーサ層４、障壁層５、および絶縁層６の結晶品質を良好なものとするべく、ＡｌＮにて数百ｎｍ程度の厚みに形成される層である。例えば、２００ｎｍの厚みに形成するのが好適な一例である。
　チャネル層３は、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成のIII族窒化物にて、数μｍ程度の厚みに形成される層である。本実施の形態においては、チャネル層３は、ｘ１＝０、０≦ｙ１≦０．３なる組成範囲をみたすように形成される。０．３＜ｙ１≦１とした場合には、チャネル層３自身の結晶性の劣化が顕著となり、電気特性が良好なエピタキシャル基板１０さらにはＨＥＭＴ素子２０を得ることが困難となる。
　一方、障壁層５は、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ただし、ｘ２＋ｙ２＋ｚ２＝１）なる組成のIII族窒化物にて、３ｎｍ以下の厚みに形成される層である。ただし、障壁層５の組成は、後述するように、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図における所定の組成範囲内から選択される。
　さらに、チャネル層３と障壁層５の間にはスペーサ層４が設けられる。スペーサ層４は、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成を有し、少なくともＡｌを含み（ｙ３＞０をみたす）、かつ、障壁層５のバンドギャップ以上のバンドギャップを有するIII族窒化物にて、０．５ｎｍ～１．５ｎｍの範囲の厚みで形成される層である。好ましくは、スペーサ層４はｘ３＝０かつ０≦ｚ３≦０．０５であるように形成される。係る場合、合金散乱効果が抑制され、二次元電子ガスの濃度および移動度が向上する。より好ましくは、スペーサ層４はＡｌＮにて形成される。
　このような層構成を有することで、エピタキシャル基板１０においては、チャネル層３とスペーサ層４の界面に（より詳細には、チャネル層３の当該界面近傍に）二次元電子ガスが高濃度に存在する二次元電子ガス領域３ｅが形成される。
　ただし、エピタキシャル基板１０においてスペーサ層４を備えるのは必須の態様ではなく、チャネル層３の上に直接に障壁層５を形成する態様であってもよい。係る場合、チャネル層３と障壁層５の界面に二次元電子ガス領域３ｅが形成される。
　なお、二次元電子ガス領域３ｅにおいて好適に二次元電子ガスを生成させるために、チャネル層３とその直上のスペーサ層４もしくは障壁層５との界面は、平均粗さが０．１ｎｍ～３ｎｍの範囲にあるように形成される。かつ、スペーサ層４もしくは障壁層５の表面は、二乗平均粗さは、０．１ｎｍ～３ｎｍの範囲にあるように形成される。なお、係る範囲を超えて平坦な界面が形成される態様であってもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。また、好ましくは、上述の平均粗さが０．１ｎｍ～１ｎｍの範囲にあり、二乗平均粗さが０．１ｎｍ～１ｎｍの範囲にあるように形成される。係る場合、二次元電子ガスの閉じこめ効果がさらに高められ、より高濃度の二次元電子ガスが生成する。
　絶縁層６は、エピタキシャル基板１０ならびにＨＥＭＴ素子２０における特性の向上を目的として設けられる層である。絶縁層６は、エピタキシャル基板１０の最上層となる主絶縁層６ａと、障壁層５と主絶縁層６ａとの間に介在する副絶縁層６ｂとから構成される。
　主絶縁層６ａは、窒化珪素（ＳｉＮなど）にて３ｎｍ以下の厚みに形成されてなる層である。主絶縁層６ａは、一般的な絶縁層に比して結晶性の低い層として形成されてなる。これは、例えば、主絶縁層６ａの形成温度（ＭＯＣＶＤ法の場合であれば、上述したＭＯＣＶＤ炉のサセプタ温度がこれに相当する）を、窒化珪素層を絶縁層として設ける場合の一般的な形成温度（１０００℃～１２００℃程度）に比べて低い、７５０℃～８５０℃に設定することで実現される。係る態様にて形成される主絶縁層６ａを、低結晶性絶縁層とも称する。係る低結晶性絶縁層にて主絶縁層６ａを形成することは、ＨＥＭＴ素子２０におけるコンタクト抵抗の抑制に効果がある。その詳細については後述する。
　一方、副絶縁層６ｂは、絶縁性のIII族窒化物にて２．５ｎｍ以下の厚みに形成される層である。副絶縁層６ｂは、障壁層５の上に、（０００１）結晶面が基板面に対し略平行となるように積層形成されてなる。好ましくは、副絶縁層６ｂは、ＡｌＮにて２ｎｍ以下の厚みに形成される。ただし、エピタキシャル基板１０において副絶縁層６ｂを備えるのは必須の態様ではなく、障壁層５の上に絶縁層６として主絶縁層６ａのみを形成する態様であってもよい。
　ソース電極７とドレイン電極８とは、それぞれの金属層が十数ｎｍ～百数十ｎｍ程度の厚みを有する多層金属電極であり、絶縁層６との間にオーミック性接触を有してなる。ソース電極７およびドレイン電極８に用いる金属は、エピタキシャル基板１０に対し（絶縁層６に対し）良好なオーミック性接触が得られる金属材料にて形成されればよい。Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなる多層金属電極をソース電極７およびドレイン電極８として形成するのが好適であるが、これに限定されるものでなく、例えばＴｉ／Ａｌ／Ｐｔ／ＡｕあるいはＴｉ／Ａｌなどからなる多層金属電極を形成する態様であってもよい。ソース電極７およびドレイン電極８の形成は、フォトリソグラフィープロセスと真空蒸着法とにより行うことができる。
　一方、ゲート電極９は、一または複数の金属層が十数ｎｍ～百数十ｎｍ程度の厚みを有するように形成されてなる単層または多層の金属電極であり、絶縁層６を介して障壁層５との間にショットキー性接触を有してなる。ゲート電極９は、Ｐｄ、Ｐｔ、Ｎｉ、Ａｕなどの仕事関数が高い金属を形成材料として形成されるのが好適である。あるいは、上述の各金属同士の、あるいは各金属とＡｌなどとの多層金属膜として形成される態様であってもよい。ゲート電極９の形成は、フォトリソグラフィープロセスと真空蒸着法とにより行うことができる。
　ゲート電極９と障壁層５との間に絶縁層６が介在してなることから、ＨＥＭＴ素子２０は、ＭＩＳ型ゲート構造を有するものであるといえる。
　　＜チャネル層と障壁層の組成とデバイス特性との関係＞
　本実施の形態においては、障壁層５の組成を、特許文献１に示されているように、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図において次に示す各式で表される４つの直線にて囲まれる範囲内から選択する。これにより、エピタキシャル基板１０の二次元電子ガス領域３ｅにおける二次元電子ガス濃度が２×１０13／ｃｍ2以上となり、かつＨＥＭＴ素子２０における閾値電圧が０Ｖより大きくなる。すなわち、当該組成範囲をみたすことで、高い二次元電子ガス濃度を保ち、かつノーマリーオフ動作可能なＨＥＭＴ素子２０が実現される。
Figure JPOXMLDOC01-appb-M000017
Figure JPOXMLDOC01-appb-M000018
Figure JPOXMLDOC01-appb-M000019
Figure JPOXMLDOC01-appb-M000020
　式（１）、（２）は、チャネル層３の組成（具体的にはｘ１＝０としたときのｙ１の値）を変数として含んでいるが、これは、２×１０13／ｃｍ2以上という高い二次元電子ガス濃度と０Ｖより大きい閾値電圧とが両立する障壁層５の組成が、チャネル層３の組成に応じて定まることを意味している。
　図２、図３、図４、および図５は、式（１）～式（４）が表す障壁層５の組成範囲を、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図上に示したものである。各図に対応するチャネル層３の組成は以下の通りである。
　　図２：ＧａＮ（ｘ１＝ｙ１＝０、ｚ＝１）；
　　図３：Ａｌ0.1Ｇａ0.9Ｎ（ｘ１＝０、ｙ１＝０．１、ｚ１＝０．９）；
　　図４：Ａｌ0.2Ｇａ0.8Ｎ（ｘ１＝０、ｙ１＝０．２、ｚ１＝０．８）；
　　図５：Ａｌ0.3Ｇａ0.7Ｎ（ｘ１＝０、ｙ１＝０．３、ｚ１＝０．７）。
　なお、チャネル層３と障壁層５の組成範囲が上述のように定められることは、チャネル層３および障壁層５が、不純物を含有することを除外するものではない。例えば、チャネル層３および障壁層５は、０．０００５ａｔ％（１×１０17／ｃｍ3）以上０．０５ａｔ％（１×１０19／ｃｍ3）以下という濃度範囲で酸素原子を含んでいてもよいし、０．００１０ａｔ％（２×１０17／ｃｍ3）以上０．０５ａｔ％（１×１０19／ｃｍ3）以下という濃度範囲で炭素原子を含んでいてもよい。なお、酸素原子および炭素原子の濃度は、上述した範囲におけるそれぞれの下限値よりも小さくてもよいが、コスト面や製造歩留まりなどを考えると現実的ではない。一方、酸素原子および炭素原子の濃度が、上述した範囲におけるそれぞれの上限値よりも大きくなることは、デバイス特性の劣化を招く程度にまでそれぞれの層の結晶性が劣化することになり好ましくない。
　　＜スペーサ層＞
　スペーサ層４は、二次元電子ガス領域３ｅにおける二次元電子ガスの閉じ込め効果を高める目的で設けられる層である。スペーサ層４を備える場合、ＨＥＭＴ素子２０における二次元電子ガスの移動度が向上する。例えば、スペーサ層４を備えない場合のＨＥＭＴ素子２０の移動度は概ね３００～４００ｃｍ2／Ｖｓ程度であるのに対し、スペーサ層４を備える場合のＨＥＭＴ素子２０の移動度は、おおよそ１０００～１４００ｃｍ2／Ｖｓ程度となる。
　ただし、０．５ｎｍよりも小さい厚みでスペーサ層４を形成しようとする場合、層の形成が不十分となって二次元電子ガスの閉じ込め効果が十分に得られない。一方、１．５ｎｍよりも大きい厚みでスペーサ層４を形成する場合には、内部応力に伴いスペーサ層４自体の膜質が劣化するため、十分な移動度の向上が見込めない。
　なお、チャネル層３が上述したような濃度範囲で酸素原子あるいは窒素原子を含む場合には、スペーサ層４も同様の濃度範囲でこれらを含み得る。
　　＜エピタキシャル基板およびＨＥＭＴ素子の作製方法＞
　次に、上述のような構成を有するエピタキシャル基板１０およびＨＥＭＴ素子２０を作製する方法を説明する。
　なお、以下においては、１つの下地基板１から、多数個のＨＥＭＴ素子２０を同時に作製する場合（多数個取りする場合）を対象に説明する。
　エピタキシャル基板１０の作製は、公知のＭＯＣＶＤ炉を用いて行うことができる。具体的には、Ｉｎ、Ａｌ、Ｇａについての有機金属（ＭＯ）原料ガス（ＴＭＩ、ＴＭＡ、ＴＭＧ）と、Ｓｉについての原料ガスであるシランガスと、アンモニアガスと、水素ガスと、窒素ガスとをリアクタ内に供給可能に構成されてなるＭＯＣＶＤ炉を用いる。
　まず、例えば（０００１）面方位の２インチ径の６Ｈ－ＳｉＣ基板などを下地基板１として用意し、該下地基板１を、ＭＯＣＶＤ炉のリアクタ内に設けられたサセプタの上に設置する。リアクタ内を真空ガス置換した後、リアクタ内圧力を５ｋＰａ～５０ｋＰａの間の所定の値（例えば３０ｋＰａ）に保ちつつ、水素／窒素混合フロー状態の雰囲気を形成した上で、サセプタ加熱によって基板を昇温する。
　サセプタ温度がバッファ層形成温度である９５０℃～１２５０℃の間の所定温度（例えば１０５０℃）に達すると、Ａｌ原料ガスとＮＨ3ガスをリアクタ内に導入し、バッファ層２としてのＡｌＮ層を形成する。
　ＡｌＮ層が形成されると、サセプタ温度を所定のチャネル層形成温度Ｔ１（℃）に保ち、チャネル層３の組成に応じた有機金属原料ガスとアンモニアガスをリアクタ内に導入し、チャネル層３としてのＩｎx1Ａｌy1Ｇａz1Ｎ層（ただし、ｘ１＝０、０≦ｙ１≦０．３）を形成する。ここで、チャネル層形成温度Ｔ１は、９５０℃≦Ｔ１≦１２５０℃なる温度範囲から、チャネル層３のＡｌＮモル分率ｙ１の値に応じて定められる値である。なお、チャネル層３形成時のリアクタ圧力には特に限定はなく、１０ｋＰａから大気圧（１００ｋＰａ）の範囲から適宜選ぶことができる。
　Ｉｎx1Ａｌy1Ｇａz1Ｎ層が形成されると、次いで、サセプタ温度を保ったまま、リアクタ内を窒素ガス雰囲気に保ち、リアクタ圧力を１０ｋＰａとした後、有機金属原料ガスとアンモニアガスとをリアクタ内に導入して、スペーサ層４としてのＩｎx3Ａｌy3Ｇａz3Ｎ層を所定の厚みに形成する。
　なお、後述するように、障壁層５はサセプタ温度を８００℃以下として形成されるので、スペーサ層４の形成後に、サセプタ温度を下げる必要が生じる。スペーサ層４を設けない場合、係る降温時にチャネル層３の表面が露出したままとなるため、雰囲気ガスにより該表面がエッチングされ得る。これに対して、スペーサ層４をチャネル層形成温度Ｔ１と略同一の温度にて形成する場合には、スペーサ層４の形成後にサセプタ温度を下げることになるので、スペーサ層４がチャネル層３表面の保護層として作用することになる。このことも、二次元電子ガスの移動度の向上に資するものと考えられる。
　Ｉｎx3Ａｌy3Ｇａz3Ｎ層が形成されると、次いで、サセプタ温度を所定の障壁層形成温度Ｔ２（℃）に保ち、リアクタ内に窒素ガス雰囲気を形成する。その際、リアクタ内圧力は１ｋＰａ～３０ｋＰａの間の所定の値（例えば１０ｋＰａ）に保たれるようにする。なお、リアクタ内圧力は１ｋＰａ～２０ｋＰａの間の所定の値とした場合には、オーミックコンタクト抵抗が低く、ゲートリーク電流の少ない（ショットキーコンタクト特性が良好な）ＨＥＭＴ素子２０が実現される。これは、リアクタ圧力を低くすることにより、障壁層５の表面平坦性が高まることに由来する効果である。
　続いて、アンモニアガスと、障壁層５の組成に応じた流量比の有機金属原料ガスとを、いわゆるＶ／III比が３０００以上２００００以下の間の所定の値となるようにリアクタ内に導入し、障壁層５としてのＩｎx2Ａｌy2Ｇａz2Ｎ層を所定の厚みに形成する。Ｉｎx2Ａｌy2Ｇａz2Ｎ層は、（１）式～（４）式を満たす組成を有するように形成される。なお、障壁層５の好ましい成長レートの範囲は０．０１～０．１μｍ／ｈである。
　なお、Ｖ／III比を３０００以上７５００以下の範囲の所定の値とした場合、チャネル層３と障壁層５との界面が、平均粗さが０．１ｎｍ～１ｎｍの範囲にあり、障壁層５の表面の５μｍ×５μｍ視野における二乗平均粗さが０．１ｎｍ～１ｎｍの範囲にあるように形成される。
　ここで、障壁層形成温度Ｔ２は、６５０℃以上８００℃以下の範囲であって、障壁層５のＩｎＮモル分率ｘ２に応じて定まる、８００－６６７・ｘ２（℃）≦Ｔ２≦８６０－６６７・ｘ２（℃）なる温度範囲の中から定められる。
　図６は、障壁層形成温度Ｔ２が上述のような温度範囲から定められることを説明するための図である。すなわち、図６は、全ての有機金属原料ガスの流量に対するＩｎ原料ガスの流量の比（以下、Ｉｎ流量比）を０．５以上０．８以下の範囲で種々に違えるとともに、障壁層５を形成する際のサセプタ温度（障壁層形成温度Ｔ２に相当）を種々に違えた場合の、障壁層５中のＩｎＮモル分率ｘ２を、サセプタ温度に対してプロットした図である。なお、Ｖ／III比は５０００としている。
　図６からは、Ｉｎ流量比によらず、データ点が、概ね同一直線上に位置していることがわかる。これは障壁層形成温度Ｔ２とＩｎＮモル分率ｘ２との間に一次関数の関係が実質的に成り立つことを意味している。Ｉｎ流量比に対する依存性がないということから、係る関数関係に従えば、障壁層のＩｎＮモル分率を障壁層形成温度Ｔ２（サセプタ温度）で制御可能であると結論づけられる。すなわち、ねらいの組成通りの組成を有する障壁層５を形成することができる。
　具体的には、図６におけるデータ点の配置状態から、
　　Ｔ２＝８３０－６６７・ｘ２
という式で表される回帰直線が導き出される。従って、原理的には、所望するＩｎＮモル分率ｘ２を定めれば、同式から障壁層形成温度Ｔ２を定めることができる。ＭＯＣＶＤ炉や加熱に用いるヒーター部材の固体間格差によって生じるばらつきを考慮したとしても、同式に対して±３０℃の範囲内で好適な温度を選択するようにすることで、所望するＩｎＮモル分率ｘ２を有する障壁層５を確実に形成することができる。すなわち、８００－６６７・ｘ２（℃）≦Ｔ２≦８６０－６６７・ｘ２（℃）なる関係を満たすようにすることにより、障壁層５を、広い組成範囲で、例えば上述の（１）式～（４）式で定まる組成範囲で、制御性良く形成することができる。
　また、本実施の形態においては、障壁層５の作製に際して、有機金属原料のバブリング用ガス、キャリアガスに、全て窒素ガスを用いるものとする。すなわち、原料ガス以外の雰囲気ガスが窒素ガスのみであるようにする。これにより、水素終端ダングリングボンドを窒素終端とすることができ、障壁層５の電子構造を理想的な状態で維持することができるので、二次元電子ガス領域３ｅにおける、高濃度での二次元電子ガスの生成が実現される。なお、障壁層５の作製に際し、雰囲気に水素ガスを意図的に混入させることは、二次元電子ガス濃度の低下を生じさせるために好ましくない。
　Ｉｎx2Ａｌy2Ｇａz2Ｎ層が形成されると、続いて、サセプタ温度を所定の副絶縁層形成温度としたうえで、Ａｌ原料ガスとＮＨ3ガスをリアクタ内に導入し、副絶縁層６ｂとしてのＡｌＮ層を所定の厚みに形成する。
　ＡｌＮ層が形成されると、続いて、サセプタ温度を７５０℃以上８５０℃以下（例えば８００℃）の主絶縁層形成温度としたうえで、シランガスとＮＨ3ガスをリアクタ内に導入し、主絶縁層６ａとしての窒化珪素層を所定の厚みに形成する。
　ここで、主絶縁層形成温度は、上述したように、窒化珪素層を絶縁層として設ける場合の一般的な形成温度に比べて低く設定されてなる。８５０℃を上回る温度にて主絶縁層６ａを形成するのは、ＨＥＭＴ素子２０のコンタクト抵抗が増大するため好ましくない。一方、主絶縁層形成温度を、７５０℃を下回るように設定するのは、ＭＯＣＶＤ法による主絶縁層６ａの形成自体が困難となるため好ましくない。
　主絶縁層６ａが形成されれば、エピタキシャル基板１０が作製されたことになる。エピタキシャル基板１０が得られると、これを用いてＨＥＭＴ素子２０を作製する。なお、以降の各工程は、公知の手法で実現されるものである。
　まず、フォトリソグラフィープロセスとＲＩＥ法を用いて個々の素子の境界となる部位を深さ４００ｎｍ程度までエッチング除去する素子分離工程を行う。係る素子分離工程は、１つのエピタキシャル基板１０から多数個のＨＥＭＴ素子２０を得るために必要な工程であって、本発明にとって本質的に必要な工程ではない。
　素子分離工程を行った後、エピタキシャル基板１０の上にＳｉＯ2膜を所定の厚み（例えば１０ｎｍ）に形成し、続いてフォトリソグラフィープロセスによりソース電極７およびドレイン電極８の形成予定箇所のＳｉＯ2膜のみをエッチング除去してＳｉＯ2パターン層を形成する。
　ＳｉＯ2パターン層を形成した後、真空蒸着法とフォトリソグラフィープロセスとにより、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなるソース電極７とドレイン電極８とをそれぞれの形成予定箇所に形成する。次いで、６５０℃～１０００℃の間の所定温度（例えば８００℃）の窒素ガス雰囲気中において数十秒間（例えば３０秒間）の熱処理を施す。係る熱処理によって、電極を構成する金属元素が合金化するとともに、主絶縁層６ａを拡散透過する。これにより、ソース電極７およびドレイン電極８と障壁層５との間のオーミック性が好適に確保される。
　係る熱処理の後、フォトリソグラフィープロセスにより、ＳｉＯ2パターン層から、ゲート電極９の形成予定箇所のＳｉＯ2膜を除去したうえで、真空蒸着法とフォトリソグラフィープロセスとにより、該形成予定箇所に、Ｎｉ／Ａｕからなるゲート電極９を形成する。ゲート電極９は、ショットキー性金属パターンとして形成される。
　続いて、フォトリソグラフィープロセスにより、残ったＳｉＯ2パターン層を除去される。その後、ダイシングにより所定のサイズにチップ化することで、多数個のＨＥＭＴ素子２０が得られる。得られたＨＥＭＴ素子２０に対しては、適宜にダイボンディングやワイヤボンディングが施される。
　なお、チップ化に先立って、ゲート電極９とエピタキシャル基板１０との接合部分の機械的強度を向上させる（ゲート電極９の剥離を防止する）目的で、得られたＨＥＭＴ素子２０の熱処理を行うようにしてもよい。５００℃～９００℃の間の所定温度の窒素ガス雰囲気中にて数十秒間保持するのが、該熱処理の好適な一例である。
　　＜エピタキシャル基板およびＨＥＭＴ素子の特徴＞
　次に、上述のような構成を有するエピタキシャル基板１０およびＨＥＭＴ素子２０の特徴について説明する。
　まず、本実施の形態に係るエピタキシャル基板１０は、チャネル層３および障壁層５の組成が上述のような組成範囲内から定められることで、表面準位の影響を受けにくく、かつ、ピエゾ効果よりも自発分極効果の寄与が大きい構造となっている。また、チャネル層３をＧａＮにて形成し、障壁層をＡｌＧａＮにて形成した構造（ＡｌＧａＮ／ＧａＮ構造）と比べると、障壁層を薄層化したとしても、高い二次元電子ガス濃度が維持され、シート抵抗が低く保たれることが、本発明の発明者によって確認されている。
　加えて、エピタキシャル基板１０においては、主絶縁層６ａを上述した態様にて形成してなることで、表面準位が制御され、結果として、高い二次元電子ガス濃度が維持されるとともに、シート抵抗のさらなる低減という効果を奏する。例えば、エピタキシャル基板１０においては、主絶縁層６ａを備えない場合に比して、シート抵抗がおおよそ１／２程度にまで低減されてなる。
　一般に、二次元電子ガス濃度が高く、かつ低抵抗の基板は、ノーマリーオフ動作型のＨＥＭＴ素子には適さないとされている。しかしながら、本実施の形態に係るエピタキシャル基板１０の場合、障壁層５及び主絶縁層６ａの厚みがともに３ｎｍ以下であるにも関わらず、高い二次元電子ガス濃度と低いシート抵抗とが維持されてなる。それゆえ、該エピタキシャル基板１０を用いて作製したＨＥＭＴ素子２０においては、ゲート電極９の部分のビルトインポテンシャルのみでノーマリーオフ状態が実現されてなる。なお、係るノーマリーオフ状態の実現には、Ｉｎx2Ａｌy2Ｇａz2Ｎなる組成のIII族窒化物からなる十分に薄い障壁層５に窒化珪素からなる主絶縁層６ａを接合することで、障壁層５の伝導バンド端がその全膜厚範囲にわたって高エネルギー側に押し上げられるということも寄与している。
　なお、主絶縁層６ａの厚みを大きくするほど、閾値電圧は低下する傾向がある。３ｎｍよりも大きくすると、閾値電圧は負となるため、ノーマリーオフ動作が実現されない。
　また、上述したように、本実施の形態では、主絶縁層６ａが、低結晶性の層として形成される。このことは、ソース電極７およびドレイン電極８のパターンを形成した後に行う熱処理に際して、主絶縁層６ａにおける両電極の構成金属元素の拡散透過を、好適に誘発させる効果がある。これにより、ＨＥＭＴ素子２０においては、ソース電極７およびドレイン電極８を主絶縁層６ａの上に形成しているにもかかわらず、両電極のオーミック性が充分に確保され、結果として、コンタクト抵抗が抑制される。例えば、主絶縁層６ａの形成温度を９００℃以上としたエピタキシャル基板のコンタクト抵抗は、主絶縁層６ａの形成温度を７５０℃～８５０℃の範囲内の値とした本実施の形態に係るエピタキシャル基板１０のコンタクト抵抗よりも２オーダー高くなる。
　主絶縁層６ａに加えて副絶縁層６ｂを設けることは、ＨＥＭＴ素子２０においてゲートリーク電流を低下させる効果がある。ただし、３ｎｍ以上の厚みに形成することは、閾値電圧が負になってノーマリーオフ動作が実現できなくなり、また、コンタクト抵抗が増大するため、好ましくない。
　また、本実施の形態に係るＨＥＭＴ素子２０は、ＭＩＳ型ゲート構造を有するため、ゲート正電圧の上限がショットキーバリア高さによって制限されるショットキー型のＨＥＭＴ素子に比べて、ゲート電圧範囲の上限を大きくとることができる。すなわち、ショットキー型のＨＥＭＴ素子に比べて、ゲート電圧範囲を拡大することができる。その結果として、ドレイン電流を増大させることができるようになる。加えて、ゲート接合が実質的にＭＩＳ接合であるので、ゲート正バイアス、負バイアスともに、リーク電流が少なくなる。
　別の見方をすれば、本実施の形態においては、リセスゲート構造の形成という煩雑な工程を経ることなく、特性の優れたノーマリーオフ動作型のＨＥＭＴ素子が実現されているともいえる。なお、このことは、ソース電極７およびドレイン電極８をリセス構造とすることを妨げるものではない。
　さらには、窒化珪素からなる主絶縁層６ａが直下の層（副絶縁層６ｂまたは障壁層５）から連続的に形成されることから、ドレイン電流コラプスの低減なども期待される。
　以上、説明したように、本実施の形態によれば、障壁層を上述の組成範囲をみたすとともに３ｎｍ以下の厚みに形成し、かつ、窒化珪素からなる（主）絶縁層を７５０℃～８５０℃の形成温度にて３ｎｍ以下の厚みに形成することで、二次元電子濃度が高く、かつシート抵抗が低いエピタキシャル基板が実現される。
　また、係るエピタキシャル基板を用いることで、リセスゲート構造の形成という煩雑な工程を経ることもなく、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型ＨＥＭＴ素子を実現することができる。
　（実施例１）
　本実施例においては、上述の実施の形態に係るエピタキシャル基板１０として、チャネル層３と障壁層５の組成を固定し、障壁層５の厚み、主絶縁層６ａの厚みおよび形成温度（サセプタ温度）、副絶縁層６ｂの厚みという４つの作製条件の組み合わせがそれぞれに異なる、３６種類のエピタキシャル基板１０を作製した。そして、得られた各種類のエピタキシャル基板１０について、シート抵抗を測定した。さらにそれぞれのエピタキシャル基板１０を用いてＨＥＭＴ素子２０を作製し、閾値電圧と、コンタクト抵抗と、ゲートリーク電流を評価した。チャネル層３をＧａＮにて形成し、障壁層５をＩｎ0.23Ａｌ0.77Ｎにて形成した試料（試料番号ａ－１～ａ－１８）についての、それぞれに固有の形成条件と、測定結果とを、表１に一覧にして示す。また、チャネル層３をＡｌ0.2Ｇａ0.8Ｎにて形成し、障壁層５をＩｎ0.154Ａｌ0.646Ｇａ0.2Ｎにて形成した試料（試料番号ｂ－１～ｂ－１８）についての、それぞれに固有の形成条件と、測定結果とを、表２に一覧にして示す。
　はじめに、エピタキシャル基板１０を作製した。その際、障壁層５の形成までは、上述した条件を除き、全てのエピタキシャル基板１０について同一の条件で行った。
　具体的には、まず、下地基板１として（０００１）面方位の２インチ径の６Ｈ－ＳｉＣ基板を複数枚用意した。厚みは３００μｍであった。それぞれの基板について、ＭＯＣＶＤ炉リアクタ内に設置し、真空ガス置換した後、リアクタ内圧力を３０ｋＰａとし、水素／窒素混合フロー状態の雰囲気を形成した。次いで、サセプタ加熱によって下地基板１を昇温した。
　サセプタ温度が１０５０℃に達すると、ＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、バッファ層として厚さ２００ｎｍのＡｌＮ層を形成した。
　続いて、サセプタ温度を所定の温度とし、有機金属原料ガスとしてのＴＭＧバブリングガスとアンモニアガスとを所定の流量比でリアクタ内に導入し、チャネル層３としてのＧａＮ層またはＡｌ0.2Ｇａ0.8Ｎ層を２μｍの厚みに形成した。
　チャネル層３が得られると、リアクタ圧力を１０ｋＰａとし、次いでＴＭＡバブリングガスとアンモニアガスをリアクタ内に導入し、スペーサ層４として厚さ１ｎｍのＡｌＮ層を形成した。
　スペーサ層４を形成した後、続いて、障壁層５を形成した。なお、サセプタ温度は障壁層の組成に応じて設定した。また、障壁層５の厚みは、２ｎｍ、２．５ｎｍ、３ｎｍ、４ｎｍの４水準とした。
　障壁層５の形成後、一部の試料についてのみ、副絶縁層６ｂとしてのＡｌＮ層を形成した。副絶縁層６ｂの厚みは、０ｎｍ（副絶縁層６ｂを設けない場合に相当）、１ｎｍ、２ｍｎ、２．５ｎｍ、３ｎｍの５水準とした。なお、サセプタ温度はいずれも１０５０℃とした。
　続いて、一部の試料を除き、主絶縁層６ａとしての窒化珪素層を形成した。主絶縁層６ａの厚みは、０ｎｍ（主絶縁層６ａを設けない場合に相当）、１．５ｎｍ、２ｍｎ、２．５ｎｍ、３ｎｍ、４ｎｍの６水準とし、サセプタ温度は、７５０℃、８００℃、８５０℃、９００℃、１０００℃の５水準とした。
　形成を予定した全ての層を形成した後、サセプタ温度を室温付近まで降温し、リアクタ内を大気圧に復帰させた後、作製されたエピタキシャル基板１０を取り出した。以上の手順により、それぞれのエピタキシャル基板１０が得られた。
　得られたエピタキシャル基板１０について、四端子法によりシート抵抗を測定した。得られた結果を、表１および表２に示す。
　続いて、主絶縁層６ａの上面のソース電極７およびドレイン電極８の形成対象箇所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（それぞれの膜厚は２５／７５／１５／１００ｎｍ）からなる電極パターンを形成した。その後、窒素中で８００℃、３０秒間の熱処理を行った。
　続いて、主絶縁層６ａの上面のゲート電極９の形成対象個所に、フォトリソグラフィープロセスと真空蒸着法とを用いて、Ｎｉ／Ａｕ（膜厚６ｎｍ／１２ｎｍ）からなるゲート電極９のパターンを形成した。なお、ゲート電極９は、主絶縁層６ａとの接合部が１ｍｍ×１ｍｍのサイズとなるように形成した。
　最後に、ダイシングによりチップ化することで、多数個のＨＥＭＴ素子２０を得た。
　得られたＨＥＭＴ素子２０について、ダイボンディングおよびワイヤボンディングを行ったうえで、ホール効果法により、閾値電圧、コンタクト抵抗、－１００Ｖ印加時のゲートリーク電流を測定した。得られた結果を、表１および表２に示す。
Figure JPOXMLDOC01-appb-T000021
Figure JPOXMLDOC01-appb-T000022
　表１および表２に示す結果によれば、主絶縁層６ａを設けた試料（ａ－２～ａ－１８、ｂ－２～ｂ－１８）のシート抵抗が、主絶縁層６ａを設けなかった試料（ａ－１、ｂ－１）のシート抵抗の１／２程度にまで低減されている。このことは、主絶縁層６ａを設けることが、エピタキシャル基板１０におけるシート抵抗の低減に効果的であることを示している。
　また、主絶縁層６ａを設けた試料では、主絶縁層６ａを設けなかった試料の１／１００００～１／１００００００程度にまで、ゲートリーク電流が低減されてなる。このことは、主絶縁層６ａを備えるエピタキシャル基板１０を用いてＨＥＭＴ素子２０を作製することが、ＨＥＭＴ素子２０におけるゲートリーク電流の低減に極めて有効であることを指し示している。
　一方、障壁層５の厚みおよび主絶縁層６ａの厚みとＨＥＭＴ素子２０の特性との関係をみると、それぞれの厚みが大きくなるほど閾値電圧が小さくなる傾向がある。３ｎｍ以下の厚みでは閾値電圧が正の値であったのに対し、４ｎｍの厚みの試料（ａ－７、ａ－１４、ｂ－７、ｂ－１４）のみ、閾値電圧が負となった。係る結果は、ノーマリーオフ動作型のＨＥＭＴ素子２０を実現するには、障壁層５の厚みおよび主絶縁層６ａの厚みをともに３ｎｍ以下とする必要があることを示している。なお、閾値電圧が正の範囲では、主絶縁層６ａの厚みが大きいほどゲートリーク電流が小さくなる傾向がある。
　また、主絶縁層６ａの形成温度とＨＥＭＴ素子２０の特性との関係をみると、形成温度を９００℃以上とした試料（ａ－１０、ａ－１１、ｂ－１０、ｂ－１１）において、コンタクト抵抗が、形成温度を８００℃以下とした他の試料の２オーダー程度高くなった。係る結果は、形成温度を低くすることによって主絶縁層６ａを一般的な絶縁層に比して結晶性の低い層として形成することが、コンタクト抵抗の低減に効果的であることを意味している。
　さらに、副絶縁層６ｂを設けた試料（ａ－１５～ａ－１８、ｂ－１５～ｂ－１８）についてみれば、障壁層５および主絶縁層６ａの作製条件が同じで副絶縁層６ｂを設けない試料（ａ－３、ａ－４、ｂ－３、ｂ－４）に比べ、ゲートリーク電流が小さくなっているが、副絶縁層６ｂの厚みが４ｎｍの試料（ａ－１８、ｂ－１８）では閾値電圧が負になるとともにコンタクト抵抗が増大した。係る結果は、厚みが３ｎｍ以下の副絶縁層６ｂを設けることが、ＨＥＭＴ素子２０のゲートリーク電流の低減に効果があることを意味している。ただし、副絶縁層６ｂの厚みが大きいほど閾値電圧が小さくなる傾向があるので、ノーマリーオフ動作を確実に実現するには、副絶縁層６ｂの厚みを２ｎｍ以下とする方が好ましいと判断される。
　（実施例２）
　本実施例においては、上述の実施の形態に係るエピタキシャル基板１０として、チャネル層３の組成を４水準に違え、障壁層５の組成を７水準に違えたほかは、実施例１と同様の条件にて、２８種類のエピタキシャル基板１０を作製した。そして、得られた各種類のエピタキシャル基板１０について、シート抵抗を測定した。さらにそれぞれのエピタキシャル基板１０を用いてＨＥＭＴ素子２０を作製し、閾値電圧と、コンタクト抵抗と、ゲートリーク電流を評価した。全ての試料（試料番号ｃ－１～ｃ－１８）について、障壁層５の厚みは２ｎｍとした。主絶縁層６ａについては、厚みは２ｎｍとし、形成温度（サセプタ温度）は８００℃とした。副絶縁層６ｂは形成しなかった。それぞれの試料に固有の形成条件と、それぞれの測定結果とを、表３に一覧にして示す。
　なお、図２ないし図５に示した、ＩｎＮ、ＡｌＮ、ＧａＮの３成分を頂点とする三元状態図に、それぞれの試料の障壁層５の組成を丸印にてプロットしている。すなわち、全ての試料のチャネル層３および障壁層５の組成は、式（１）ないし式（４）で表される４つの直線にて囲まれる範囲に含まれている。
Figure JPOXMLDOC01-appb-T000023
　表３に示した結果は、式（１）ないし式（４）で表される組成範囲内からチャネル層３および障壁層５の組成を選択してエピタキシャル基板を作製することで、シート抵抗の低いエピタキシャル基板が実現されること、および、該エピタキシャル基板を用いて上述の実施の形態のようにＨＥＭＴ素子を作製することで、ゲート閾値電圧が正の値でかつゲート電圧の上限が大きいという、低オン抵抗のノーマリーオフ動作型ＨＥＭＴ素子を実現することができることを示している。

Claims (13)

  1. 　半導体素子用のエピタキシャル基板であって、
    　下地基板と、
    　少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層と、
    　少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層と、
    を備え、
    　前記第１のIII族窒化物の組成がｘ１＝０、０≦ｙ１≦０．３で定まる範囲内にあるとともに、
    　前記第２のIII族窒化物の組成が、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内にあり、
    　前記障壁層の厚みが３ｎｍ以下であり、
    かつ、
    　前記障壁層の上に、窒化珪素からなり、３ｎｍ以下の厚みを有する低結晶性絶縁層、
    をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
    Figure JPOXMLDOC01-appb-M000001
    Figure JPOXMLDOC01-appb-M000002
    Figure JPOXMLDOC01-appb-M000003
    Figure JPOXMLDOC01-appb-M000004
  2. 　請求項１に記載の半導体素子用エピタキシャル基板であって、
    　前記障壁層と低結晶性絶縁層の間に、絶縁性のIII族窒化物からなり、２．５ｎｍ以下の厚みを有する副絶縁層、
    をさらに備えることを特徴とする半導体素子用エピタキシャル基板。
  3. 　請求項２に記載の半導体素子用エピタキシャル基板であって、
    　前記副絶縁層がＡｌＮからなることを特徴とする半導体素子用エピタキシャル基板。
  4. 　請求項１ないし請求項３のいずれかに記載の半導体素子用エピタキシャル基板であって、
    　前記チャネル層と前記障壁層との間に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層さらに備え、
    　前記スペーサ層と前記障壁層との厚みの総和が５ｎｍ以下である、
    ことを特徴とする半導体素子用エピタキシャル基板。
  5. 　請求項４に記載の半導体素子用エピタキシャル基板であって、
    　前記スペーサ層がＡｌＮからなることを特徴とする半導体素子用エピタキシャル基板。
  6. 　請求項１ないし請求項５のいずれかに記載の半導体素子用エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合してなるとともに、ゲート電極をショットキー接合してなることを特徴とする半導体素子。
  7. 　半導体素子用エピタキシャル基板の作製方法であって、
    　下地基板の上に、少なくともＡｌとＧａを含む、Ｉｎx1Ａｌy1Ｇａz1Ｎ（ｘ１＋ｙ１＋ｚ１＝１）なる組成の第１のIII族窒化物からなるチャネル層をエピタキシャル形成するチャネル層形成工程と、
    　前記チャネル層の上に、少なくともＩｎとＡｌを含む、Ｉｎx2Ａｌy2Ｇａz2Ｎ（ｘ２＋ｙ２＋ｚ２＝１）なる組成の第２のIII族窒化物からなる障壁層をエピタキシャル形成する障壁層形成工程と、
    　前記障壁層の上に、窒化珪素からなる主絶縁層を形成する主絶縁層形成工程と、
    を備え、
    　前記チャネル層形成工程においては、前記第１のIII族窒化物の組成をｘ１＝０、０≦ｙ１≦０．３で定まる範囲内から選択し、
    　前記障壁層形成工程においては、前記第２のIII族窒化物の組成を、ＩｎＮ、ＡｌＮ、ＧａＮを頂点とする三元状態図上において、前記第１のIII族窒化物の組成に応じて定まる以下の各式で表される直線にて囲まれる範囲内から選択し、かつ、前記障壁層を３ｎｍ以下の厚みに形成し、
    　前記主絶縁層形成工程においては、前記主絶縁層を７５０℃以上８５０℃以下の形成温度にて、３ｎｍ以下の厚みに形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
    Figure JPOXMLDOC01-appb-M000005
    Figure JPOXMLDOC01-appb-M000006
    Figure JPOXMLDOC01-appb-M000007
    Figure JPOXMLDOC01-appb-M000008
  8. 　請求項７に記載の半導体素子用エピタキシャル基板の作製方法であって、
    　前記障壁層の上に、絶縁性のIII族窒化物からなる副絶縁層を、２．５ｎｍ以下の厚みに形成する副絶縁層形成工程、
    をさらに備え、
    　前記副絶縁層の上に前記主絶縁層を形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  9. 　請求項８に記載の半導体素子用エピタキシャル基板の作製方法であって、
    　前記副絶縁層をＡｌＮにて形成することを特徴とする半導体素子用エピタキシャル基板の作製方法。
  10. 　請求項７ないし請求項９のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
    　前記チャネル層の上に、少なくともＡｌを含み、前記障壁層よりも大きなバンドギャップエネルギーを有する、Ｉｎx3Ａｌy3Ｇａz3Ｎ（ｘ３＋ｙ３＋ｚ３＝１）なる組成の第３のIII族窒化物からなるスペーサ層を形成するスペーサ層形成工程、
    をさらに備え、
    　前記スペーサ層の上に前記障壁層を形成する、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  11. 　請求項１０に記載の半導体素子用エピタキシャル基板の作製方法であって、
    　前記スペーサ層をＡｌＮにて形成することを特徴とする半導体素子用エピタキシャル基板の作製方法。
  12. 　請求項７ないし請求項１１のいずれかに記載の半導体素子用エピタキシャル基板の作製方法であって、
    　前記チャネル層を形成する温度Ｔ１（℃）を９５０℃≦Ｔ１≦１２５０℃なる範囲内で定め、
    　前記障壁層を形成する温度Ｔ２（℃）を、前記第２のIII族窒化物におけるＩｎＮのモル分率ｘ２に応じて定まる、
    　　８００－６６７・ｘ２（℃）≦Ｔ２≦８６０－６６７・ｘ２（℃）
    かつ、６００℃≦Ｔ２≦８５０℃
    なる範囲内で定める、
    ことを特徴とする半導体素子用エピタキシャル基板の作製方法。
  13. 　半導体素子の作製方法であって、
    　請求項７ないし請求項１２のいずれかに記載の半導体素子用エピタキシャル基板の作製方法によってエピタキシャル基板を作製する工程と、
    　前記エピタキシャル基板の前記低結晶性絶縁層の上に、ソース電極およびドレイン電極をオーミック接合する工程と、
    　前記ソース電極および前記ドレイン電極が形成された前記エピタキシャル基板を熱処理する工程と、
    　前記低結晶性絶縁層の上に、ゲート電極をショットキー接合する工程と、
    を備えることを特徴とする半導体素子の作製方法。
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