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WO2006035503A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Publication number
WO2006035503A1
WO2006035503A1 PCT/JP2004/014254 JP2004014254W WO2006035503A1 WO 2006035503 A1 WO2006035503 A1 WO 2006035503A1 JP 2004014254 W JP2004014254 W JP 2004014254W WO 2006035503 A1 WO2006035503 A1 WO 2006035503A1
Authority
WO
WIPO (PCT)
Prior art keywords
bit line
film
semiconductor device
groove
diffusion layer
Prior art date
Application number
PCT/JP2004/014254
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Nansei
Masahiko Higashi
Original Assignee
Spansion Llc
Spansion Japan Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc, Spansion Japan Limited filed Critical Spansion Llc
Priority to PCT/JP2004/014254 priority Critical patent/WO2006035503A1/ja
Priority to JP2006537605A priority patent/JPWO2006035503A1/ja
Priority to US11/237,591 priority patent/US7479427B2/en
Publication of WO2006035503A1 publication Critical patent/WO2006035503A1/ja
Priority to US12/199,690 priority patent/US8952536B2/en

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device that stores data by accumulating charges in a gate insulating film and a method for manufacturing the same.
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • technological development is underway to increase the amount of bits per unit area and reduce the cost per unit bit.
  • NOR-type array-type floating gate flash memory has the feature that random access is possible, but on the other hand, it is necessary to provide a bit line contact for each cell. There is a problem that density is difficult.
  • NAND-type floating gate type flash memory allows cells to be connected in series to reduce the number of bitline contacts, enabling high-density arrangement of cells, but not random access. There is a problem.
  • a floating gate type flash memory is generally not easy to form a thin film of a tunnel insulating film, and this is a technical obstacle when a large capacity memory is used.
  • Such a buried bit line type SONOS type memory has a simple structure compared to a floating gate type cell, can be randomly accessed, and has an array structure that is contactless. In addition, it can store 2 bits of information at a high density and can store high-density information (the cell area can be reduced to about 1Z2), making it an extremely useful device in the industry.
  • the embedded bit line structure means that a bit line 'contact window is formed in each transistor even though it is a NOR type memory by forming a source / drain diffusion layer below the word line to be a bit line of a SONOS type memory.
  • the array structure eliminates the need to provide
  • FIG. 1 is a diagram for explaining a conventional manufacturing process for forming a SONOS structure multi-value cell having a buried bit line structure, in which 100 is a semiconductor substrate, 101 is an insulating film such as a nitride film. Films, 102 and 103 are well regions, 110 is a trench groove for element isolation, 111 is an insulating film for element isolation, 112 is a resist pattern for element isolation formation, 121 is a tunnel insulating film, 122 is a nitride film for storage, 123 is ONO structure upper oxide film, 124 is bit line diffusion layer, 131 and 132 are gate oxide film, 151 is gate electrode, 161 is contact hole And 162 is wiring.
  • 100 is a semiconductor substrate
  • 101 is an insulating film such as a nitride film. Films, 102 and 103 are well regions
  • 110 is a trench groove for element isolation
  • 111 is an insulating film for element isolation
  • 112 is a resist pattern for element isolation
  • a single 'trench' isolation is used for element isolation of peripheral circuits.
  • the memory cell array portion has a planar structure, while the peripheral circuit portion has a CMOS structure, and the core portion and the peripheral circuit portion have different structures.
  • an insulating film 101 is formed on the main surface of a semiconductor substrate 100, and a resist pattern 112 is formed on the insulating film 101 by a photolithography technique and an etching technique.
  • An isolation trench groove 110 is provided.
  • a semiconductor substrate 100 is a p-type semiconductor substrate, and a SiN film is grown as an insulating film 101 by lOOnm, and a resist is applied to form a pattern.
  • the Si N film and the semiconductor substrate at a predetermined location are etched to form an element isolation trench having a depth of about 350 nm.
  • the element isolation formation resist pattern 112 is removed, a buried insulating film is grown on the main surface of the semiconductor substrate 100, and polishing is performed by CMP until the insulating film 101 is exposed.
  • the isolation insulating film 111 is formed by leaving the embedded insulating film only inside 110.
  • the insulating film 101 is removed (FIG. 1B).
  • an HDP (high density plasma) oxide film with a thickness of 550 nm is used as the buried insulating film, and the removal of the SiN film as the insulating film 101 is performed by etching with phosphoric acid.
  • the well regions 102 and 103 are formed in the peripheral circuit portion by ion implantation (FIG. 1 (c)).
  • This step is performed, for example, by applying a resist, patterning it, and implanting phosphorus ions using this resist pattern as a mask. It is also possible to carry out boron ion implantation following the powerful phosphorus ion implantation so that the well region 103 has a triple-well structure.
  • an ONO structure is formed by sequentially laminating a tunnel insulating film 121, a storage nitride film 122, and an upper oxide film 123, and bit line diffusion is performed at a predetermined position of the laminated film by photolithography technology.
  • An opening for forming the layer 124 is provided.
  • ions are implanted from these openings to form a bit line diffusion layer 124 (FIG. 1 (d)).
  • the main surface of the semiconductor substrate 100 from which the insulating film of the core portion and the peripheral circuit portion has been removed by HF treatment is thermally oxidized to form a tunnel oxide film having a thickness of 7 nm.
  • Acid capsule A CVD nitride film with a thickness of 10 nm is deposited on the surface, and the surface of the CVD nitride film is thermally oxidized to form an upper oxide film with a thickness of lOnm to obtain an ONO structure.
  • bit line diffusion layer 124 is formed by ion-implanting arsenic with a dose of 1. OX 10 15 cm- 2 at an opening force acceleration voltage of 50 KeV for forming the bit line diffusion layer.
  • the above ONO structure is not only applied to the core part but also to the peripheral circuit part. Since this ONO structure is not required for the peripheral circuit part, the ONO structure of the peripheral circuit part can be improved by resist patterning technology. Remove ( Figure 1 ()).
  • peripheral circuit gate insulating films 131 and 132 having different film thicknesses are formed by thermal oxidation (FIG. 1 (f)).
  • These gate insulating films 131 and 132 are formed, for example, by first forming an 8 nm gate insulating film by heat treatment at 900 ° C., performing resist patterning and HF treatment, and then thermally oxidizing again at 900 ° C.
  • the film thickness can be made different, such as lOnm and 13 nm.
  • a conductive film for a gate electrode is grown on the ONO structure and the gate insulating film, and resist patterning and etching are performed on the conductive film for the gate electrode and the peripheral circuit.
  • a gate electrode 151 is formed (FIG. 1 (g)).
  • the conductive film for the gate electrode is, for example, a polysilicon film having a thickness of 180 nm grown by a thermal CVD method.
  • source pattern and drain region are formed in the peripheral circuit by resist patterning and ion implantation, and silicide formation, interlayer insulating film growth, contact hole 161, and wiring 162 are formed as necessary (FIG. 1 ( h)).
  • Such a single-sided 1-bit cell-transistor having a conventional SONOS structure operates as follows. That is, in the vicinity of the drain, channel hot electrons are generated during the write operation, and hot holes are generated by band-to-band tunneling during the erase operation, but these electrons and holes are trapped in the gate insulating film. On the other hand, during the read operation, the source and drain are inverted to detect the difference in threshold due to the difference in the amount of trapped charge.
  • the above-mentioned embedded bit line is used in the array, and this bit line serves as both a drain for write / erase operations and a source for read operations. ing.
  • the ONO film described above is used. As a result, the bit line diffusion layer and the word line are separated.
  • Figure 2 shows a conceptual plan view of a SONOS structure cell with embedded bit lines (Figure 2 (a)) and cross sections along A—A ', BB C C', and D in Figure 2 (a). It is a diagram (Fig. 2 (b)).
  • reference numeral 201 is a word line WL
  • reference numeral 202 is a bit line BL
  • reference numeral 203 is a bit line
  • contact is a gate insulating film.
  • this SONOS structure cell is a NOR type cell
  • one bit line contact 203 is usually arranged for each of a plurality of word lines (WL: 201). This is an advantage that the bit line (diffusion layer) 202 is formed under the word line 201 via the gate insulating film 204.
  • bit line diffusion layer 202 becomes narrower as the cell is miniaturized, and it is necessary to reduce the dose of implanted ions in order to prevent short channel defects,
  • the resistance of the bit line diffusion layer 202 becomes high, and as a result, the number of contacts must be increased. This is because when the resistance of the bit line diffusion layer 202 increases, the word line located immediately beside the bit line contact 203 is affected by the voltage effect due to the current flowing through the bit line during operation (for example, during programming). Since the effective voltage applied to each cell is different from each other, the bit line 'contact 203 is provided between the cells. This is because a characteristic difference depending on the distance from is generated.
  • the layout is changed from providing the bit line contact 203 for every 16 word lines to the layout providing the bit line 'contact 203 for every 8 word lines. Is required.
  • a layout detracts from the technical feature of small cell area, which is an advantage of embedded bitline SONOS structure cells.
  • the present invention has been made in view of a serious problem, and an object of the present invention is to form a bit line diffusion layer in a shallow trench so that a stable electric current can be obtained without increasing the cell area. It is an object of the present invention to provide a buried bit line SONOS structure cell having a configuration capable of obtaining thermal characteristics.
  • Another object of the present invention is to provide a manufacturing method suitable for miniaturization of an embedded bit line type non-volatile memory, and to provide a structure in which a short circuit between bit lines due to contact misalignment is difficult to occur. There is to do.
  • the object is to provide a technology capable of suppressing the lateral expansion due to the diffusion of impurities in the bit line and reducing the bit line resistance.
  • the semiconductor device of the present invention has a buried bit line structure, and includes a conductive layer on the inner surface of a groove in which the bit line is buried.
  • the conductive layer is an impurity diffusion layer.
  • the impurity diffusion layer is formed by ion implantation.
  • the groove may be a trench groove provided in the main surface of the substrate.
  • the impurity concentration in the impurity diffusion layer formed on the sidewall of the groove is lower than the impurity concentration in the impurity diffusion layer formed on the bottom surface of the groove.
  • an insulating film is provided on the surface of the impurity diffusion layer formed on the side wall of the groove.
  • a refractory metal silicide film formed on the bottom surface of the impurity diffusion layer is provided on the inner surface of the groove.
  • the refractory metal is, for example, Ti or Co.
  • a first method for manufacturing a semiconductor device of the present invention includes a first step of defining a buried bit line formation region by element isolation on a main surface of a semiconductor substrate, and the defined buried bit.
  • a structure comprising: a second step of forming a groove in the line forming region; a third step of forming a conductive layer on the inner surface of the groove; and a fourth step of embedding a conductor film in the groove.
  • the groove formed by the second step is a trench groove formed by etching.
  • the conductive layer formed by the third step is an impurity diffusion layer formed by ion implantation.
  • the ion implantation in the third step includes first and second ion implantation steps, and the first ion implantation implants ions into the side wall of the groove by the first ion implantation.
  • a fourth sub-step of forming a refractory metal silicide film on the surface of the impurity diffusion layer at the bottom of the groove may be provided.
  • the conductive film is embedded in the groove in the fourth step by performing CMP treatment on the uniformly formed conductive film to leave the conductive film in the groove.
  • the third step includes a step of previously providing a side wall of silicon nitride on the main surface of the semiconductor substrate, and in this step, the region to be ion-implanted is separated by the sidewall. Lined.
  • a second method for manufacturing a semiconductor device of the present invention includes a first step of forming an electrode extending in a column direction on a main surface of a semiconductor substrate, and a silicon nitride side electrode on the side wall of the electrode.
  • a fifth step in which the word line is provided and a part of the electrode extending in the column direction of the region is removed and separated into a plurality of electrodes. It is the composition which is provided.
  • the main surface of the semiconductor substrate is preliminarily provided with an oxide film nitride film, an oxide film film (ONO film), and the first step is covered with the electrode, A step of removing at least the nitride film in the ONO film in the region is provided.
  • the second step includes a step of forming a core pocket by ion implantation in a region near the surface of the semiconductor substrate at a lower end portion of the side wall of the electrode.
  • the ion implantation in the third step is performed in an offset region separated from the lower end of the electrode by a predetermined interval.
  • the third step includes a sub-step of silicidizing at least the exposed surface of the bit line.
  • bit line diffusion is performed in a shallow trench groove in which a conductor film is embedded. Since a SONOS structure cell can be provided by providing a layer, the resistance of the bit line diffusion layer can be reduced without increasing the area of the bit line diffusion layer on the main surface of the semiconductor substrate. A semiconductor memory device having stable electrical characteristics can be obtained without increase.
  • a bit can be formed by providing Si N sidewalls and performing ion implantation.
  • the memory cell can be miniaturized.
  • the embedded SONOS structure with bit lines formed into self-aligned lines can achieve stable electrical characteristics without increasing the cell area and miniaturize memory cells at the same time. It becomes.
  • FIG. 1] (a) and (h) are diagrams for explaining a conventional manufacturing process for forming a multi-value cell having a SONOS structure having a buried bit line structure.
  • FIG. 2 A conceptual plan view of a SONOS structure cell having a buried bit line (a) and A—A B-B C and D cross-sectional views (b) in FIG.
  • FIG. 3 (a) and (h) are diagrams for explaining a manufacturing process of this embodiment for forming a SONOS structure multivalued cell having a buried bit line structure of the present invention.
  • FIG. 4 (a) and (e) are diagrams for explaining a second fabrication process for forming a multi-value cell of a SONOS structure having a buried bit line structure of the present invention.
  • FIG. 5 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure according to a third embodiment, and is a schematic top view of a single die region.
  • FIG. 6 is a diagram for explaining a process for forming a SONOS-structure multi-value cell having a buried bit line structure of Example 3, and FIG. 6 (a) shows the core force of the die reaching the peripheral circuit portion.
  • Fig. (B) is a schematic cross-sectional view after the ONO film is formed following Fig. (A).
  • Fig. (C) is a schematic cross-sectional view of the relevant part after the step following Fig. (B).
  • (d) is a schematic cross-sectional view of the relevant part after the step following FIG. (a).
  • FIG. 7 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure in Example 3, and is a schematic top view of the die in the state of FIG. 6 (d).
  • FIG. 8 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure in Example 3, and FIG. 8 (a) is a diagram after a step following FIG. 6 (d).
  • Figure (b) is a schematic cross-sectional view of the relevant part
  • Figure (b) is a schematic cross-sectional view of the relevant part after the process following Figure 6 (d) when the ion implantation angle into the core pocket is 0 degree.
  • b) Following the second ion implantation to form the bit line BL, a schematic cross-sectional view of the relevant part, and FIG. (d) is a schematic cross-sectional view of the relevant part after the step following FIG. is there.
  • FIG. 9 is a diagram for explaining a process for forming a SONOS structure multi-value cell having a buried bit line structure in Example 3, and is a schematic top view of the die after the step following FIG. 8 (a). It is.
  • FIG. 10 is a diagram for explaining a process for forming a SONOS-structure multi-value cell having a buried bit line structure in Example 3, and FIG. 10 (a) is a diagram after the salicide process following FIG. 8 (d).
  • Figure (b) is a schematic cross-sectional view of the relevant part after the process following Figure (a)
  • Figure (c) is a schematic cross-sectional view of the relevant part after the process following Figure (b)
  • Figure (b) (d) is a schematic sectional view of the relevant part after the step following FIG. (c)
  • FIG. (e) is a schematic sectional view of the relevant part after the step following FIG. (d).
  • FIG. 11 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure in Example 3, and FIGS. 10 (a) and 10 (b) are shown in FIG.
  • FIG. 4 is a schematic cross-sectional view of a portion corresponding to a word line and a portion corresponding to a peripheral wiring on the word line and a portion corresponding to a peripheral wiring of a portion not on the word line after the process subsequent to FIG.
  • FIG. 12 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure in Example 3, and the peripheral wiring shown in FIGS. 11 (a) and 11 (b).
  • 1 is a schematic top view of a die having
  • FIG. 13 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure according to Embodiment 3, and FIGS. )
  • FIG. 11 (b) is a schematic cross-sectional view of the relevant part after the step.
  • FIG. 14 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure according to Embodiment 3, and FIGS. )
  • FIG. 14 is a schematic cross-sectional view of the relevant part after the step following FIG. 13 (b).
  • FIG. 15 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure according to a third embodiment, and is a schematic top view of a die.
  • FIG. 16 is a diagram for explaining a process for forming a SONOS-structure multi-value cell having a buried bit line structure in Example 3, in which a contact hole provided in the core portion has a misalignment.
  • FIG. 16 is a diagram for explaining a process for forming a SONOS-structure multi-value cell having a buried bit line structure in Example 3, in which a contact hole provided in the core portion has a misalignment.
  • FIG. 17 corresponds to the process described in FIG. 10 (a) in the cell fabrication process in Example 3.
  • FIG. 18 (a) -1 (e) is a diagram illustrating a process for forming the structure shown in FIG.
  • FIG. 3 is a diagram for explaining a manufacturing process of the present embodiment for forming a SONOS structure multi-value cell having a buried bit line structure according to the present invention, in which 300 is a semiconductor substrate, 301 is Insulating films such as nitride films, 302 and 303 are well regions, 304 is a bit line forming mask, 305 is a shallow trench groove for forming a bit line, 310 is a trench groove for element isolation, and 311 is an insulating film for element isolation.
  • 321 is a tunnel insulating film
  • 322 is a storage nitride film
  • 323 is an upper oxide film having an ONO structure
  • 324 is a bit line diffusion layer in a trench groove
  • 320 is a conductor film embedded in a bit line trench
  • 331 and 332 are gate oxide films
  • 351 is a gate electrode
  • 361 is a contact hole
  • 362 is a wiring.
  • an insulating film 301 is formed on the main surface of the semiconductor substrate 300, and a resist pattern is formed on the insulating film 301 by photolithography technology and etching technology for element isolation.
  • a trench groove 310 is provided, an embedding insulating film is grown on the main surface of the semiconductor substrate 300, polished until the insulating film 301 is exposed by CMP, and the embedding insulating film is formed only inside the element isolation trench 310. Is left as element isolation insulating film 311
  • the semiconductor substrate 300 is a p-type semiconductor substrate, and the insulating film 301 is a SiN film of 100 ⁇ . Then, the resist pattern is used as a mask for device isolation formation, and the Si N film and the semiconductor substrate at a predetermined location are etched to obtain a depth.
  • An element isolation trench 310 having a thickness of about 350 nm is formed. Then, an HDP (high density plasma) oxide film having a thickness of, for example, 550 nm is grown as a buried insulating film, and the HDP oxide film is left only in the element isolation trench 310 by CMP. Note that the removal of the SiN film as the insulating film 301 is performed by etching with phosphoric acid.
  • bit line forming mask 304 is formed by resist patterning, and a bit line forming shallow trench groove 305 is formed by etching (FIG. 3B). In this etching, the Si N film is etched from the opening of the bit line forming mask 304.
  • the semiconductor substrate 300 is etched by about lOOnm, for example. Thereafter, the bit line formation mask 304 is removed, and a bit line diffusion layer 324 in the trench is formed by ion implantation (FIG. 3 (c)).
  • the ion implantation conditions at this time are, for example, an acceleration voltage of 35 KeV, an arsenic dose of 2 X 10 15 cm- 2, and a bi-directional implantation with a tilt angle of 30 degrees so that ions are also implanted into the side surface of the trench groove. However, it should be a four-way injection.
  • the acceleration energy required to inject arsenic ions into the underlying semiconductor substrate 300 (Si substrate) through the nitride film having a thickness of lOOnm is greater than or equal to l lOKeV.
  • Arsenic ions are not implanted into the semiconductor substrate 300 in the region other than the trench 305. That is, arsenic ions are implanted only into the bit line trench 305. It is also possible to perform ion implantation into the bit line trench groove 305 while leaving the bit line formation mask 304. In this case, ion implantation is performed at the height of the bit line formation mask 304. In consideration of the above, the tilt angle at the time of ion implantation is set.
  • a conductor film is grown on the entire main surface of the semiconductor substrate 300, and this is subjected to a CMP process so that the conductor film 320 is embedded only in the bit line forming shallow trench groove 305 (see FIG. Figure 3 (d)).
  • the conductive film 320 is provided on the inner surface of the shallow trench groove 305.
  • the conductive film 320 for example, a polysilicon film having a phosphorus concentration of l X 10 2 G cm- 3 and a film thickness of 200 nm is formed, and this is subjected to CMP treatment to form a conductor into the shallow trench groove 305 for bit line formation.
  • the film 320 is embedded.
  • the insulating film 301 is removed, and the well regions 302 and 303 are formed in the peripheral circuit portion by ion implantation (FIG. 3 (e)).
  • This process is for example This is performed by applying a resist, patterning it, and ion-implanting phosphorus using this resist pattern as a mask.
  • further boron ion implantation is performed so that the well region 303 has a triple-well structure.
  • an ONO structure is formed by sequentially stacking a tunnel insulating film 321, a storage nitride film 322, and an upper oxide film 323, and the ONO structure in the peripheral circuit portion is removed by photolithography, Peripheral circuit gate insulating films 331 and 332 having different thicknesses are formed by thermal oxidation (FIG. 3 (f)).
  • FOG. 3 (f) thermal oxidation
  • a CVD nitride film having a thickness of lOnm is deposited on the tunnel oxide film, and the upper oxide film having a thickness of lOnm is formed by thermally oxidizing the surface of the CVD nitride film to form an ONO structure.
  • an 8 nm gate insulating film is first formed by heat treatment at 900 ° C., subjected to resist patterning and HF treatment, and then thermally oxidized again at 900 ° C.
  • the thickness can be made to differ from lOnm to 13 nm.
  • a conductive film for a gate electrode is grown on the ONO structure and the gate insulating film, and resist patterning and etching are performed on the conductive film for the gate electrode and the peripheral circuit.
  • a gate electrode 351 is formed (FIG. 3 (g)).
  • the conductive film for the gate electrode is, for example, a polysilicon film having a thickness of 180 nm grown by a thermal CVD method.
  • source pattern and drain region are formed in the peripheral circuit part by resist patterning and ion implantation, and silicide formation, interlayer insulating film growth, contact hole 361, and wiring 362 are formed as necessary (FIG. 3 ( h)).
  • bit line diffusion layer 324 is provided in the shallow trench groove 305 in which the conductor film 320 is embedded is obtained, and the bit line diffusion layer is formed on the main surface of the semiconductor substrate.
  • the resistance of the bit line diffusion layer can be lowered without increasing the area.
  • a semiconductor memory device having stable electrical characteristics can be obtained without increasing the cell area.
  • Example 2 This embodiment relates to a cell manufacturing process when the resistance of the diffusion layer of the buried bit line is further reduced as compared with the resistance of the bit line diffusion layer in the first embodiment.
  • FIG. 4 is a diagram for explaining a manufacturing process for forming a SONOS structure multi-value cell having a buried bit line structure according to the present embodiment.
  • Reference numeral 312 in FIG. 4 denotes a bit line formation.
  • a conductive or insulating film provided on the side wall of the shallow trench groove 305, and 325 and 326 are diffusion layers of the first and second bit lines. The same elements as those shown in FIG. 3 are denoted by the same reference numerals.
  • the bit line forming mask 304 is formed by resist patterning. Then, a shallow trench 305 for bit line formation is formed by etching (FIG. 4A). In this etching, the opening force of the mask 304 for bit line formation is
  • the semiconductor substrate 300 is further etched by, for example, about lOOnm.
  • bit line forming mask 304 is removed, and a first trench trench bit line diffusion layer 325 is formed by ion implantation (I 2 ) (FIG. 4B).
  • the ion implantation conditions at this time are smaller than the ion implantation for forming the second trench trench bit line diffusion layer described later.
  • the acceleration voltage is 20 KeV and the arsenic dose is 5 X. 10 14 cm- 2, and two-way or four-way injection with a tilt angle of 30 degrees so that ions are also implanted into the side of the trench.
  • a conductive film or an insulating film is formed on the entire main surface of the semiconductor substrate 300, and anisotropic etching is performed so that the film 312 remains only on the side surfaces of the bit line forming shallow trench groove 305.
  • This step can be performed in the same manner as forming a sidewall on the side wall of the transistor. Specifically, for example, an oxide film having a thickness of 50 nm is grown and anisotropically etched to leave the film 312 only on the side surface of the shallow trench groove 305.
  • the film 312 may be a polysilicon film that is a conductive film. This insulating film 312 functions as a protective film.
  • a second ion implantation (I 2 ) is performed using the insulating film 301 and the film 312 as a mask,
  • the ion implantation conditions at this time are higher than the ion implantation for forming the bit line diffusion layer in the first trench groove.
  • the acceleration voltage is 35 KeV and the arsenic dose is and 2 X 10 15 cm- 2, the tilt angle to be ion-implanted only into the bottom of the trench to 0 °.
  • the tilt angle at which ions are implanted also into the side surface of the trench groove may be two-directional implantation or four-directional implantation.
  • a silicide film made of a refractory metal (eg, Ti or Co) is formed on the bit line diffusion layer 326 in the trench groove following the step of FIG. You may make it.
  • the Si surface is exposed only in the bit line diffusion layer 326 in the trench groove. Therefore, this bit line in the trench groove is formed by a known silicide film forming method. It is easy to form a silicide film only on the diffusion layer 326.
  • a refractory metal is first grown, and only the refractory metal in contact with the Si surface is silicided by heat treatment. Then, the refractory metal not silicided is removed by a wet process, and the silicided refractory metal is subjected to a thermal treatment again to reduce the resistance.
  • a conductor film is grown on the entire main surface of the semiconductor substrate 300, and this is subjected to CMP treatment so that the conductor film 320 is embedded only in the bit line forming shallow trench groove 305 (see FIG. Figure 4 (e)).
  • this conductor film 320 for example, a polysilicon film having a phosphorous concentration of 1 ⁇ 10 2 ⁇ - 3 and a film thickness of 200 nm is formed, and this is subjected to CMP treatment to form a conductor film into the shallow trench 305 for bit line formation. 320 is embedded.
  • the insulating film 301 is removed, and the well regions 302 and 303 are formed in the peripheral circuit portion by ion implantation.
  • a resist is applied and patterned, and phosphorus is ion-implanted using the resist pattern as a mask.
  • boron ion implantation may be performed following the powerful phosphorus ion implantation so that the wall region 303 has a triple-wall structure.
  • a tunnel insulating film 321, a storage nitride film 322, and an upper oxide film 323 are sequentially stacked to form an ONO structure, and the peripheral circuit is formed by photolithography.
  • the gate insulating film for peripheral circuits with different thicknesses is removed.
  • And 332 are formed by thermal oxidation.
  • the main surface of the semiconductor substrate 300 from which the insulating film in the core portion and the peripheral circuit portion has been removed by HF treatment is thermally oxidized to form a tunnel oxide film having a thickness of 7 nm.
  • a CVD nitride film having a thickness of lOnm is deposited on the tunnel oxide film, and the surface of the CVD nitride film is thermally oxidized to form an upper oxide film having a thickness of lOnm.
  • an ONO structure for the gate insulating films 331 and 332, for example, an 8 nm gate insulating film is first formed by thermal treatment at 900 ° C., and after resist patterning and HF treatment, it is thermally oxidized again at 900 ° C. By forming a thermal oxide film with a thickness of lOnm, the thickness can be made different from lOnm and 13nm.
  • a conductive film for a gate electrode is grown on the ONO structure and the gate insulating film, and resist patterning and etching are performed on the conductive film for the gate electrode and the peripheral circuit.
  • a gate electrode 351 is formed.
  • the gate electrode conductive film is, for example, a polysilicon film having a thickness of 180 nm grown by a thermal CVD method.
  • source and drain regions are formed in the peripheral circuit portion by resist patterning and ion implantation, and silicide formation, interlayer insulating film growth, contact holes 361, and wirings 362 are formed as necessary.
  • a SONOS structure cell in which the first and second bit line diffusion layers 325 and 326 are provided in the shallow trench groove 305 in which the conductor film 320 is embedded is obtained.
  • the bit line diffusion layer of this cell is composed of a first bit line diffusion layer 325 and a second bit line diffusion layer 326, and the resistance of the bit line diffusion layer can be made lower than that of the cell of Example 1. it can. As a result, a semiconductor memory device having more stable electrical characteristics can be obtained without increasing the cell area.
  • Si N formed on the side wall of the gate electrode (lower part) provided in the core part is formed.
  • ions can be implanted into a narrow area, and a bit line can be formed with a narrow line width. Also, because Si N is used as the sidewall, Allows self-line contact to the in.
  • FIG. 5-14 is a diagram for explaining a process for forming a multi-value cell having a SONOS structure having a buried bit line structure according to the present embodiment.
  • FIG. 5 is a schematic top view of a single die region, where one die region 500 includes a core portion 501 and a peripheral circuit portion 502.
  • An element isolation boundary 503, a first core-well boundary 504, and a second core-well boundary 505 are provided on the outer peripheral portion of the core section 501.
  • a part of the peripheral circuit portion 50 2 is defined by element isolation boundaries 508a, 508b, and 508c in a region partitioned by the first peripheral wel boundary 506 and the second peripheral wel boundary 507.
  • An area is provided.
  • an array of memory cell transistors is formed in the core portion 501, and many peripheral transistors and other elements are formed in the peripheral circuit portion 502.
  • FIG. 6A is a schematic diagram of a cross section in which the core force of the die also reaches the peripheral circuit portion.
  • First and second wells are formed in the semiconductor substrate 50, and the surface of the semiconductor substrate 50 in a region that later becomes an active region is covered with a sacrificial film 53.
  • a shallow trench 54 is formed in the element isolation region for dividing the active region.
  • the well structure shown in this figure is indispensable for embedded bit line type SONOS memory!
  • a specific manufacturing process includes a silicon substrate as the semiconductor substrate 50, a silicon oxide film formed by thermal oxidation as the sacrificial film 53, a shallow trench 54 formed by a known method as an element isolation structure, a well 51, Using the photoresist patterned as 52 as a mask, the opening force is polone, phosphorus, and arsenic implanted by ion implantation at a predetermined depth in a predetermined region.
  • FIG. 6 (b) is a schematic cross-sectional view after the ONO film is formed following FIG. 6 (a).
  • a tunnel film 521, a storage film 522, and a top film 523 are sequentially stacked from the main surface side of the semiconductor substrate 50, and a thick gate insulating film is formed in the active region provided in the peripheral circuit portion 502. 531 and a thin gate insulating film 532 are formed.
  • impurity implantation I 2 of each threshold adjustment - I 2 have been made.
  • an impurity such as boron, phosphorus, or arsenic is implanted as a threshold adjustment, and the silicon oxide film as the sacrificial film 53 is formed with hydrofluoric acid (HF) as the tunnel film 521.
  • HF hydrofluoric acid
  • the storage film 522 is a silicon nitride film deposited by thermal CVD over the entire wafer surface on the semiconductor substrate 50, and the top film 523 is a thermal oxidation of the surface of the nitride film that is the storage film 522.
  • a silicon oxide film formed or a silicon oxide film deposited on the nitride film by a thermal CVD method is used.
  • the thick gate insulating film 531 is thickened as a result of a so-called "double gate process” in which thermal oxidation is performed twice.
  • the photoresist is patterned to cover the core portion 501, and dry etching is performed.
  • the top film 523 and the storage film 522 formed in the peripheral circuit portion 502 are removed, and the tunnel film 521 in the peripheral circuit portion 502 is further removed with hydrofluoric acid to form a silicon oxide film (thermal oxide film).
  • the thin gate insulating film 532 after forming the thick gate insulating film 531, the resist is patterned, a predetermined position is opened, and the opening force is also etched with hydrofluoric acid, and the region is formed.
  • a silicon oxide film formed by a thermal acid method is used. Note that the laminated film of the tunnel film (SiO 2) 521, the storage film (Si N) 522, and the top film (SiO 2) 523 is ONO.
  • FIG. 6 (c) is a schematic cross-sectional view of the relevant part after the step following FIG. 6 (b).
  • the core portion 501 is formed by laminating a gate electrode film 55 and a cap film 56 on the ONO film, and the peripheral circuit portion 502 is formed with only the gate electrode film 55.
  • the force described later in detail will enable the word line of the core portion 501 and the plug and wiring of the peripheral circuit portion 502 to be formed at the same time.
  • the gate electrode film 55 is doped (or AND) amorphous silicon or doped (or AND) ⁇ polysilicon formed by a thermal CVD method.
  • cap film 56 a silicon nitride film deposited by a thermal CVD method or a plasma CVD method is used, and only the cap film 56 of the peripheral circuit portion 502 is removed by dry etching using a patterned resist as a mask. .
  • FIG. 6 (d) is a schematic cross-sectional view of the relevant part after the step following FIG. 6 (a).
  • a gate electrode 551 and a lightly doped drain (LDD) 57 are formed in the peripheral circuit portion 502 in a portion 551a which is a lower portion of the gate electrode 551.
  • LDD lightly doped drain
  • FIG. 7 is a schematic top view of the die in the state of FIG. 6 (d). It should be noted that not all of the gate electrode lower portion 551a remaining in the core portion 501 at this time remains in the final semiconductor device. That is, at this stage, the lower gate electrode 55 la is formed in a plurality of stripes extending in the bit line direction (column direction), and is separated into a plurality in the word line direction (row direction) in a later-described process.
  • FIG. 8 (a) is a schematic cross-sectional view of the relevant part after the step following FIG. 6 (d).
  • the top film 523 of the ONO film and the storage film 522 where the gate electrode lower part 551a of the core part 501 is not provided are removed.
  • the storage film 522 can be structured so as not to overlap a bit line described later, and an improvement in rewriting resistance can be expected.
  • a core pocket 58 is formed in the core portion 501 by performing ion implantation at a predetermined tilt angle (pocket structure). As a result, it is possible to suppress the short channel effect that is likely to occur when the bit line interval is narrowed.
  • the bit line is formed by ion implantation using a resist mask as in the conventional method, it becomes difficult to form the bit line when the minimum line width is less than 130 nm, especially when the minimum line width is less than 90 nm. Is extremely difficult.
  • the core pocket 58 is formed using the gate electrode lower portion 551a as a mask, so that the bit line can be miniaturized as compared with the conventional method using a resist mask.
  • FIG. 8 (b) is a schematic cross-sectional view of the relevant part after the step following FIG. 6 (d) when the ion implantation angle into the core pocket 58 is 0 degree.
  • FIG. 8 (a) the force that forms the core pocket 58 in the lower end region of the lower gate electrode 551a by ion implantation at a predetermined tilt angle.
  • the semiconductor between the lower gate electrode 551a is assumed to have an ion implantation angle of 0 degrees.
  • a core pocket 58 is formed in the substrate 50 main surface region.
  • FIG. 8 (c) is a schematic cross-sectional view of the corresponding part after the second ion implantation is performed following FIG. 8 (b) to form the bit line BL.
  • Each of the structures shown in FIGS. 6 (d), 8 (a), 8 (b), and 8 (c) is specifically configured by patterning a resist to form the cap film 56 and
  • the gate electrode film 55 is dry etched to form the gate electrode lower portion 551a of the core portion 501 and the gate electrode 551 of the peripheral circuit portion 502.
  • the LDD 57 can be formed by ion implantation using a resist having a predetermined portion opened and the gate electrode 551 itself of the peripheral circuit portion 502 as a mask.
  • the core pocket 58 and the bit line BL of the core part 501 can be formed by ion implantation using the resist having the core part 501 open and the gate electrode lower part 551a of the core part 501 as a mask.
  • bit line implantation is performed at the time shown in FIG. 8C, oxidation of the side wall of the gate electrode 551 of the peripheral circuit portion 502 and the side wall of the gate electrode lower portion 551a of the core portion 501, Since the bit line can be implanted after the impurity activation of the LDD 57 and the impurity activation of the core pocket 58 of the core portion 501, impurity diffusion is suppressed compared to the bit line formed by the conventional method, and the fineness is reduced. It is advantageous to make.
  • FIG. 8 (d) and FIG. 9 are a schematic cross-sectional view of a corresponding part after the step following FIG. 8 (a) and a schematic top view of the die.
  • the gate electrode 551a of the core part 501 and the gate electrode 551 of the peripheral circuit part 502 have a sidewall 59 force.
  • the active part exposed without being covered by the gate electrode 551 and the sidewall 59 has a core part 501.
  • the bit line BL and the source / drain S / D of the peripheral circuit portion 502 are formed.
  • the sidewall 59 is formed by anisotropically etching back a silicon nitride film formed on the entire wafer surface by a thermal CVD method.
  • the bit line BL is formed by implanting arsenic using a resist mask having an opening only in the core part 501 and a gate electrode lower part 551a of the core part 501 and a side wall 59 on the side wall of this gate electrode lower part 551a as a mask. It is. Then, the source / drain SZD of the peripheral circuit portion 502 is doped with an impurity of arsenic, phosphorus, or boron by using a resist mask having an opening only in the peripheral circuit portion 502, the gate electrode 551, and the side wall 59 of the side wall of the gate electrode 551 as a mask. It can be formed by injection.
  • bit line BL when the bit line BL is formed using the sidewall 59 as a mask, the bit line can be implanted into a thin region exceeding the limit of lithography. It is advantageous for miniaturization of the bit line.
  • an offset OS is provided between the junction between the lower gate electrode 551a and the bit line BL, or Gate electrode lower part 551a It is possible to match the horizontal position of the die. As a result, the misalignment between the negative charge injected at the time of programming and the positive charge injected at the time of erasing can be suppressed, and the rewrite resistance is improved.
  • FIG. 10 (a) is a schematic cross-sectional view of the relevant part after the salicide process following FIG. 8 (d).
  • the exposed gate electrode lower 551a side wall surface and the gate electrode 551 side wall surface of the peripheral circuit portion 502 are exposed to the side wall surface 55 and the upper surface exposed without being covered with the side wall 59.
  • a conventional salicide process using cobalt can be applied to this step.
  • FIG. 10 (b) is a schematic cross-sectional view of the relevant part after the step following FIG. 10 (a).
  • a gap fill film 560 is formed between the gates of the core portion 501 and on the wafer main surface of the peripheral circuit portion 502 to flatten the surface.
  • a BPSG or TEOS as a gap fill film 560! /
  • a silicon oxide film by a CVD method such as HDP is deposited, and a gate is provided on the core portion 501 by a CMP method.
  • the above structure can be realized by polishing the cap film 56 as a pad film.
  • FIG. 10 (c) is a schematic cross-sectional view of the relevant part after the step following FIG. 10 (b).
  • the cap film 56 on the upper surface of the gate electrode lower portion 551a provided in the core portion 501 is removed, and the surface of the gate electrode lower portion 551a is exposed.
  • the cap film 56 on the gate electrode 551 of the peripheral circuit portion 502 has already been removed at the stage shown in FIG. Specifically, the nitride film as the cap film 56 is wet-etched by a phosphoric acid boil method to remove the cap film 56 on the upper surface of the lower gate electrode 551a.
  • FIG. 10 (d) is a schematic cross-sectional view of the relevant part after the step following FIG. 10 (c).
  • a contact hole 563 is opened in the peripheral circuit portion 502 as necessary. In this figure, only the contact hole 563 on the source drain SZD is shown. A contact is also opened on the polysilicon extending directly from the electrode.
  • the above structure can be realized by dry etching using a resist as a mask.
  • FIG. 10 (e) is a schematic cross-sectional view of the relevant part after the step following FIG. 10 (d).
  • a wiring material 564 and a cap film 565 thereon are deposited on the entire surface of the woofer.
  • the wiring material 564 is buried above the gate electrode lower part 551a of the core part 501 and inside the contact hole 563 of the peripheral circuit part 502.
  • tungsten or tungsten silicide is deposited as a wiring material 564 by a CVD method
  • a silicon nitride film is deposited as a cap film 565 by a CVD method.
  • FIGS. 11 (a) and 11 (b) show the part corresponding to the word line and the peripheral wiring above and the part not on the word line and the word line after the process following FIG. 10 (e). It is a cross-sectional schematic diagram of a portion corresponding to the peripheral wiring.
  • FIG. 12 is a schematic top view of a die having the peripheral wiring shown in FIGS. 11 (a) and 11 (b). Focusing on the core portion 501, as shown in FIG. 11 (a), the cap film 565 and the wiring material 564 are formed in the vertical direction (row direction) with the word line WL force and the bit line BL. Also, as shown in FIG. 11 (b), the gate electrode material between adjacent word lines WL is removed to form a gap.
  • the silicon oxide film and the silicon nitride Since the storage film in the ONO film outside the film sidewall and the bit line can be used as an etch stop film, a short circuit between the core plug and the bit line outside the BL does not occur, and there is no problem in device characteristics. It is out.
  • the wiring material 564 is embedded in the contact hole 563 to form the peripheral plug 566, and the peripheral wiring is formed by the patterning of the wiring material 564. 567 is formed. Specifically, by appropriately patterning the resist and performing dry etching, the word line WL of the core portion 501 and the wiring 567 of the peripheral circuit portion are formed. At this time, the cap film 565, the wiring material 564, and the gate electrode material are selectively etched.
  • FIGS. 13 (a) and 13 (b) are respectively after the process following FIG. 11 (a) and FIG. 11 (b).
  • FIG. 6 is a schematic cross-sectional view of a corresponding portion, and in each case, a gap fill film 568 is deposited on the entire surface of the wafer to flatten the surface.
  • the above structure can be realized by depositing a silicon oxide film by CVD such as BPSG, TEOS or HDP as the gap fill film 568 and polishing by CMP.
  • FIG. 14 (a) and FIG. 14 (b) are cross-sectional schematic views of the corresponding part after the process following FIG. 13 (a) and FIG. 13 (b), respectively, and FIG. 15 shows the die in this state.
  • FIG. 15 shows the die in this state.
  • FIG. As shown in these drawings, the core plug 569 and the core wiring 570 of the core section 501 and the second-layer peripheral wiring 571 of the peripheral circuit section 502 are formed.
  • the silicon oxide film, the silicon nitride film sidewall, and the bit line outside can be used as an etch stop film, and no short circuit occurs between the core plug and the bit line BL.
  • Such a structure can be realized by a very general method.
  • a predetermined wiring and an interlayer insulating film are formed by a widely used method to complete a semiconductor device.
  • Si N has been taken as an example of a memory cell with a buried bit line type SONOS structure
  • bit line formation can also be applied to a buried bit line type floating gate type memory.
  • the nitride film of the ONO film is used as an etch stop film to contact only the side opening. be able to. Therefore, a margin for contact displacement can be increased for the buried bit line type SONOS memory.
  • at least ONO film formation, peripheral circuit gate insulation film formation and gate electrode sidewall oxidation, and in some cases, sidewall deposition and at least peripheral portion L DD and source / drain implantation ion activation are performed.
  • a method of forming a bit line diffusion layer by ion implantation in the trench groove described in Embodiments 1 and 2, and a Si N sidewall described in Embodiment 3 are provided.
  • a SONOS structure of a buried bit line structure in which a bit line is self-aligned by combining with a method of forming a bit line by ion implantation will be described.
  • FIG. 17 corresponds to the step described in FIG. 10A in the cell manufacturing process in the third embodiment. That is, in this embodiment, following the process of FIG. 8 (a), instead of forming the bit line BL shown in FIG. Similarly, a trench groove is formed between the core pockets 58, a bit line injection layer 324 is formed on the inner surface of the groove, and a conductive film 320 such as polysilicon is embedded in the groove.
  • reference numeral 60 denotes a buried bit line side wall, and reference numeral 61 denotes polysilicon buried in the bit line groove.
  • the cell fabrication process in this example is basically the same as that in Example 3 except for this bit line formation process, and therefore only the bit line formation process will be described below. Description of this process shall be omitted.
  • FIG. 18 is a diagram illustrating a process for forming the structure shown in FIG. First, as shown in FIG. 18 (a), the gate electrode lower portion 55 having Si N sidewalls 59 on the sidewalls.
  • bit line groove (shallow trench groove) 305 for forming a bit line between them, and the inside of this groove 305 is formed using Si N sidewall 59 as a mask.
  • the first ion implantation for bit line formation is performed on the wall and bottom (Fig. 18 (b)).
  • an SiO bit line side wall 60 is formed on the side wall surface of the bit line groove 324 (see FIG.
  • bit line groove 32 using SiO bit lines and sidewalls 60 as masks.
  • polysilicon 61 is deposited and etched (Fig. 18 (d)).
  • Such polysilicon has the largest step in the core bit line. For this reason, the polysilicon in the peripheral circuit portion is removed entirely, remaining only in the bit line groove portion. Further, the core part is covered with a resist, and only the sidewalls of the peripheral circuit part are etched back to expose the tops of the gate electrodes and the source / drain surfaces of the peripheral circuit part.
  • a method of forming a bit line diffusion layer in the trench groove by ion implantation, and a method of forming a bit line by ion implantation with Si N sidewalls provided.
  • bit line diffusion layer is formed in the shallow trench to obtain stable electrical characteristics without increasing the cell area, and due to miniaturization of memory cells and contact misalignment. Thus, it is possible to simultaneously realize a structure that does not easily cause a short circuit between bit lines.
  • the present invention provides a buried bit line SONOS structure cell having a configuration in which a bit line diffusion layer is formed in a shallow trench and stable electric characteristics can be obtained without increasing the cell area.
  • the present invention provides a manufacturing method suitable for miniaturization of a buried bit line type non-volatile memory, and provides a structure in which a short between bit lines due to a displacement of a contact is not easily generated.

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Abstract

　導電体膜が埋め込まれたシャロートレンチ溝内にビットライン拡散層を設けてＳＯＮＯＳ構造セルとすることとした。これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。また、Ｓｉ３Ｎ４のサイドウォールを設けてイオン注入することでビットライン形成することとした。これにより、メモリセルの微細化が可能となる。 　 　

Description

半導体装置および半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置および半導体装置の製造方法に関し、より詳細には、ゲート 絶縁膜中に電荷を蓄積してデータ保持する半導体装置およびその製造方法に関す る。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。このような不揮発性メモリの技術分野においては、単位面積あたりのビット量を 高めて単位ビットあたりのコストを低減させるための技術開発が進められている。
[0003] 不揮発性メモリとしては、一般に、 NOR型や NAND型のアレイ形式のフローテイン グゲート式フラッシュメモリが使用されている。このうち、 NOR型のアレイ形式のフロ 一ティングゲート式フラッシュメモリはランダムアクセスが可能であるという特長を有す る反面、各セルごとにビットライン'コンタクトを設けることが必要とされるために高密度 ィ匕が難しいという問題がある。一方、 NAND型のアレイ形式のフローティングゲート 式フラッシュメモリはセルを直列接続させてビットライン'コンタクトの数を少なくするこ とができるためにセルの高密度配置が可能となる反面、ランダムアクセスができないと いう問題がある。また、フローティングゲート型のフラッシュメモリは、一般にそのトンネ ル絶縁膜の薄膜ィ匕が容易ではなぐこのことがメモリを大容量ィ匕する際の技術的な障 害となっている。
[0004] このような問題に対処するために、フローティングゲート型メモリの閾値を書き込み 電荷量により変化させ、これにより 1セルに多値データを記憶させるという方法が知ら れている。これは、通常のフローティングゲート型のフラッシュメモリではフローテイン グゲートの中に電荷が空間的に一様に蓄えられこの蓄積電荷量を制御することでセ ル 'トランジスタの閾値変化の読み取りがなされるのに対して、ゲート絶縁膜の少なく とも一部を電荷捕獲性の材料で形成しこの部分に捕獲された電荷の量を制御するこ とでセル'トランジスタの閾値の変化を読み取る形式のメモリセルである。具体的には 、ゲート電極直下のゲート絶縁膜構造を ON構造もしくは ONO構造とし、トランジスタ のソース'ドレイン近傍の Si N膜に局所的に電荷を蓄積させ、これにより 1セル当た
3 4
り 2ビットのデータ記憶を可能とするものである。このような形式のメモリとしては埋め 込みビットライン型 SONOS式などの形式が知られており、蓄積電荷は絶縁膜中に 必ずしも空間的に一様には分布せず、むしろ、電荷の注入ムラなどに起因する非一 様性を有することとなる。
[0005] 埋め込みビットライン型 SONOS式メモリのセル構造と埋め込みビットライン型のフ ローテイングゲート式メモリのセル構造とを比較すると、同じく埋め込みビットライン型 のメモリ'セルでありながら、電荷の保持形態の違いにカ卩え、埋め込みビットライン型 S ONOS式メモリのセル構造にお!ヽてはソースラインとビットラインが全く同じものであ るという点で異なっている。なお、埋め込みビットライン型 SONOS式メモリにおいて は、ビットラインは各セルのソースとドレインの役割を果たしているので、以降の説明 にお 、ては、セルのソースおよびドレインを意味する場合にもビットラインと!/、う表現を 用いる。
[0006] このような埋め込みビットライン型 SONOS式メモリは、フローティングゲート型のセ ルに比較して構造がシンプルであり、ランダムアクセス可能であるうえに、そのアレイ 構造はコンタクトレスであり、 1セルに 2ビットの情報を記憶できるために高密度の情報 記憶が可能であり（セル面積を約 1Z2に縮小化可能）、産業上極めて有用なデバイ スである。ここで、埋め込みビットライン構造とは、 SONOS式メモリのビットラインとな るソース'ドレイン拡散層をワードラインの下に形成することにより、 NOR型メモリであ りながら各トランジスタにビットライン'コンタクト窓を設けることを不要としたアレイ構造 である。
[0007] 図 1は、埋込みビットライン構造を有する SONOS構造の多値セルを形成するため の従来の作製プロセスを説明するための図で、図中 100は半導体基板、 101は窒化 膜などの絶縁膜、 102および 103はゥエル領域、 110は素子分離用トレンチ溝、 111 は素子分離用絶縁膜、 112は素子分離形成用レジストパターン、 121はトンネル絶 縁膜、 122はストレージ用窒化膜、 123は ONO構造の上部酸ィ匕膜、 124はビットライ ン拡散層、 131および 132はゲート酸ィ匕膜、 151はゲート電極、 161はコンタクトホー ル、そして 162は配線である。ここに示した従来例では、周辺回路の素子分離にシャ 口一'トレンチ 'アイソレーション（STI)を用いている。また、メモリセルアレイ部（コア部 )はプレーナ型の構造とされている一方、周辺回路部は CMOS構造とされ、コア部と 周辺回路部とは異なる構造となっている。
[0008] 図 1 (a)を参照すると、半導体基板 100の主面に絶縁膜 101を形成し、この絶縁膜 101上に、フォトリソグラフィ技術とエッチング技術とによりレジストパターン 112を形成 して、素子分離用トレンチ溝 110を設ける。例えば、半導体基板 100を p型半導体基 板とし、絶縁膜 101として Si N膜を lOOnm成長させ、レジスト塗布してこれをパター
3 4
ユングし、得られたレジストパターン 112を素子分離形成用のマスクとして所定箇所 の Si N膜と半導体基板をエッチングして深さ 350nm程度の素子分離用トレンチ 11
3 4
0を形成する。
[0009] 次に、素子分離形成用レジストパターン 112を除去して半導体基板 100の主面上 に埋め込み用絶縁膜を成長させ、 CMP法によって絶縁膜 101が露出するまで研磨 し、素子分離用トレンチ 110の内部のみに上記埋め込み用絶縁膜を残して素子分離 用絶縁膜 111とする。この素子分離用絶縁膜 111の形成後に絶縁膜 101を除去す る（図 1 (b) )。例えば、埋め込み用絶縁膜として 550nmの膜厚の HDP (高密度ブラ ズマ)酸ィ匕膜を用い、絶縁膜 101としての Si N膜の除去は燐酸によるエッチングに
3 4
より実行する。これに続いて、イオン注入により、周辺回路部にゥエル領域 102、 103 を形成する（図 l (c) )。この工程は、例えば、レジストを塗布してこれをパターユングし 、このレジストパターンをマスクとして用いてリンをイオン注入するなどして実行される 。なお、力かるリンのイオン注入に続いてさらにボロンのイオン注入を行って、ゥエル 領域 103をトリプルゥエル構造とするようにしてもょ 、。
[0010] さらに、トンネル絶縁膜 121、ストレージ用窒化膜 122、および上部酸ィ匕膜 123を順 次積層させて ONO構造を形成し、この積層膜の所定の箇所にフォトリソグラフィ技術 によりビットライン拡散層 124を形成するための開口部を設ける。そして、これらの開 口部からイオン注入してビットライン拡散層 124を形成する（図 1 (d) )。この工程は、 例えば、 HF処理によりコア部および周辺回路部の絶縁膜が除去された半導体基板 100の主面を熱酸ィ匕して膜厚 7nmのトンネル酸ィ匕膜を形成し、このトンネル酸ィ匕膜 上に 10nmの膜厚の CVD窒化膜を堆積し、さら〖こ、 CVD窒化膜の表面を熱酸ィ匕し て lOnmの膜厚の上部酸ィ匕膜を形成して ONO構造とする。また、ビットライン拡散層 形成用の開口部力 加速電圧 50KeVでドーズ量 1. O X 1015cm— 2の砒素をイオン 注入してビットライン拡散層 124が形成される。なお、上記 ONO構造はコア部のみな らず周辺回路部にも形成されることとなる力 この ONO構造は周辺回路部には不要 であるため、レジストパターユング技術により周辺回路部の ONO構造を除去する（図 1 ( ）。
[0011] これに続き、熱酸化により、互いに膜厚が異なる周辺回路用ゲート絶縁膜 131およ び 132を形成する（図 l (f) )。これらのゲート絶縁膜 131、 132は、例えば、先ず 900 °Cの熱処理により 8nmのゲート絶縁膜を形成し、レジストパターユングと HF処理を施 した後に、再度 900°Cで熱酸化して lOnmの膜厚の熱酸化膜を形成することで、そ の膜厚を lOnmと 13nmのように異ならせることができる。
[0012] このようなゲート絶縁膜の形成後、 ONO構造およびゲート絶縁膜の上にゲート電 極用導電性膜を成長させ、これにレジストパターユングとエッチング処理を施してヮー ドラインおよび周辺回路のゲート電極 151を形成する（図 1 (g) )。このゲート電極用導 電性膜は、例えば、熱 CVD法により成長させた厚み 180nmのポリシリコン膜とする。 最後に、レジストパターユングとイオン注入により、周辺回路部にソース'ドレイン領域 を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール 161、 および配線 162を形成する（図 1 (h) )。
[0013] このような片側 1ビットの従来の SONOS構造のセル'トランジスタは以下のような動 作をする。すなわち、ドレイン近傍において、書き込み動作時においてはチャネルホ ットエレクトロンが、消去動作時においてはバンド間トンネリングによるホットホールが 生成するが、これらの電子やホールはゲート絶縁膜中にトラップされる。一方、読み 出し動作時には、ソースとドレインを反転させてトラップされた電荷の正負の電荷量の 違いによる閾値の違いを検出する。片側 1ビット SONOS構造のセルを高密度に配 置するため、アレイには上述の埋め込み型のビットラインが用いられ、このビットライン は、書き込み ·消去動作時のドレイン、読み出し動作時のソースを兼ねている。また、 埋め込みビットラインを備えるプレーナ型 SONOS構造のセルでは、上述の ONO膜 によりビットライン拡散層とワードラインとの間の分離がなされる。
発明の開示
発明が解決しょうとする課題
[0014] 図 2は、埋め込みビットラインを有する SONOS構造セルの概念的な平面図（図 2 (a ) )および図 2 (a)の A— A'、 B-B C C'および D こ沿う各断面図（図 2 (b) )で ある。図中、符号 201はワードライン WL、符号 202はビットライン BL、符号 203はビッ トライン，コンタクト、そして符号 204はゲート絶縁膜である。この SONOS構造セルは NOR型セルでありながら、通常は複数のワードライン (WL : 201)毎に 1つのビットラ イン'コンタクト 203が配置されている。これは、ビットライン (拡散層） 202がゲート絶 縁膜 204を介してワードライン 201下に形成されていることによるメリットである。
[0015] し力しながら、セルの微細化に伴ってビットライン拡散層 202の幅は狭くなり、また短 チャネルィ匕を防止のために注入イオンのドーズ量を低くする必要性があることから、 ビットライン拡散層 202の抵抗が高くなり、結果としてコンタクトの数を増やさなければ ならなくなる。これは、ビットライン拡散層 202の抵抗が高くなると、動作時 (例えば、 プログラム時）にビットラインを流れる電流による電圧効果の影響により、ビットライン' コンタクト 203のすぐ横に位置しているワードライン 201とビットライン'コンタクト 203か ら離れて設けられて 、るワードライン 201のそれぞれに接続されて!、るセルへの実効 的な印加電圧が異なるために、各セル間においてビットライン'コンタクト 203からの 距離に依存した特性差を生じてしまうためである。
[0016] したがって、セルの微細化を進める上では、例えば、 16ワードライン毎にビットライ ン ·コンタクト 203を設けるレイアウトから、 8ワードライン毎にビットライン 'コンタクト 20 3を設けるレイアウトへと変更することが必要となる。しかしながら、このようなレイアウト では、埋め込みビットライン SONOS構造セルの利点であるところの小さなセル面積 という技術的特長を損なうこととなってしまう。このような問題を解決するためには、ビ ットライン拡散層 202の基板面上での平面的な表面積を大きくせずにビットライン拡 散層 202の抵抗を低くするという選択があり得る。
[0017] 本発明は、力かる問題に鑑みてなされたもので、その目的とするところは、ビットライ ン拡散層をシヤロートレンチの中に形成し、セル面積を増大させることなく安定した電 気的特性が得られる構成の埋め込みビットライン SONOS構造セルを提供することに ある。
[0018] また、本発明の他の目的は、埋め込みビットライン型不揮発メモリの微細化に適した 製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショートを生 じ難い構造を提供することにある。
特に、埋め込みビットライン型 SONOS式メモリに対しては、ビットラインの不純物の 拡散による横方向の拡がりを抑制し、ビットライン抵抗を小さくすることが可能な技術 の提供を目的とする。
課題を解決するための手段
[0019] 本発明は、力かる課題を解決するために、本発明の半導体装置は、埋め込みビット ライン構造を有し、ビットラインが内部に埋め込まれた溝の内面に導電層を備えてい る構成である。好ましくは、前記導電層は、不純物拡散層である。また、好ましくは、 前記不純物拡散層は、イオン注入により形成されたものである。また、前記溝は、基 板主面に設けられたトレンチ溝とすることができる。好ましくは、前記溝の側壁に形成 された不純物拡散層中の不純物濃度は、該溝の底面に形成された不純物拡散層中 の不純物濃度に比較して低濃度である。さらに好ましくは、前記溝の側壁に形成され た不純物拡散層表面に絶縁膜が設けられている。また、前記溝の内面には、底面の 不純物拡散層表面上に形成された高融点金属のシリサイド膜が設けられている。前 記高融点金属は、例えば、 Tiまたは Coである。
[0020] 本発明の第 1の半導体装置の製造方法は、半導体基板の主面上に素子分離によ り埋め込みビットライン形成領域を画定する第 1のステップと、前記画定された埋め込 みビットライン形成領域に溝を形成する第 2のステップと、前記溝の内面に導電層を 形成する第 3のステップと、前記溝内に導電体膜を埋め込む第 4のステップと、を備 えている構成である。好ましくは、前記第 2のステップにより形成される溝は、エツチン グにより形成されたトレンチ溝である。また、好ましくは、前記第 3のステップにより形 成される導電層は、イオン注入により形成された不純物拡散層である。
[0021] さらに好ましくは、前記第 3のステップにおけるイオン注入は、第 1および第 2のィォ ン注入工程からなり、第 1のイオン注入により前記溝の側壁にイオンを打ち込む第 1 のサブステップと、前記溝の側壁に形成された不純物拡散層表面に絶縁膜を形成す る第 2のサブステップと、第 2のイオン注入により前記溝の底部にイオンを打ち込む第 3のサブステップと、を備えている。前記第 3のサブステップに続いて、前記溝底面の 不純物拡散層表面上に高融点金属のシリサイド膜を形成する第 4のサブステップを 備えるようにしてもよい。
[0022] 好ましくは、第 4のステップにおける前記溝内への導電膜の埋め込みは、一様に成 膜された導電膜を CMP処理して前記溝内の導電膜を残存させることにより実行され るものである。また、好ましくは、前記第 3のステップは、前記半導体基板の主面に窒 化珪素のサイドウォールを予め設ける工程を備え、当該ステップにお 、てイオン注入 される領域は、前記サイドウォールによりセルファラインされる。
[0023] 本発明の第 2の半導体装置の製造方法は、半導体基板の主面上に、コラム方向に 延在する電極を形成する第 1のステップと、前記電極の側壁に窒化珪素のサイドゥォ ールを形成する第 2のステップと、前記窒化珪素のサイドウォールをマスクとしてィォ ン注入しビットラインをセルファライン形成する第 3のステップと、前記半導体基板上 にロウ方向に延在するワードラインを形成する第 4のステップと、前記ワードラインが 設けられて 、な 、領域の前記コラム方向に延在する電極の一部を除去して複数の電 極に分離する第 5のステップと、を備えている構成である。好ましくは、前記半導体基 板の主面には酸ィ匕膜 窒化膜 酸ィ匕膜の積層膜 (ONO膜)が予め設けられており、 前記第 1のステップは、前記電極で被覆されて 、な 、領域の前記 ONO膜のうちの少 なくとも窒化膜を除去する工程を備えている。
[0024] また、好ましくは、前記第 2のステップは、前記電極の側壁下端部の前記半導体基 板表面近傍領域にイオン注入してコアポケットを形成する工程を備えて ヽる。また、 好ましくは、前記第 3のステップにおけるイオン注入は、前記電極下端部から所定の 間隔だけ離隔したオフセット領域に実行されるものである。さらに好ましくは、前記第 3のステップは、少なくとも前記ビットラインの露出表面をシリサイドィ匕するサブステツ プを備えている。
発明の効果
[0025] 本発明によれば、導電体膜が埋め込まれたシヤロートレンチ溝内にビットライン拡散 層を設けて SONOS構造セルとすることができるので、ビットライン拡散層の半導体基 板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セ ル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。
[0026] また、本発明によれば、 Si Nのサイドウォールを設けてイオン注入することでビット
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ライン形成することとしたので、メモリセルの微細化が可能となる。
[0027] さらに、トレンチ溝内にビットライン拡散層をイオン注入により形成する手法と、 Si N
3 のサイドウォールを設けてイオン注入することでビットライン形成する手法とを組み合
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わせ、ビットラインをセルファライン形成した埋込みビットライン構造の SONOS構造と すれば、セル面積を増大させることなく安定した電気的特性を得ることと、メモリセル の微細化とを同時に実現することが可能となる。
図面の簡単な説明
[0028] [図 1] (a)一 (h)は埋込みビットライン構造を有する SONOS構造の多値セルを形成 するための従来の作製プロセスを説明するための図である。
[図 2]埋め込みビットラインを有する SONOS構造セルの概念的な平面図（a)および 図（a)の A— A B-B C および D こ沿う各断面図（b)である。
[図 3] (a)一 (h)は本発明の埋込みビットライン構造を有する SONOS構造の多値セ ルを形成するための本実施例の作製プロセスを説明するための図である。
[図 4] (a)一 (e)は本発明の埋込みビットライン構造を有する SONOS構造の多値セ ルを形成するための第 2の作製プロセスを説明するための図である。
[図 5]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成す るためのプロセスを説明するための図で、単一のダイ領域の上面概略図である。
[図 6]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成す るためのプロセスを説明するための図で、図（a)はダイのコア部力も周辺回路部に至 る断面の概略図、図 (b)は図 (a)に続き ONO膜を形成した後の断面概略図、図 (c) は図 (b)に続く工程後の該当部の断面概略図、図 (d)は図 (a)に続く工程後の該当 部の断面概略図である。
[図 7]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成す るためのプロセスを説明するための図で、図 6 (d)の状態のダイの上面概略図である [図 8]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成す るためのプロセスを説明するための図で、図（a)は図 6 (d)に続く工程後の該当部の 断面概略図、図（b)はコアポケットへのイオン注入角度を 0度とした場合の図 6 (d)に 続く工程後の該当部の断面概略図、図（c)は図 (b)に続いて 2回目のイオン注入を 実行してビットライン BLを形成した後の該当部の断面概略図、図（d)は図（a)に続く 工程後の該当部の断面概略図である。
[図 9]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成す るためのプロセスを説明するための図で、図 8 (a)に続く工程後のダイの上面概略図 である。
[図 10]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するためのプロセスを説明するための図で、図（a)は図 8 (d)に続くサリサイド工程後 の該当部の断面概略図、図 (b)は図 (a)に続く工程後の該当部の断面概略図、図 (c )は図 (b)に続く工程後の該当部の断面概略図、図 (d)は図 (c)に続く工程後の該当 部の断面概略図、図（e)は図（d)に続く工程後の該当部の断面概略図である。
[図 11]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するためのプロセスを説明するための図で、図（a)および図（b)は、図 10 (e)に続く 工程後における、ワードラインおよびこの上の周辺配線に該当する部分およびワード ラインおよびワードライン上にない部分の周辺配線に該当する部分の断面概略図で ある。
[図 12]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するためのプロセスを説明するための図で、図 11 (a)および図 11 (b)に示した周辺 配線を有するダイの上面概略図である。
[図 13]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するためのプロセスを説明するための図で、図（a)および図（b)は各々、図 11 (a)お よび図 11 (b)に続く工程後における該当部の断面概略図である。
[図 14]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するためのプロセスを説明するための図で、図（a)および図（b)は各々、図 13 (a)お よび図 13 (b)に続く工程後における該当部の断面概略図である。
[図 15]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するためのプロセスを説明するための図で、ダイの上面概略図である。
[図 16]実施例 3の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するためのプロセスを説明するための図で、コア部に設けられているコンタクト孔に位 置ずれがある状態を示す図である。
[図 17]実施例 3におけるセルの作製プロセスにおいて図 10 (a)で説明した工程に対 応するものである。
[図 18] (a)一 (e)は、図 17に示した構造を形成するためのプロセスを説明する図であ る。
発明を実施するための最良の形態
[0029] 以下に図面を参照して、本発明の実施の形態について説明する。
実施例 1
[0030] 図 3は、本発明の埋込みビットライン構造を有する SONOS構造の多値セルを形成 するための本実施例の作製プロセスを説明するための図で、図中 300は半導体基板 、 301は窒化膜などの絶縁膜、 302および 303はゥエル領域、 304はビットライン形 成用マスク、 305はビットライン形成用シヤロートレンチ溝、 310は素子分離用トレン チ溝、 311は素子分離用絶縁膜、 321はトンネル絶縁膜、 322はストレージ用窒化膜 、 323は ONO構造の上部酸ィ匕膜、 324はトレンチ溝内ビットライン拡散層、 320はビ ットライントレンチ内に埋め込まれた導電体膜、 331および 332はゲート酸ィ匕膜、 351 はゲート電極、 361はコンタクトホール、そして 362は配線である。
[0031] 図 3 (a)を参照すると、半導体基板 300の主面に絶縁膜 301を形成し、この絶縁膜 301上に、フォトリソグラフィ技術とエッチング技術とによりレジストパターンを形成して 素子分離用トレンチ溝 310を設け、半導体基板 300の主面上に埋め込み用絶縁膜 を成長させ、 CMP法によって絶縁膜 301が露出するまで研磨し、素子分離用トレン チ 310の内部のみに上記埋め込み用絶縁膜を残して素子分離用絶縁膜 311とする
[0032] 例えば、半導体基板 300を p型半導体基板とし、絶縁膜 301として Si N膜を 100η m成長させ、レジスト塗布してこれをパターユングし、得られたレジストパターンを素子 分離形成用のマスクとして所定箇所の Si N膜と半導体基板をエッチングして深さが
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350nm程度の素子分離用トレンチ 310を形成する。そして、埋め込み用絶縁膜とし て例えば 550nmの膜厚の HDP (高密度プラズマ）酸化膜を成長させ、 CMP法によ り素子分離用トレンチ 310内にのみ HDP酸ィ匕膜が残るようにする。なお、絶縁膜 30 1としての Si N膜の除去は燐酸によるエッチングにより実行する。
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[0033] これに続いて、レジストパターユングにより、ビットライン形成用マスク 304を形成し、 エッチングによりビットライン形成用シヤロートレンチ溝 305を形成する（図 3 (b) )。こ のエッチングは、ビットライン形成用マスク 304の開口部から Si N膜をエッチングし、
3 4
さらに半導体基板 300を例えば lOOnm程度エッチングする。この後ビットライン形成 用マスク 304を除去し、イオン注入によりトレンチ溝内ビットライン拡散層 324を形成 する（図 3 (c) )。このときのイオン注入条件は、例えば、加速電圧を 35KeV、砒素の ドーズ量を 2 X 1015cm— 2とし、トレンチ溝の側面へもイオンが打ち込まれるようにチル ト角 30度の 2方向注入な 、しは 4方向注入とする。
[0034] 膜厚が lOOnmの窒化膜を貫通させて下地の半導体基板 300 (Si基板）に砒素ィォ ンを注入するのに必要な加速エネルギは l lOKeV以上であるので、ビットライン用ト レンチ溝 305以外の領域の半導体基板 300に砒素イオンが注入されることはない。 すなわち、ビットライン用トレンチ溝 305内にのみ砒素イオンが注入されることとなる。 なお、ビットライン形成用マスク 304を残したままビットライン用トレンチ溝 305内にィ オン注入するようにすることも可能である力 この場合のイオン注入は、ビットライン形 成用マスク 304の高さを考慮してイオン注入時のチルト角を設定することとなる。
[0035] 次に、半導体基板 300の主面全面に導電体膜を成長させ、これを CMP処理してビ ットライン形成用シヤロートレンチ溝 305内にのみ導電体膜 320が埋め込まれるように する（図 3 (d) )。つまり、シヤロートレンチ溝 305の内面に導電体膜 320を備えた構造 である。この導電体膜 320としては、例えば、 l X 102Gcm— 3のリン濃度の膜厚 200nm のポリシリコン膜とし、これを CMP処理してビットライン形成用シヤロートレンチ溝 305 内への導電体膜 320の埋め込みを行う。この後、絶縁膜 301を除去し、イオン注入に より、周辺回路部にゥエル領域 302、 303を形成する（図 3 (e) )。この工程は、例えば 、レジストを塗布してこれをパターユングし、このレジストパターンをマスクとして用いて リンをイオン注入するなどして実行される。なお、力かるリンのイオン注入に続いてさら にボロンのイオン注入を行って、ゥエル領域 303をトリプルゥエル構造とするようにして ちょい。
[0036] さらに、トンネル絶縁膜 321、ストレージ用窒化膜 322、および上部酸ィ匕膜 323を順 次積層させて ONO構造を形成し、フォトリソグラフィ技術により、周辺回路部の ONO 構造を除去し、互いに膜厚が異なる周辺回路用ゲート絶縁膜 331および 332を熱酸 化により形成する（図 3 (f) )。この工程は、例えば、 HF処理によりコア部および周辺 回路部の絶縁膜が除去された半導体基板 300の主面を熱酸ィ匕して膜厚 7nmのトン ネル酸ィ匕膜を形成し、このトンネル酸ィ匕膜上に lOnmの膜厚の CVD窒化膜を堆積し 、さらに、 CVD窒化膜の表面を熱酸ィ匕して lOnmの膜厚の上部酸ィ匕膜を形成して O NO構造とする。また、ゲート絶縁膜 331、 332は、例えば、先ず 900°Cの熱処理によ り 8nmのゲート絶縁膜を形成し、レジストパターユングと HF処理を施した後に、再度 900°Cで熱酸化して lOnmの膜厚の熱酸化膜を形成することで、その膜厚を lOnm と 13nmのよう〖こ異ならせることができる。
[0037] このようなゲート絶縁膜の形成後、 ONO構造およびゲート絶縁膜の上にゲート電 極用導電性膜を成長させ、これにレジストパターユングとエッチング処理を施してヮー ドラインおよび周辺回路のゲート電極 351を形成する（図 3 (g) )。このゲート電極用導 電性膜は、例えば、熱 CVD法により成長させた厚み 180nmのポリシリコン膜とする。 最後に、レジストパターユングとイオン注入により、周辺回路部にソース'ドレイン領域 を形成し、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール 361、 および配線 362を形成する（図 3 (h) )。
[0038] このようにして、導電体膜 320が埋め込まれたシヤロートレンチ溝 305内にビットライ ン拡散層 324が設けられた SONOS構造セルが得られ、ビットライン拡散層の半導体 基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができる 。これにより、セル面積を増大させることなく安定した電気的特性の半導体記憶装置 が得られる。
実施例 2 [0039] 本実施例は、埋め込みビットラインの拡散層の抵抗を、実施例 1におけるビットライ ン拡散層の抵抗に比較してさらに低くする場合のセルの作製プロセスに関するもの である。
[0040] 図 4は、本実施例の埋込みビットライン構造を有する SONOS構造の多値セルを形 成するための作製プロセスを説明するための図で、図中の符号 312はビットライン形 成用シヤロートレンチ溝 305の側壁に設けられた導電性もしくは絶縁性の膜であり、 3 25および 326は第 1および第 2のビットラインの拡散層である。なお、図 3に示したも のと同じ要素には同じ符号を付して図示している。
[0041] 図 3 (a)を用いて説明したのと同様にして素子分離用トレンチ 310の内部に素子分 離用絶縁膜 311を形成した後に、レジストパターユングにより、ビットライン形成用マス ク 304を形成し、エッチングによりビットライン形成用シヤロートレンチ溝 305を形成す る（図 4 (a) )。このエッチングは、ビットライン形成用マスク 304の開口部力も Si N膜
3 4 をエッチングし、さらに半導体基板 300を例えば lOOnm程度エッチングする。
[0042] この後ビットライン形成用マスク 304を除去し、イオン注入 (I2 )により第 1のトレンチ 溝内ビットライン拡散層 325を形成する（図 4 (b) )。このときのイオン注入条件は、後 述する第 2のトレンチ溝内ビットライン拡散層形成のためのイオン注入よりも少ない注 入量とされ、例えば、加速電圧を 20KeV、砒素のドーズ量を 5 X 1014cm— 2とし、トレ ンチ溝の側面へもイオンが打ち込まれるようにチルト角 30度の 2方向注入ないしは 4 方向注入とする。
[0043] 次に、導電膜もしくは絶縁膜を半導体基板 300の主面全面に成膜し、ビットライン 形成用シヤロートレンチ溝 305の側面にのみ当該膜 312が残るように異方性エツチン グを施す（図 4 (c) )。この工程は、トランジスタの側壁にサイドウォールを形成するのと 同様の要領で実行することができる。具体的には、例えば膜厚が 50nmの酸ィ匕膜を 成長させ、これを異方性エッチングしてシヤロートレンチ溝 305の側面にのみ当該膜 312を残す。なお、この膜 312を導電膜であるポリシリコン膜としてもよい。この絶縁膜 312は保護膜として作用する。
[0044] さらに、絶縁膜 301および膜 312をマスクとして、 2回目のイオン注入 (I2 )を施し、
2 シヤロートレンチ溝 305の底部に第 2のトレンチ溝内ビットライン拡散層 326を形成す る（図 4 (d) )。このときのイオン注入条件は、既に述べたように、第 1のトレンチ溝内ビ ットライン拡散層形成のためのイオン注入よりも高い注入量とされ、例えば、加速電圧 を 35KeV、砒素のドーズ量を 2 X 1015cm— 2とし、トレンチ溝の底部のみにイオン注入 されるようにチルト角を 0度とする。なお、所望により、トレンチ溝の側面へもイオンが 打ち込まれるチルト角として 2方向注入ないしは 4方向注入としてもよい。
[0045] なお、図示はしないが、図 4 (d)の工程に続いて、トレンチ溝内ビットライン拡散層 3 26の上部に、高融点金属（例えば、 Tiや Coなど）によるシリサイド膜を形成しておくよ うにしてもよい。図 4 (d)に示されているように、 Si表面が露出しているのはトレンチ溝 内ビットライン拡散層 326のみであるから、公知のシリサイド膜形成法により、このトレ ンチ溝内ビットライン拡散層 326の上部にのみシリサイド膜を形成することは容易であ る。シリサイドの形成条件としては、例えば、先ず高融点金属を成長させ、 Si面に接し ている高融点金属のみを熱処理によりシリサイドィ匕する。そして、シリサイドィ匕しなかつ た高融点金属はウエット処理により除去し、シリサイドィ匕した高融点金属に再度の熱 処理を施して低抵抗化する。
[0046] 次に、半導体基板 300の主面全面に導電体膜を成長させ、これを CMP処理してビ ットライン形成用シヤロートレンチ溝 305内にのみ導電体膜 320が埋め込まれるように する（図 4 (e) )。この導電体膜 320としては、例えば、 1 Χ 102 η— 3のリン濃度の膜厚 200nmのポリシリコン膜とし、これを CMP処理してビットライン形成用シヤロートレン チ溝 305内への導電体膜 320の埋め込みを行う。
[0047] この後、図 3 (e)を用いて説明したように、絶縁膜 301を除去し、イオン注入により、 周辺回路部にゥエル領域 302、 303を形成する。この工程においても、例えば、レジ ストを塗布してこれをパターユングし、このレジストパターンをマスクとして用いてリンを イオン注入するなどして実行される。なお、力かるリンのイオン注入に続いてさらにボ ロンのイオン注入を行って、ゥヱル領域 303をトリプルゥヱル構造とするようにしてもよ い。
[0048] さらに、図 3 (f)同様に、トンネル絶縁膜 321、ストレージ用窒化膜 322、および上部 酸ィ匕膜 323を順次積層させて ONO構造を形成し、フォトリソグラフィ技術により、周 辺回路部の ONO構造を除去し、互いに膜厚が異なる周辺回路用ゲート絶縁膜 331 および 332を熱酸化により形成する。この工程は、例えば、 HF処理によりコア部およ び周辺回路部の絶縁膜が除去された半導体基板 300の主面を熱酸ィ匕して膜厚 7n mのトンネル酸ィ匕膜を形成し、このトンネル酸ィ匕膜上に lOnmの膜厚の CVD窒化膜 を堆積し、さら〖こ、 CVD窒化膜の表面を熱酸ィ匕して lOnmの膜厚の上部酸ィ匕膜を形 成して ONO構造とする。また、ゲート絶縁膜 331、 332は、例えば、先ず 900°Cの熱 処理により 8nmのゲート絶縁膜を形成し、レジストパターユングと HF処理を施した後 に、再度 900°Cで熱酸化して lOnmの膜厚の熱酸化膜を形成することで、その膜厚 を lOnmと 13nmのように異ならせることができる。
[0049] このようなゲート絶縁膜の形成後、 ONO構造およびゲート絶縁膜の上にゲート電 極用導電性膜を成長させ、これにレジストパターユングとエッチング処理を施してヮー ドラインおよび周辺回路のゲート電極 351を形成する。このゲート電極用導電性膜は 、例えば、熱 CVD法により成長させた厚み 180nmのポリシリコン膜とする。最後に、 レジストパター-ングとイオン注入により、周辺回路部にソース'ドレイン領域を形成し 、必要に応じて、シリサイド形成、層間絶縁膜成長、コンタクトホール 361、および配 線 362を形成する。
[0050] このようにして、導電体膜 320が埋め込まれたシヤロートレンチ溝 305内に第 1およ び第 2のビットライン拡散層 325および 326が設けられた SONOS構造セルが得られ る。このセルのビットライン拡散層は第 1のビットライン拡散層 325と第 2のビットライン 拡散層 326とで構成され、実施例 1のセルよりもさらにビットライン拡散層の抵抗を低 くすることができる。これにより、セル面積を増大させることなくさらに安定した電気的 特性の半導体記憶装置が得られる。
実施例 3
[0051] 本実施例は、コア部に設けられたゲート電極（下部）の側壁に形成された Si Nの
3 4 サイドウォールを用いてイオン注入を行 、、これによりビットラインをセルファラインで 形成した本発明の埋込みビットライン構造を有する SONOS構造の多値セルを形成 する例である。詳細は後述する力 Si Nのサイドウォールを用いてイオン注入するこ
3 4
とで狭 、領域にイオンを打ち込むことができ、細 、線幅でビットラインを形成すること が可能となる。また、サイドウォールとして Si Nを用いることとしているために、ビットラ インへのセルファライン'コンタクトが可能となる。
[0052] 図 5— 14は、本実施例の埋込みビットライン構造を有する SONOS構造の多値セ ルを形成するためのプロセスを説明するための図である。
[0053] 図 5は単一のダイ領域の上面概略図で、 1つのダイ領域 500はコア部 501と周辺回 路部 502とを含む。コア部 501の外周部には、素子分離境界 503、第 1のコアゥエル 境界 504、および第 2のコアゥエル境界 505が設けられている。また、周辺回路部 50 2の一部には、第 1の周辺ゥエル境界 506および第 2の周辺ゥエル境界 507で区画さ れた領域内に、素子分離境界 508a、 508b,および 508cで画定された領域が設け られている。なお、後述するように、コア部 501にはメモリセルトランジスタのアレイが 形成され、周辺回路部 502には周辺トランジスタおよびその他の素子が多数形成さ れること〖こなる。
[0054] 図 6 (a)は、ダイのコア部力も周辺回路部に至る断面の概略図である。半導体基板 50中には第 1および第 2のゥエルが形成されており、後に活性領域となる領域の半導 体基板 50表面は犠牲膜 53により被覆されている。また、活性領域を区分けするため の素子分離領域にはシヤロートレンチ 54が形成されている。なお、埋め込みビットラ イン型 SONOS式メモリにお 、ては、その特徴としてコア部 501内部に素子分離領域 を設けることは必須ではない。従って、この図に示したゥエル構造は、埋め込みビット ライン型 SONOS式メモリに関して必ずしも必須のものと!/、うわけではな 、。具体的な 作製プロセスは、半導体基板 50としてシリコン基板を、犠牲膜 53として熱酸化により 形成されるシリコン酸化膜を、素子分離構造として公知の方法により形成されるシャロ 一トレンチ 54を、ゥエル 51、 52としてパターユングされたフォトレジストをマスクとして 使用してその開口部力 所定領域に所定深さでイオン注入法により注入されたポロ ンおよびリンおよび砒素を用いる。
[0055] 図 6 (b)は、図 6 (a)に続き ONO膜を形成した後の断面概略図である。コア部 501 には半導体基板 50の主面側から、トンネル膜 521、ストレージ膜 522、およびトップ 膜 523が順次積層されており、周辺回路部 502に設けられた活性領域には厚いゲー ト絶縁膜 531と薄いゲート絶縁膜 532が形成されている。なお、活性領域の半導体 基板 50中には、それぞれ閾値調整用の不純物注入 I2— I2がなされている。具体的 な作製プロセスは、図 6 (a)の状態から、閾値調整としてボロン、リン、または砒素など の不純物を打ち込み、トンネル膜 521として犠牲膜 53としてのシリコン酸ィ匕膜をフッ 酸 (HF)で半導体基板 50の主面全面から剥離した後に熱酸化法により形成されるシ リコン酸化膜を形成する。また、ストレージ膜 522としては半導体基板 50上のゥエー ハ全面に熱 CVD法により堆積されるシリコン窒化膜を、トップ膜 523としてはストレー ジ膜 522である窒化膜の表面を熱酸ィ匕して形成されたシリコン酸ィ匕膜または当該窒 化膜上に熱 CVD法で堆積されたシリコン酸ィ匕膜を用いる。
[0056] 厚いゲート絶縁膜 531は、 2度の熱酸化を行ういわゆる「ダブルゲートプロセス」の 結果として膜厚が厚くなるもので、フォトレジストをパターユングしてコア部 501を覆い 、ドライエッチングにより周辺回路部 502に形成されているトップ膜 523とストレージ膜 522とを除去し、さらにフッ酸により周辺回路部 502のトンネル膜 521を除去し、シリコ ン酸化膜 (熱酸化膜)を形成する。
[0057] また、薄いゲート絶縁膜 532としては、厚いゲート絶縁膜 531を形成した後にレジス トをパターユングし、所定の位置を開口してこの開口部力もフッ酸によるエッチングを 施して、その領域に熱酸ィ匕法により形成されたシリコン酸ィ匕膜を用いる。なお、トンネ ル膜（SiO ) 521とストレージ膜（Si N ) 522とトップ膜（SiO ) 523の積層膜が ONO
2 3 4 2
膜となる。
[0058] 図 6 (c)は、図 6 (b)に続く工程後の該当部の断面概略図である。コア部 501には、 上記 ONO膜の上にゲート電極膜 55とキャップ膜 56とが積層されて形成されており、 周辺回路部 502にはゲート電極膜 55のみが形成されている。詳細は後述する力 こ のようにしておくと、コア部 501のワードラインと周辺回路部 502のプラグと配線とを同 時に形成することができるようになる。具体的な作製プロセスは、ゲート電極膜 55とし ては、熱 CVD法により形成されたドープト（またはアンド一プト） 'アモルファスシリコン またはドーブト（またはアンド一ブト） ·ポリシリコンを用いる。キャップ膜 56としては、熱 CVD法またはプラズマ CVD法により堆積されるシリコン窒化膜を用い、さらにパター ユングしたレジストをマスクとして用いたドライエッチングにより周辺回路部 502のキヤ ップ膜 56だけを除去する。
[0059] 図 6 (d)は、図 6 (a)に続く工程後の該当部の断面概略図である。コア部 501ではゲ ート電極 551の下部となる部分 551aが、周辺回路部 502ではゲート電極 551および 低濃度ドープドレイン (LDD) 57が形成されて 、る。
[0060] 図 7は、図 6 (d)の状態のダイの上面概略図である。ここで注意すべき点は、この時 点でコア部 501に残っているゲート電極下部 551aは、最終的な半導体装置におい てすべてが残るわけではないことである。すなわち、この段階ではゲート電極下部 55 laはビットライン方向（コラム方向）に伸びた複数のストライプ状に形成されており、後 述の工程でワードライン方向（ロウ方向）に複数に分離される。
[0061] 図 8 (a)は、図 6 (d)に続く工程後の該当部の断面概略図である。コア部 501のゲー ト電極下部 551aが設けられていない部分の ONO膜のトップ膜 523とストレージ膜 52 2とが除去されている。これにより、ストレージ膜 522が後述するビットラインの上に重 ならない構造とすることができ、書き換え耐性の向上が期待できる。また、コア部 501 には、所定のチルト角でイオン注入を行うことによりコアポケット 58が形成されている（ ポケット構造)。これにより、ビットライン間隔が狭くなると生じ易くなる短チャンネル効 果を抑制することができる。従来方法のようにビットラインをレジストマスクによりイオン 注入して形成する場合には、最小線幅が 130nmを下回るとビットライン形成が困難 になり、とりわけ最小線幅が 90nmを下回る場合にはその形成は極めて困難となる。 これに対して、上述した本発明の方法では、ゲート電極下部 551aをマスクとしてコア ポケット 58を形成するため、レジストマスクを用いる従来方法に比較してビットラインの 微細化が可能となる。
[0062] 図 8 (b)は、コアポケット 58へのイオン注入角度を 0度とした場合の図 6 (d)に続くェ 程後の該当部の断面概略図である。図 8 (a)では、所定のチルト角でイオン注入して ゲート電極下部 551aの下端領域にコアポケット 58を形成した力 この図では、イオン 注入角度を 0度としてゲート電極下部 551a相互間の半導体基板 50主面領域にコア ポケット 58を形成している。また、図 8 (c)は、図 8 (b)に続いて 2回目のイオン注入を 実行してビットライン BLを形成した後の該当部の断面概略図である。
[0063] 図 6 (d)、図 8 (a)、図 8 (b)、および図 8 (c)に示した各構造は、具体的には、レジス トをパターユングしてキャップ膜 56およびゲート電極膜 55をドライエッチングして上記 のコア部 501のゲート電極下部 551aおよび周辺回路部 502のゲート電極 551の構 造を実現できる。また、 LDD57は、所定部分を開口させたレジストおよび周辺回路 部 502のゲート電極 551自体をマスクとして用いてイオン注入することにより形成でき る。さらに、コア部 501のコアポケット 58およびビットライン BLは、コア部 501を開口し たレジストとコア部 501のゲート電極下部 551aをマスクとして用いてイオン注入するこ とにより形成できる。
[0064] 図 8 (c)に示した時点でビットライン注入を行うと、周辺回路部 502のゲート電極 55 1の側壁およびコア部 501のゲート電極下部 551aの側壁の酸化、周辺回路部 502 の LDD57の不純物活性化、ならびにコア部 501のコアポケット 58の不純物活性化 の後にビットライン注入することができるので、従来の方法で形成されるビットラインに 比較して不純物拡散が抑制されて、微細化に有利である。
[0065] 図 8 (d)および図 9は、図 8 (a)に続く工程後の該当部の断面概略図およびダイの 上面概略図である。コア部 501のゲート電極下部 551aおよび周辺回路部 502のゲ ート電極 551にはサイドウォール 59力 ゲート電極 551およびサイドウォール 59に被 覆されずに露出している活性領域には、コア部 501のビットライン BLと周辺回路部 5 02のソース'ドレイン S/Dが形成されている。具体的な作製プロセスとしては、サイド ウォール 59は熱 CVD法によりゥヱーハ全面に形成されたシリコン窒化膜を非等方的 にエッチバックすることにより形成される。また、ビットライン BLはコア部 501にのみ開 口部を有するレジストマスクとコア部 501のゲート電極下部 551aおよびこのゲート電 極下部 551a側壁のサイドウォール 59をマスクとして砒素を注入することにより形成さ れる。そして、周辺回路部 502のソース'ドレイン SZDは周辺回路部 502にのみ開 口部を有するレジストマスクとゲート電極 551およびこのゲート電極 551側壁のサイド ウォール 59をマスクとして砒素またはリンあるいはボロンの不純物を注入することによ り形成することができる。
[0066] 図 8 (d)に図示したように、サイドウォール 59をマスクとしてビットライン BLを形成す ると、リソグラフィの限界を超えた細さの領域にビットライン注入することが可能となる ため、ビットラインの微細化に有利である。また、後続の工程を経た後でも、熱バジェ ットを一定値よりも小さくすることで、ゲート電極下部 551aとビットライン BLとの接合間 にオフセット（OS)をもたせたり、あるいはこの接合位置とゲート電極下部 551aのエツ ジの横方向の位置とを一致させることができる。これにより、プログラム時に注入され る負の電荷と消去時に注入される正の電荷の位置ずれを抑えることができ、書き換え 耐性が向上する。
[0067] 図 10 (a)は、図 8 (d)に続くサリサイド工程後の該当部の断面概略図である。コア部 501に形成されたビットライン BLの表面、周辺回路部 502に形成されたソース'ドレイ ン SZDの露出部表面、コア部 501のゲート電極下部 551a側壁のサイドウォール 59 およびキャップ膜 56で被覆されずに露出しているゲート電極下部 551a側壁面、周 辺回路部 502のゲート電極 551側壁のサイドウォール 59で被覆されずに露出してい る側壁面と上面、がシリサイド化（図中に波線で示した部分)されている。この工程に は、コバルトを用いた従来のサリサイドプロセスを適用可能である。なお、図 10 (a)に 見られるコア部 501のゲート電極下部 551a側壁のサイドウォール 59およびキャップ 膜 56で被覆されずに露出している表面のシリサイドは、プロセス上不可避的に形成 されるものであって技術上の特別な役割を果たすわけではない。
[0068] 図 10 (b)は、図 10 (a)に続く工程後の該当部の断面概略図である。コア部 501の ゲート間および周辺回路部 502のゥエーハ主面上にギャップフィル膜 560が形成さ れて表面が平坦化されている。具体的な作製プロセスとしては、ギャップフィル膜 56 0として、 BPSGや TEOSある!/、は HDPなどの CVD法によるシリコン酸化膜を堆積し 、 CMP法でコア部 501に設けられているゲート上のキャップ膜 56をパッド膜としてポ リッシュすることにより上記の構造を実現できる。
[0069] 図 10 (c)は、図 10 (b)に続く工程後の該当部の断面概略図である。コア部 501に 設けられたゲート電極下部 551a上面のキャップ膜 56が除去されてゲート電極下部 5 51aの表面が露出している。なお、周辺回路部 502のゲート電極 551上のキャップ膜 56は図 Dに示した段階で既に取り除かれている。具体的には、燐酸ボイル法によりキ ヤップ膜 56としての窒化膜をウエットエッチすることでゲート電極下部 551a上面のキ ヤップ膜 56を除去する。
[0070] 図 10 (d)は、図 10 (c)に続く工程後の該当部の断面概略図である。必要に応じて、 周辺回路部 502にコンタクト孔 563が開口されている。なお、この図ではソース'ドレ イン SZD上へのコンタクト孔 563のみが図示されているが、当然のことながらゲート 電極から直接延びているポリシリコン上へもコンタクトが開口されることになる。具体的 には、レジストをマスクとしてドライエッチングすることにより上記の構造を実現できる。
[0071] 図 10 (e)は、図 10 (d)に続く工程後の該当部の断面概略図である。ゥ ーハの全 面に、配線材 564とその上のキャップ膜 565が堆積されている。このとき、コア部 501 のゲート電極下部 551aの上方および周辺回路部 502のコンタクト孔 563の内部へ 配線材 564が埋め込まれることになる。具体的には、配線材 564として CVD法により タングステンまたはタングステンシリサイドを堆積し、キャップ膜 565として CVD法によ りシリコン窒化膜を堆積する。
[0072] 図 11 (a)および図 11 (b)は、図 10 (e)に続く工程後における、ワードラインおよびこ の上の周辺配線に該当する部分およびワードラインおよびワードライン上にない部分 の周辺配線に該当する部分の断面概略図である。
[0073] また、図 12は、図 11 (a)および図 11 (b)に示した周辺配線を有するダイの上面概 略図である。コア部 501に着目すると、図 11 (a)に示すように、キャップ膜 565と配線 材 564と力もなるワードライン WL力 ビットライン BLと垂直方向（ロウ方向）に形成さ れている。また、図 11 (b)に示すように、隣接するワードライン WL相互の間のゲート 電極材は取り去られて空隙が形成されている。このとき、空隙の底の ONO膜のうち、 特にストレージ膜 522が残るような構造にしておくと、例えコア部 501へのコンタクト位 置ずれが生じたとしても、シリコン酸ィ匕膜とシリコン窒化膜サイドウォールおよびビット ライン外の ONO膜中のストレージ膜をエッチストップ膜として用いることができるため にコアプラグとビットライン BL外とのショートが起こらず、デバイス特性上問題を生じな いようにすることがでさる。
[0074] また、図 12を参照すると分力るように、周辺回路部 502では、コンタクト孔 563に配 線材 564が埋め込まれて周辺プラグ 566が形成され、配線材 564のパターユングに よって周辺配線 567が形成されている。具体的には、レジストを適当にパターユング してドライエッチングすることによりコア部 501のワードライン WLと周辺回路部の配線 567力形成される。このとき、キャップ膜 565および配線材 564およびゲート電極材 が選択的にエッチングされる。
[0075] 図 13 (a)および図 13 (b)は各々、図 11 (a)および図 11 (b)に続く工程後における 該当部の断面概略図であり、何れにおいても、ゥヱーハ全面にギャップフィル膜 568 が堆積されて表面が平坦ィ匕されている。具体的には、ギャップフィル膜 568として、 B PSGや TEOSあるいは HDPなどの CVD法によるシリコン酸化膜を堆積し、 CMP法 でポリッシュすることにより上記の構造を実現できる。
[0076] 図 14 (a)および図 14 (b)は各々、図 13 (a)および図 13 (b)に続く工程後における 該当部の断面概略図であり、図 15はこの状態のダイの上面概略図である。これらの 図に示されているように、コア部 501のコアプラグ 569とコア配線 570、および周辺回 路部 502の 2層目の周辺配線 571が形成されている。
[0077] このとき、図 16に図示されているように、コア部 501に設けられているコンタクト孔に 位置ずれがあっても、シリコン酸ィ匕膜とシリコン窒化膜サイドウォールおよびビットライ ン外の ONO膜中のストレージ膜をエッチストップ膜として用いることができ、コアプラ グとビットライン BL外とのショートが起こらない。なお、このような構造は極めて一般的 な方法で実現できる。最後に、広く一般的に用いられている方法で所定の配線と層 間絶縁膜とを形成し、半導体装置として完成させる。
[0078] これまでは埋め込みビットライン型 SONOS構造のメモリセルを例に Si Nのサイド
3 4 ウォールを用いたイオン注入によりビットラインを形成する本発明の手法にっ 、て説 明してきたが、かかるビットライン形成は埋め込みビットライン型フローティングゲート 式メモリにつ 、ても適用可能である。
[0079] 上述した手法によれば、コンタクト孔の形成位置がサイドウォールの外に位置ずれ した場合は ONO膜のうちの窒化膜をエッチストップ膜として使うことによりサイドゥォ ール開口部のみにコンタクトさせることができる。したがって、埋め込みビットライン型 SONOS式メモリに対しては、コンタクトの位置ずれに対する余裕を増やすことができ る。また、少なくとも ONO膜形成および周辺回路のゲート絶縁膜形成およびゲート電 極の側壁酸化と、さらに場合によってはサイドウォール堆積および少なくとも周辺部 L DDおよびソース ·ドレインの注入イオン活性化とをビットラインの不純物注入前に行う ことができ、従来の方法に比べてビットラインの不純物の拡散による横方向の拡がり が抑制されるとともに、上述のシリサイドィ匕によりビットライン抵抗を小さくできる。さら に、 ONO膜のチャネル方向端とビットラインの接合を合わせる（またはオフセットをも たせる)ことで、消去位置を限定することができ、書き込み位置と消去位置の不均衡 を防ぐことができる。
実施例 4
[0080] 本実施例では、実施例 1および 2で説明したトレンチ溝内にビットライン拡散層をィ オン注入により形成する手法と、実施例 3で説明した Si Nのサイドウォールを設けて
3 4
イオン注入することでビットライン形成する手法とを組み合わせ、ビットラインをセルフ ァライン形成した埋込みビットライン構造の SONOS構造について説明する。
[0081] 図 17は、実施例 3におけるセルの作製プロセスにおいて図 10 (a)で説明した工程 に対応するものである。すなわち、本実施例では、図 8 (a)の工程に続いて、図 8 (d) で図示したビットライン BLを形成することに替えて、実施例 1および実施例 2で説明し たのと同様に、コアポケット 58間にトレンチ溝を形成してこの溝内面にビットライン注 入層 324を形成したうえで、例えばポリシリコンなどの導電体膜 320を当該溝内に埋 め込んでいる。ここで、図中、符号 60は埋め込み用ビットライン ·サイドウォールであり 、符号 61はビットライン溝内に埋め込まれたポリシリコンである。なお、本実施例にお けるセルの作製プロセスは、このビットライン形成の工程以外は実施例 3と基本的に 同じであるので、以下においてはこのビットライン形成工程のみを説明することとし、 他の工程の説明は省略するものとする。
[0082] 図 18は、図 17に示した構造を形成するためのプロセスを説明する図である。先ず、 図 18 (a)に示すように、側壁に Si Nのサイドウォール 59を有するゲート電極下部 55
3 4
la相互間にビットライン形成用のビットライン溝 (シヤロートレンチ溝） 305を形成する ためのエッチングを行い、 Si Nのサイドウォール 59をマスクとしてこの溝 305の内側
3 4
壁および底面にビットライン形成のための 1回目のイオン注入を行う（図 18 (b) )。次 に、ビットライン溝 324の側壁面に SiOのビットライン'サイドウォール 60を形成する（
2
図 18 (c) )。なお、このとき、レジストで覆っておくことにより周辺部分はサイドウォール 材を全面的に残しておく。
[0083] これに続いて、 SiOのビットライン.サイドウォール 60をマスクとしてビットライン溝 32
2
4の底部に 2回目のイオン注入を行った後に、ポリシリコン 61を堆積してこれをエッチ ノ ックする（図 18 (d) )。このようなポリシリコンは、コア部のビットラインで最も段差が大 きいため、ビットライン溝部にのみ残り、周辺回路部のポリシリコンは全面除去されて しまうことになる。さらに、コア部をレジストで覆い周辺回路部のサイドウォールだけを エッチバックすることにより周辺回路部のゲート電極頂部とソース ·ドレイン表面を露 出させる。
[0084] なお、このとき、ゲート電極下部 55 la側壁のサイドウォール 59上部にもサイドゥォ ールが形成される力 これはビットライン'サイドウォール 60の形成に伴って必然的に 形成されるものに過ぎず、特段の意味があるわけではない。
[0085] そして、コア部のビットライン溝 305内に埋め込まれたポリシリコン 61の表面、および 、周辺回路部に形成されたソース'ドレイン SZDの露出部表面ならびにゲート電極 5 51側壁のサイドウォール 59で被覆されずに露出している側壁面と上面、がシリサイド ィ匕（図中に波線で示した部分)される（図 18 (e) )。このようにして図 17に示した構造 が得られる。
[0086] 本実施例のように、トレンチ溝内にビットライン拡散層をイオン注入により形成する 手法と、 Si Nのサイドウォールを設けてイオン注入することでビットライン形成する手
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法とを組み合わせ、ビットラインをセルファライン形成した埋込みビットライン構造の s
ONOS構造とすれば、ビットライン拡散層をシヤロートレンチの中に形成してセル面 積を増大させることなく安定した電気的特性を得るとともに、メモリセルの微細化とコン タクトの位置ずれに起因するビットライン間ショートを生じ難い構造とを同時に実現す ることが可能となる。
産業上の利用可能性
[0087] 本発明は、ビットライン拡散層をシヤロートレンチの中に形成し、セル面積を増大さ せることなく安定した電気的特性が得られる構成の埋め込みビットライン SONOS構 造セルを提供する。また、本発明は、埋め込みビットライン型不揮発メモリの微細化に 適した製造方法を提供し、かつコンタクトの位置ずれに起因するビットライン間ショー トを生じ難い構造を提供する。

Claims

請求の範囲
[I] 埋め込みビットライン構造を有し、ビットラインが内部に埋め込まれた溝の内面に導電 層を備えている半導体装置。
[2] 前記導電層は、不純物拡散層である請求項 1に記載の半導体装置。
[3] 前記不純物拡散層は、イオン注入により形成されたものである請求項 2に記載の半 導体装置。
[4] 前記溝は、基板主面に設けられたトレンチ溝である請求項 1乃至 3の何れかに記載 の半導体装置。
[5] 前記溝の側壁に形成された不純物拡散層中の不純物濃度は、該溝の底面に形成さ れた不純物拡散層中の不純物濃度に比較して低濃度である請求項 2乃至 4の何れ かに記載の半導体装置。
[6] 前記溝の側壁に形成された不純物拡散層表面に絶縁膜が設けられている請求項 2 乃至 5の何れかに記載の半導体装置。
[7] 前記溝の内面には、底面の不純物拡散層表面上にのみ形成された高融点金属のシ リサイド膜が設けられている請求項 2乃至 6の何れかに記載の半導体装置。
[8] 前記高融点金属は、 Tiまたは Coである請求項 7に記載の半導体装置。
[9] 半導体基板の主面上に素子分離により埋め込みビットライン形成領域を画定する第
1のステップと、
前記画定された埋め込みビットライン形成領域に溝を形成する第 2のステップと、 前記溝の内面に導電層を形成する第 3のステップと、
前記溝内に導電体膜を埋め込む第 4のステップと、
を備えて 、る半導体装置の製造方法。
[10] 前記第 2のステップにより形成される溝は、エッチングにより形成されたトレンチ溝で ある請求項 9に記載の半導体装置の製造方法。
[II] 前記第 3のステップにより形成される導電層は、イオン注入により形成された不純物 拡散層である請求項 9または 10に記載の半導体装置の製造方法。
[12] 前記第 3のステップにおけるイオン注入は第 1及び第 2のイオン注入工程を含み、 第 1のイオン注入により前記溝の側壁にイオンを打ち込むステップと、 前記溝の側壁に形成された不純物拡散層表面に絶縁膜を形成する第 2のステップ と、
第 2のイオン注入により前記溝の底部にイオンを打ち込む第 3のステップと、 を備えて!/、る請求項 11に記載の半導体装置の製造方法。
[13] 前記溝底面の不純物拡散層表面上に高融点金属のシリサイド膜を形成するサブス テツプを更に備えている請求項 12に記載の半導体装置の製造方法。
[14] 第 4のステップにおける前記溝内への導電体膜の埋め込みは、一様に成膜された導 電体膜を CMP処理して前記溝内の導電体膜を残存させることにより実行されるもの である請求項 9乃至 13の何れかに記載の半導体装置の製造方法。
[15] 前記第 3のステップは、前記半導体基板の主面に窒化珪素のサイドウォールを予め 設ける工程を備え、当該ステップにおいてイオン注入される領域は、前記サイドゥォ ールによりセルファラインされる請求項 11乃至 14の何れかに記載の半導体装置の 製造方法。
[16] 半導体基板の主面上に、コラム方向に延在する電極を形成する第 1のステップと、 前記電極の側壁に窒化珪素のサイドウォールを形成する第 2のステップと、 前記窒化珪素のサイドウォールをマスクとしてイオン注入しビットラインをセルファラ イン形成する第 3のステップと、
前記半導体基板上にロウ方向に延在するワードラインを形成する第 4のステップと、 前記ワードラインが設けられて 、な 、領域の前記コラム方向に延在する電極の一 部を除去して複数の電極に分離する第 5のステップと、
を備えて 、る半導体装置の製造方法。
[17] 前記半導体基板の主面には酸ィ匕膜 窒化膜 酸ィ匕膜の積層膜 (ONO膜)が予め設 けられており、
前記第 1のステップは、前記電極で被覆されて 、な 、領域の前記 ONO膜のうちの 少なくとも窒化膜を除去する工程を備えている請求項 16に記載の半導体装置の製 造方法。
[18] 前記第 2のステップは、前記電極の側壁下端部の前記半導体基板表面近傍領域に イオン注入してコアポケットを形成する工程を備えている請求項 17に記載の半導体 装置の製造方法。
[19] 前記第 3のステップにおけるイオン注入は、前記電極下端部から所定の間隔だけ離 隔したオフセット領域に実行されるものである請求項 16乃至 18の何れかに記載の半 導体装置の製造方法。
[20] 前記第 3のステップは、少なくとも前記ビットラインの露出表面をシリサイドィ匕するサブ ステップを備えている請求項 16乃至 19の何れかに記載の半導体装置の製造方法。
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