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WO2004095831A1 - 固体撮像装置 - Google Patents

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WO2004095831A1
WO2004095831A1 PCT/JP2004/005334 JP2004005334W WO2004095831A1 WO 2004095831 A1 WO2004095831 A1 WO 2004095831A1 JP 2004005334 W JP2004005334 W JP 2004005334W WO 2004095831 A1 WO2004095831 A1 WO 2004095831A1
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WO
WIPO (PCT)
Prior art keywords
solid
imaging device
state imaging
package
ccd chip
Prior art date
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Ceased
Application number
PCT/JP2004/005334
Other languages
English (en)
French (fr)
Inventor
Hiroya Kobayashi
Hiroshi Akahori
Masaharu Muramatsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hamamatsu Photonics KK
Original Assignee
Hamamatsu Photonics KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020057020011A priority patent/KR101109278B1/ko
Priority to EP04727421A priority patent/EP1622367B1/en
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Ceased legal-status Critical Current

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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Definitions

  • the present invention relates to a solid-state imaging device
  • a solid-state imaging device of this type includes a solid-state imaging device having an energy-ray sensitive portion, and a package for housing the solid-state imaging device.
  • the solid-state imaging device is provided outside the package from the solid-state imaging device.
  • a signal processing circuit for processing an output signal for example, see Patent Document 1.
  • Patent Document 1 Japanese Patent Publication No. 4 _ 3 1 7 2 8 0
  • the signal transmission path (electrical wiring) from the solid-state imaging device to the signal processing circuit becomes long, and the parasitic capacitance of this signal transmission path becomes large. It will be connected. As a result, the waveform of the signal output from the solid-state imaging device becomes dull and the high-speed response is impaired.
  • the present invention has been made in view of the above points, and has as its object to reduce the parasitic capacitance of a signal transmission path and suppress the dulling of the waveform of a signal output from a solid-state imaging device. Another object of the present invention is to provide a solid-state imaging device capable of improving high-speed response.
  • a solid-state imaging device includes a solid-state imaging device having an energy line sensitive portion, a signal processing circuit that processes a signal output from the solid-state imaging device, and And a package for housing the solid-state imaging device and the signal processing circuit.
  • the signal processing circuit is arranged on a plane portion different from the flat surface portion on which the solid-state imaging device is arranged in the package.
  • the solid-state imaging device since the signal processing circuit is arranged on a plane portion different from the plane portion on which the solid-state imaging device is arranged in the package, the solid-state imaging device is fixed.
  • the body imaging device and the signal processing circuit are arranged close to each other. This shortens the signal transmission path from the solid-state imaging device to the signal processing circuit, and reduces the parasitic capacitance of the signal transmission path. As a result, it is possible to suppress the dulling of the waveform of the signal output from the solid-state imaging device and improve the high-speed response.
  • a solid-state imaging device includes: a solid-state imaging device having an energy ray sensing unit; a signal processing circuit that processes a signal output from the solid-state imaging device; A package for accommodating a signal processing circuit, the package comprising: a first plane portion; and a second plane portion formed with a step in the first plane portion. Are arranged on the first plane portion, and the signal processing circuit is arranged on the second plane portion.
  • the signal processing circuit may be disposed close to the solid-state imaging device by using a step between the first plane portion and the second plane portion. And This shortens the signal transmission path from the solid-state imaging device to the signal processing circuit, and reduces the parasitic capacitance of the signal transmission path. As a result, it is possible to suppress the dulling of the waveform of the signal output from the solid-state imaging device and improve the high-speed response. As described above, according to the solid-state imaging device and the solid-state imaging device according to the present invention, it is possible to reduce the parasitic capacitance of the signal transmission path and suppress the waveform of the signal output from the solid-state imaging device from becoming slow. In addition, it is possible to provide a solid-state imaging device capable of improving high-speed response.
  • the signal processing circuit includes a load resistor electrically connected to an output terminal of the solid-state imaging device.
  • the load resistance since the solid-state imaging device and the load resistance are arranged apart from each other, even if the load resistance generates heat, the characteristics of the solid-state imaging device are adversely affected (for example, an increase in dark current). Can be prevented.
  • the signal processing circuit has one end electrically connected to the output terminal of the solid-state imaging device, the other end electrically connected to a load resistor grounded, and the output terminal of the solid-state imaging device.
  • a buffer-amplifier having a bipolar transistor connected thereto.
  • the bipolar transistor has a high driving capability with respect to the load resistance, so that the influence of the parasitic capacitance of the signal transmission path downstream of the buffer-amplifier can be reduced.
  • FIG. 1 is a schematic diagram for explaining a cross-sectional configuration of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a plan view of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a circuit diagram for explaining the configuration of the signal processing circuit.
  • FIG. 4A is a schematic diagram illustrating a solid-state imaging device according to the related art.
  • FIG. 4B is a schematic diagram illustrating the solid-state imaging device according to the first embodiment.
  • FIG. 5 is a schematic diagram for explaining a cross-sectional configuration of a solid-state imaging device according to the second embodiment.
  • FIG. 6 is a plan view of a solid-state imaging device according to the second embodiment.
  • FIG. 7 is a plan view showing a configuration near the buffer amplifier module in FIG.
  • FIG. 8 is a circuit diagram for explaining the configuration of the buffer-amplifier module.
  • FIG. 9A is a schematic diagram illustrating a solid-state imaging device according to the related art.
  • FIG. 9B is a schematic diagram illustrating a solid-state imaging device according to the second embodiment.
  • FIG. 10 is a schematic diagram for explaining a cross-sectional configuration of a modified example of the solid-state imaging device according to the second embodiment.
  • FIG. 1 is a schematic diagram for explaining a cross-sectional configuration of the solid-state imaging device according to the first embodiment.
  • FIG. 2 is a plan view of the solid-state imaging device according to the first embodiment.
  • FIG. 3 is a circuit diagram for explaining the configuration of the signal processing circuit.
  • Fig. 2 is a view from the back side of the solid-state imaging device (the side opposite to the energy ray incident side).
  • the solid-state imaging device IS 1 of the first embodiment includes a ceramic package P 1, a back-illuminated CCD chip 11 (solid-state imaging device), a chip resistor array 21, and the like. .
  • a hollow portion 1 extending in a predetermined direction of the package P1 is formed at a central portion of the package P1.
  • the package P 1 is provided with a mounting portion 2 for mounting the CCD chip 11 and the chip resistor array 21 so as to protrude into the hollow portion 1.
  • the mounting section 2 has a first plane section 3 for arranging the CCD chip 11 and a second plane section 4 for arranging the chip resistor array 21.
  • the first plane part 3 and the second plane part 4 are formed with a step.
  • the mounting section 2 further has a third plane section 5 and a fourth plane section 6.
  • the third flat portion 5 is located between the first flat portion 3 and the second flat portion 4, and is formed with a step between the first flat portion 3 and the second flat portion 4. I have.
  • the fourth flat portion 6 is located between the back surface 7 of the package P1 and the second flat portion 4, and is formed with a step between the back surface 7 of the package P1 and the second flat portion 4. .
  • the CCD chip 11 converts the incident energy ray into electric charge. It has a liner sensitive part 12.
  • the CCD chip 11 is mounted on the first flat portion 3 of the mounting portion 2 via the spacer 13 so that the back surface side is the energy incident surface, and the mounting portion 2 (package P Fixed to 1).
  • the CCD chip 11 is made of a silicon substrate having a thickness of about 300 / m. In the back-illuminated CCD chip 11, it is necessary to make the substrate thinner and to form a potential slope from the incident surface (back surface) side.
  • the area on the back side (the inner area) of the CCD chip 11 including the area corresponding to the energy ray sensitive part 12 is thinned to a thickness of about 10 to 30 zm (thus, 270 to 290 mm).
  • a thin portion 14 (etched to a depth of about m) is formed.
  • a silicon nitride film is first deposited on a silicon substrate, patterned into a desired shape by a photolithography process, and the silicon substrate is etched with a KOH etching solution using the mask as a mask. It is formed by etching while leaving the peripheral portion of the substrate covered with the con-nitride film thick.
  • the spacer 13 is made of a material having a larger coefficient of thermal expansion in a predetermined temperature range (for example, 133 ° C) than the coefficient of thermal expansion of the CCD chip 11 (silicon). And the like. Thermal expansion coefficient of silicon at 133 ° C is 2. a 5xl 0- 6 (Z.C), also 13 3. Thermal expansion coefficient of the alumina in C is 6. 5xl 0 6 (Z.C).
  • the spacer 13 is adhered and fixed to the package P1 with an adhesive (not shown).
  • the back side of the frame portion 15 of the CCD chip 11 is adhered and fixed to the spacer 13 by an adhesive (not shown).
  • a seal ring 31 is fixed to the surface (the surface on the energy ray incident side) 8 of the package P1 around the hollow portion 1 by brazing or the like so as to surround the hollow portion 1 (CCD chip 11).
  • a cap 32 is seam-welded to the seal ring 31. As described above, the outer periphery of the cap 32 is placed thereon. In this state, the seal ring 31 is seam-sealed and has an opening 33 provided at a position facing the thin portion 14 of the CCD chip 11.
  • the cap 32 is integrally formed of Kovar (Fernico), and its surface 8 is provided with gold plating.
  • a window member 34 for transmitting energy rays is fixed to the cap 32 so as to cover the opening 33.
  • the window member 34 is made of a plate-shaped quartz (colts) glass base material, is configured to transmit ultraviolet rays, and has an energy ray incident surface and an energy ray exit surface polished.
  • the window member 34 is formed such that the end portion of the energy ray incident surface extends over the entire circumference via an adhesive layer (not shown) and the upper surface of the cap 32 (the surface opposite to the surface facing the CCD chip 11). ) Is fixed to the cap 32.
  • the portion of the hollow portion 1 of the package P1 opposite to the energy ray incident side portion is not shown, but can be sealed with a bottom cover or filling with a resin material or the like. .
  • a plurality of first package-side electrodes 4 1 for connecting to a CCD chip-side electrode (not shown) of the CCD chip 11 are provided on the third flat portion 5 of the mounting portion 2. Is set up. Each first package-side electrode 41 is electrically connected to a predetermined electrode pin of the plurality of electrode pins 27 via an internal wiring (not shown) formed in the package P1. I have. The CCD chip side electrode and the first package side electrode 41 are electrically connected via a bonding wire (not shown). As a result, a signal such as an inverted signal is transmitted from the outside to the CCD chip 11 through predetermined electrode pins, internal wiring, the first package side electrode 41, the bonding wire, and the CCD chip side electrode.
  • the chip resistor array 21 has a plurality of resistive elements 22 formed in an array on the substrate 21a. On the substrate 21a, an input terminal (input electrode) 23 and an output terminal (output electrode) 24 are formed for each resistance element 22. Also, The chip resistor array 21 is mounted on the second flat surface portion 4 of the mounting portion 2 via an adhesive layer (not shown), and is fixed to the mounting portion 2 (package P1). The input terminal 23 is electrically connected to an output terminal (electrode) OS of the CCD chip 11 via a bonding wire 42.
  • a plurality of second package-side electrodes 43 for connecting to the output terminals 24 of the chip resistor array 21 are provided on the fourth plane portion 6 of the mounting portion 2.
  • Each second package-side electrode 43 is electrically connected to a predetermined one of the plurality of electrode pins 27 via an internal wiring formed in the package P1.
  • the output terminal 24 and the second package-side electrode 43 are electrically connected via a bonding wire 44.
  • the signal processing circuit includes a resistance element 22 included in the chip resistance array 21, and an operational amplifier 51.
  • the operational amplifier 51 is formed on an external substrate (not shown) on which the solid-state imaging device IS 1 (package P 1) is mounted.
  • the CCD chip 11 has a field effect transistor 16 for reading out a change in potential of a floating diffusion (not shown), and a gate terminal of the field effect transistor 16 is connected to the floating diffusion. Is electrically connected to The source terminal of the field effect transistor 16 is electrically connected to the output terminal OS of the CCD chip 11, and is connected to the input terminal 23 of the resistance element 22 via the output terminal OS. The drain terminal of the field-effect transistor 16 is electrically connected to a terminal OD, and a voltage having a constant positive voltage value is input to the terminal OD. At this time, the resistance element 22 is a load resistance.
  • the field-effect transistor 16 and the resistance element 22 constitute a source follower circuit.
  • the output terminal 24 of the resistance element 22 is electrically connected to the inverting input terminal of the operational amplifier 51.
  • a resistance element 52 is provided between the inverting input terminal and the output terminal of the operational amplifier 51, and a variable voltage source 53 is electrically connected to the non-inverting input terminal of the operational amplifier 51. Note that the inverting input terminal and the non-inverting input terminal of the operational amplifier 51 have a virtual short circuit relationship.
  • the shielding member 35 is provided in front of the bevel portion (inclined portion between the thin portion 14 and the frame portion 15) of the CCD chip 11 in the energy ray incident direction. It is provided for the CCD chip 11 so as to block the light.
  • the shielding member 35 is formed of a silicon substrate having a thickness of about 300 zm, and blocks energy rays (for example, light).
  • a rectangular through-hole 36 is formed in the shielding member 35 at a position facing the thin portion 14 by etching or the like.
  • the shielding member 35 is bonded and fixed to the back surface 7 side of the frame portion 15 of the CCD chip 11 with an adhesive (not shown) made of an epoxy resin or the like.
  • the CCD 13 and the spacer 13 are adhered and fixed to the spacer 13 at a position corresponding to the shielding member 35 fixed to the frame portion 15 of the CCD chip 11.
  • the recess holding the shielding member 35 is formed so as to surround the entire periphery of the shielding member 35.
  • the chip resistor array 21 has the second plane portion 4 different from the first plane portion 3 on which the chip 11 is arranged.
  • the CCD chip 11 and the chip resistor array 21 are arranged close to each other by utilizing the step between the first plane part 3 and the second plane part 4.
  • the solid-state imaging device IS 1 of the present embodiment (see FIG. 4B) is different from a device in which a plurality of resistive elements (load resistors) 103 are arranged outside the solid-state imaging device 101 (see FIG. 4A).
  • the signal transmission path from the CCD chip 11 to the chip resistor array 21 (resistance element 22) is shortened, and the parasitic capacitance of the signal transmission path is reduced. 11 It is possible to suppress the dulling of the waveform of the signal output from 1 and to improve the high-speed response.
  • the chip resistance array 21 includes a resistance element 22 electrically connected to the output terminal OS of the CCD chip 11.
  • the resistance element 22 serving as a load resistor is disposed apart from the CCD chip 11, so that even if the resistance element 22 generates heat, the characteristics of the C.CD chip 11 are not affected. An adverse effect (for example, an increase in dark current, etc.) can be prevented.
  • the inverting input terminal and the non-inverting input terminal of the operational amplifier 51 have a virtual-short relation, the potential here is always constant. Therefore, charge and discharge do not occur, and the influence of the parasitic capacitance on the signal transmission path from the chip resistor array 21 to the operational amplifier 51 can be almost ignored.
  • FIG. 5 is a schematic diagram for explaining a cross-sectional configuration of the solid-state imaging device according to the second embodiment.
  • FIG. 6 is a plan view of the solid-state imaging device according to the second embodiment.
  • FIG. 7 is a plan view showing a configuration near the buffer-amplifier module.
  • the solid-state imaging device I S2 of the second embodiment includes a package P2, a CCD chip 11, a buffer amplifier module 61 as a signal processing circuit, and the like.
  • the mounting section 2 includes a first flat section 3 for arranging the CCD chip 11, a second flat section 4 for arranging the notch amplifier module 61, and a second flat section 4. It has three flat portions 9.
  • the third plane portion 9 is located between the back surface 7 of the package P2 and the second plane portion 4, and is formed with a step between the back surface 7 of the package P2 and the second plane portion 4. I have.
  • the energy beam incident side of hollow part 1 of package P 2 The part opposite to the part is sealed with a bottom lid 10.
  • a plurality of package-side electrodes 45 are provided on the third flat portion 9 of the mounting portion 2. Each of the package-side electrodes 45 is electrically connected to a predetermined one of the plurality of electrode pins 27 via an internal wiring (not shown) formed in the package P2. . Predetermined electrodes of the CCD chip-side electrodes 19 formed on the CCD chip 11 are electrically connected to predetermined electrodes of the package-side electrodes 45 via bonding wires 46. As a result, a signal such as a transfer signal is transmitted from the outside to the CCD chip 11 through a predetermined electrode pin, internal wiring, a predetermined package-side electrode, a bonding wire 46, and a predetermined CCD chip-side electrode.
  • the buffer-amplifier module 61 includes a load resistor 62, a bipolar transistor 63, and a field-effect transistor 64. 62, the bipolar transistor 63, and the field effect transistor 64 are arranged on the substrate 61a.
  • the buffer amplifier module 6 1 (substrate 6 la) is mounted on the second flat portion 4 of the mounting portion 2 via an adhesive layer (not shown), and the mounting portion 2 (package P 2 ).
  • the input terminal (electrode) 65 of the buffer amplifier module 61 is electrically connected to the output terminal OS 1 (source terminal of the field effect transistor 16) of the CCD chip 11.
  • One terminal of the load resistor 62 is electrically connected to the output terminal OS 1 of the CCD chip 11 via the input terminal 65, and the other terminal of the load resistor 62 is grounded.
  • the base terminal of the bipolar transistor 63 is electrically connected to the output terminal OS1 of the CCD chip 11 via the input terminal 65 and the resistance element 66, and the emitter terminal is The drain terminal of the field effect transistor 64 and the output terminal (electrode) 67 of the buffer amplifier module 61 are electrically connected.
  • the collector terminal of the bipolar transistor is electrically connected to the terminal (electrode) 70. ing.
  • the terminal 70 is supplied with a voltage having a constant positive voltage value, similarly to the terminal OD.
  • the gate terminal and the source terminal of the field effect transistor 64 are grounded.
  • the resistance element 66 is for controlling the base current of the bipolar transistor 63.
  • the field effect transistor 16 and the load resistance 62 constitute a source follower circuit.
  • the output terminal OS1 of the CCD chip 11 and the input terminal 65 of the buffer amplifier module 61 are connected via a bonding wire 68.
  • the output terminal 67 of the buffer-amplifier module 61 is connected to a predetermined package-side electrode OS 2 via a bonding wire 69.
  • Terminal 0 D is connected to terminal 72 of buffer-amplifier module 61 via bonding wire 71, and is electrically connected to terminal 70.
  • the terminal 70 is connected to a predetermined package-side electrode via a bonding wire 74.
  • the terminal SS of the CCD chip is connected to the terminal (electrode) 76 of the buffer amplifier module 61 via the bonding wire 75, and the terminal electrically connected to this terminal 76.
  • (Electrode) 77 is connected to a predetermined package-side electrode via a bonding wire 78.
  • the predetermined package-side electrode is electrically connected to a predetermined electrode pin (ground pin) of the electrode pins 27 that is grounded.
  • the buffer amplifier module 61 has the second plane section 4 different from the first plane section 3 on which the CCD chip 11 is arranged.
  • the CCD chip 11 and the buffer-amplifier module 61 are arranged close to each other by utilizing the step between the first plane part 3 and the second plane part 4.
  • the solid-state imaging device IS 2 (see FIG. 9B) of the present embodiment is different from a device in which the buffer-amplifier module 203 is disposed outside the solid-state imaging device 201 (see FIG. 9A).
  • the signal transmission path from the CCD chip 11 to the buffer-amplifier module 61 is shortened, and the parasitic capacitance of the signal transmission path is reduced.
  • the buffer amplifier module 203 in FIG. 9A has the same configuration as the buffer-amplifier module 61 of the present embodiment.
  • the buffer amplifier module 61 includes a load resistor 62 electrically connected at one end to the output terminal 0 S 1 of the CCD chip 11 and the other end grounded.
  • 11 includes a bipolar transistor electrically connected to 1 output terminal OS 1.
  • the bipolar transistor 63 has a high drive capability with respect to the load resistance 62, it is possible to reduce the influence of the parasitic capacitance of the signal transmission path downstream of the buffer-amplifier module 61.
  • FIG. 10 is a schematic diagram for explaining a cross-sectional configuration of a modification of the solid-state imaging device according to the second embodiment.
  • the solid-state imaging device IS3 includes a package P3, a front-illuminated CCD chip 81, a buffer amplifier module 61 as a signal processing circuit, and the like. ing.
  • the knockout P3 has a recessed portion 93 surrounded by a bottom portion 91 and a side portion 92, and is made of ceramic, similarly to the packages PI and P2 described above. .
  • the bottom part 91 has a first plane part 94 for arranging the CCD chip 81 and a second plane part 95 for arranging the amplifier-amplifier 61.
  • the first plane part 94 and the second plane part 95 are formed with a step.
  • the bottom part 91 further has a third plane part 96, and the third plane part 96 is located between the surface 8 of the knock P3 and the second plane part 95. It is formed so as to have a step on the surface 8 and the second plane portion 95 of the package P3.
  • the CCD chip 81 has the energy ray sensitive part 12, and is mounted on the first flat part 94 of the bottom part 91 so that the front surface side becomes the energy ray incident surface. P 3) is fixed to.
  • the buffer-amplifier module 61 is disposed on the second flat surface 95 different from the first flat surface 94 on which the CCD chip 81 is disposed.
  • the CCD chip 81 and the buffer-amplifier module 61 are arranged close to each other by utilizing the step between the first plane part 94 and the second plane part 95. This shortens the signal transmission path from the CCD chip 81 to the buffer amplifier module 61, and reduces the parasitic capacitance of the signal transmission path. As a result, it is possible to suppress the dulling of the waveform of the signal output from the CCD chip 81 and improve the high-speed response.
  • the present invention is not limited to the above-described embodiment.
  • the solid-state imaging device is not limited to the CCD chips 11 and 81, but may be an amorphous silicon photodiode (PD) array and a thin film transistor (TFT), or a MOS image sensor. May be.
  • PD amorphous silicon photodiode
  • TFT thin film transistor
  • MOS image sensor a MOS image sensor
  • the present invention can be used for a solid-state imaging device such as a CCD image sensor.

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Abstract

固体撮像装置ＩＳ１は、パッケージＰ１、ＣＣＤチップ１１、チップ抵抗アレイ２１等を備える。パッケージＰ１には、ＣＣＤチップ１１及びチップ抵抗アレイ２１を載置するための載置部２が中空部１に突出するように設けられている。載置部２は、第１の平面部３と第２の平面部４とを有し、第１の平面部３と第２の平面部４とは、段差を有して形成されている。ＣＣＤチップ１１は、スペーサ１３を介して第１の平面部３上に載置され、固定される。チップ抵抗アレイ２１は、第２の平面部４上に載置され、固定される。チップ抵抗アレイ２１は、第１の平面部３と第２の平面部４との段差を利用して、ＣＣＤチップ１１とチップ抵抗アレイ２１とが近接して配置される。

Description

明細 技術分野
【0 0 0 1】 本発明は、 固体撮像装置に関する,
背景技術
【0 0 0 2】 この種の固体撮像装置として、 エネルギー線感応部を有する固体 撮像素子と、 この固体撮像素子を収納するパッケージとを備えており、 パッケ一 ジの外部に上記固体撮像素子から出力された信号を処理する信号処理回路が設け られたものが知られている （例えば、 特許文献 1参照）。
【0 0 0 3】 【特許文献 1】 特閧平 4 _ 3 1 7 2 8 0号公報
発明の開示
【0 0 0 4】 しかしながら、 信号処理回路をパッケージの外部に設けた場合、 固体撮像素子から信号処理回路までの信号伝達経路 （電気配線） が長くなり、 こ の信号伝達経路の寄生容量が大きくなつてしまう。 この結果、 固体撮像素子から 出力された信号の波形が鈍ると共に、 高速応答性が損なわれてしまう。
【0 0 0 5】 本発明は上述の点に鑑みてなされたもので、 その目的は、 信号伝 達経路の寄生容量を低減して、 固体撮像素子から出力された信号の波形の鈍化を 抑制すると共に、 高速応答性を向上することが可能な固体撮像装置を提供するこ とにある。
【0 0 0 6】 上述した目的を達成するため、 本発明に係る固体撮像装置は、 ェ ネルギ一線感応部を有する固体撮像素子と、 固体撮像素子から出力される信号を 処理する信号処理回路と、 固体撮像素子及び信号処理回路を収納するパッケージ と、 を備え、 信号処理回路は、 パッケージにおける固体撮像素子が配置された平 面部とは異なる平面部に配置されていることを特徴とする。
【0 0 0 7】 本発明に係る固体撮像装置では、 信号処理回路が、 パッケージに おける固体撮像素子が配置された平面部とは異なる平面部に配置されるので、 固 体撮像素子と信号処理回路とが近接して配置されることとなる。 これにより、 固 体撮像素子から信号処理回路までの信号伝達経路が短くなり、 信号伝達経路の寄 生容量が小さくなる。 この結果、 固体撮像素子から出力された信号の波形の鈍化 を抑制すると共に、 高速応答性を向上することができる。
【0 0 0 8】 また、 本発明に係る固体撮像装置は、 エネルギー線感応部を有す る固体撮像素子と、固体撮像素子から出力される信号を処理する信号処理回路と、 固体撮像素子及び信号処理回路を収納するパッケージと、を備え ッケージは、 第 1の平面部と、 第 1の平面部に段差を有して形成された第 2の平面部とを有し ており、 固体撮像素子は第 1の平面部に配置され、 信号処理回路は第 2の平面部 に配置されていることを特徴としている。
【0 0 0 9】 本発明に係る固体撮像装置では、 信号処理回路が、 第 1の平面部 と第 2の平面部との段差を利用して、 固体撮像素子に近接して配置されることと なる。 これにより、 固体撮像素子から信号処理回路までの信号伝達経路が短くな り、 信号伝達経路の寄生容量が小さくなる。 この結果、 固体撮像素子から出力さ れた信号の波形の鈍化を抑制すると共に、 高速応答性を向上することができる。 【0 0 1 0】 以上のように、 本発明に係る固体撮像装置それそれによれば、 信 号伝達経路の寄生容量を低減して、 固体撮像素子から出力された信号の波形の鈍 化を抑制すると共に、 高速応答性を向上することが可能な固体撮像装置を提供す ることができる。
【0 0 1 1】 また、 信号処理回路は、 固体撮像素子の出力端子に電気的に接続 される負荷抵抗を含んでいることが好ましい。 このように構成した場合、 固体撮 像素子と負荷抵抗とが離れて配置されるので、 負荷抵抗が発熱した場合でも、 固 体撮像素子の特性に悪影響 （例えば、 暗電流の増加等） を及ぼすのを防ぐことが できる。
【0 0 1 2】 また、 信号処理回路は、 一端が固体撮像素子の出力端子に電気的 に接続され、 他端が接地される負荷抵抗と、 固体撮像素子の出力端子に電気的に 接続されるバイポーラトランジスタを有するバッファ一アンプと、 を含んでいる ことが好ましい。 このように構成した場合、 固体撮像素子と負荷抵抗とが離れて 配置されるので、負荷抵抗が発熱した場合でも、固体撮像素子の特性に悪影響（例 えば、 暗電流の増加等） を及ぼすのを防ぐことができる。 また、 バイポーラトラ ンジス夕は、 負荷抵抗に対するドライブ能力が高いため、 バッファ一アンプより 後段の信号伝達経路の寄生容量による影響を軽減することができる。
図面の簡単な説明
【0 0 1 3】 図 1は、 第 1実施形態に係る固体撮像装置の断面構成を説明する ための概略図である。
【0 0 1 4】 図 2は、 第 1実施形態に係る固体撮像装置の平面図である。 【0 0 1 5】 図 3は、 信号処理回路の構成を説明するための回路図である。 【0 0 1 6】 図 4 Aは、従来の技術における固体撮像装置を示す概略図である。 【0 0 1 7】 図 4 Bは、 第 1実施形態における固体撮像装置を示す概略図であ る。
【0 0 1 8】 図 5は、 第 2実施形態に係る固体撮像装置の断面構成を説明する ための概略図である。
【0 0 1 9】 図 6は、 第 2実施形態に係る固体撮像装置の平面図である。 【0 0 2 0】 図 7は、 図 6におけるバッファーアンプモジュール近傍の構成を 示す平面図である。
【 0 0 2 1】 図 8は、 バッファ一アンプモジュールの構成を説明するための回 路図である。
【0 0 2 2】 図 9 Aは、従来の技術における固体撮像装置を示す概略図である。 【0 0 2 3】 図 9 Bは、 第 2実施形態における固体撮像装置を示す概略図であ る。
【0 0 2 4】 図 1 0は、 第 2実施形態に係る固体撮像装置の変形例の断面構成 を説明するための概略図である。 発明を実施するための最良の形態
【0 0 2 5】 本発明の実施形態に係る固体撮像装置について図面を参照して説 明する。 なお、 説明において、 同一要素又は同一機能を有する要素には、 同一符 号を用いることとし、 重複する説明は省略する。
【0 0 2 6】 （第 1実施形態）
まず、 図 1〜図 3に基づいて、 第 1実施形態に係る固体撮像装置の構成につい て説明する。 図 1は、 第 1実施形態に係る固体撮像装置の断面構成を説明するた めの概略図である。 図 2は、 同じく第 1実施形態に係る固体撮像装置の平面図で ある。 図 3は、 信号処理回路の構成を説明するための回路図である。 なお、 図 2 は、 固体撮像装置の裏面側 （エネルギー線の入射側とは反対側） から見た図であ o
【0 0 2 7】 第 1実施形態の固体撮像装置 I S 1は、 セラミック製のパヅケー ジ P 1、裏面照射型の C C Dチップ 1 1 (固体撮像素子)、 チップ抵抗アレイ 2 1 等を備えている。 パッケージ P 1の中央部には、 パッケージ P 1の所定方向に伸 びる中空部 1が形成されている。 パッケージ P 1には、 C C Dチップ 1 1及びチ ップ抵抗ァレイ 2 1を載置するための載置部 2が中空部 1に突出するように設け られている。載置部 2は、 C C Dチップ 1 1を配置するための第 1の平面部 3と、 チップ抵抗アレイ 2 1を配置するための第 2の平面部 4とを有している。 第 1の 平面部 3と第 2の平面部 4とは、 段差を有して形成されている。
【0 0 2 8】 また、 載置部 2は、 第 3の平面部 5及び第 4の平面部 6を更に有 している。第 3の平面部 5は、第 1の平面部 3と第 2の平面部 4との間に位置し、 第 1の平面部 3及び第 2の平面部 4に段差を有して形成されている。 第 4の平面 部 6はパッケージ P 1の裏面 7と第 2の平面部 4との間に位置し、 パッケージ P 1の裏面 7及び第 2の平面部 4に段差を有して形成されている。 パッケージ P 1 の裏面 7には、 外部接続用の電極ピン 2 7が複数配置されている。
【0 0 2 9】 C C Dチップ 1 1は、 入射したエネルギー線を電荷に変換するェ ネルギ一線感応部 12を有している。 この CCDチップ 11は、 裏面側がエネル ギ一線入射面となるように、 スぺーサ 13を介して載置部 2の第 1の平面部 3上 に載置され、 この載置部 2 (パッケージ P 1) に固定される。 ところで、 CCD チップ 11は、 厚さ約 300/ mのシリコン基板からなる。 裏面照射型の CCD チップ 11においては、 基板の薄形化、 及び入射面 （裏面） 側からのポテンシャ ルスロープの形成が必要である。
【 0030】 C C Dチップ 11の、 エネルギー線感応部 12に対応する領域を 含む裏面側の領域（内側領域）には、厚さ 10〜30 zm程度に薄く削られた（し たがって 270〜290〃m程度の深さでエッチングされた） 薄型部分 14が形 成されている。 このような薄型部分 14を有する構造は、 まず、 シリコン基板に シリコン窒化膜を堆積し、 ホトリソグラフィ工程により所望の形状にパターニン グし、 それをマスクとしてシリコン基板を KOHからなるエッチング液で、 シリ コン窒化膜に覆われた基板周辺部を厚く残したままエッチングすることにより形 成される。
【0031】 スぺ一サ 13は、 所定の温度域 （たとえば、 133°C) における 熱膨張係数が CCDチップ 11 (シリコン） の熱膨張係数よりも大きい材料から なり、 本実施形態においては、 アルミナ等のセラミック材料からなる。 133°C におけるシリコンの熱膨張係数は、 2. 5xl 0—6 (Z。C) であり、 同じく 13 3。Cにおけるアルミナの熱膨張係数は、 6. 5xl 0 6 (Z。C) である。 スぺ一 サ 13は、接着剤（図示せず）により、パッケージ P 1に接着、固定されている。 また、 スぺ一サ 13には、 接着剤 （図示せず） により、 CCDチップ 11の枠部 分 15の裏面側が接着、 固定されている。
【0032】 中空部 1の周囲のパッケージ P 1の表面 （エネルギー線入射側の 面） 8には、 シールリング 31が、 中空部 1 (CCDチップ 11) を囲む状態で ろう付け等により固着されている。 シールリング 31には、 キャップ 32がシ一 ムウエルド封止されている。 キャップ 32は、 前述のように、 その外周部が載置 された状態でシールリング 3 1にシ一ムウエルド封止されており、 C C Dチップ 1 1の薄型部分 1 4と対向する位置に設けられる開口部 3 3を有している。また、 キャップ 3 2は、 コバール （フェルニコ） にて一体に形成されており、 その表面 8には金メツキが施されている。
【 0 0 3 3】 キャップ 3 2には、 エネルギー線 （光、 電子線等） を透過させる 窓部材 3 4が、 開口部 3 3を覆うように固着されている。 窓部材 3 4は、 板状の 石英（コルツ）ガラスの基材からなり、紫外線を透過するように構成されており、 エネルギー線入射面及びエネルギー線出射面が研磨されている。 また、 窓部材 3 4は、 このエネルギー線入射面の端部が全周にわたって、 接着層 （図示せず） を 介してキャップ 3 2の上面 （ C C Dチップ 1 1に対向する面とは反対の面） に固 着されることにより、 キャップ 3 2に固着されている。
【0 0 3 4】 なお、 パッケージ P 1の中空部 1のエネルギー線入射側部分とは 反対側部分は、 図示は省略するが、 底蓋あるいは樹脂材料の充填等により封止す ることができる。
【0 0 3 5】 載置部 2の第 3の平面部 5には、 C C Dチップ 1 1の C C Dチヅ プ側電極 （図示せず） と接続するための複数の第 1のパッケージ側電極 4 1が設 けられている。 各第 1のパッケージ側電極 4 1は、 パッケージ P 1内に形成され た内部配線 （図示せず） を介して、 複数の電極ピン 2 7のうちの所定の電極ピン に電気的に接続されている。 C C Dチップ側電極と第 1のパッケージ側電極 4 1 とは、 ボンディングワイヤ （図示せず） を介して電気的に接続されている。 これ により、 外部から C C Dチップ 1 1に、 所定の電極ピン、 内部配線、 第 1のパヅ ケージ側電極 4 1、 ボンディングワイヤ、 及び C C Dチップ側電極を通して、 転 送信号等の信号が送られる。
【0 0 3 6】 チップ抵抗アレイ 2 1は、 基板 2 1 a上にアレイ状に形成された 複数の抵抗素子 2 2を有している。 基板 2 1 aには、 抵抗素子 2 2毎に、 入力端 子 （入力電極） 2 3及び出力端子 （出力電極） 2 4が形成されている。 また、 チ ップ抵抗アレイ 21は、 載置部 2の第 2の平面部 4上に接着層 （図示せず） を介 して載置され、この載置部 2 (パッケージ P 1)に固定される。入力端子 23は、 CCDチップ 11の出力端子 （電極） OSとボンディングワイヤ 42を介して電 気的に接続されている。
【0037】 載置部 2の第 4の平面部 6には、 チップ抵抗アレイ 21の出力端 子 24と接続するための複数の第 2のパッケージ側電極 43が設けられている。 各第 2のパッケージ側電極 43は、 パッケージ P 1内に形成された内部配線を介 して、 複数の電極ピン 27のうちの所定の電極ピンに電気的に接続されている。 出力端子 24と第 2のパッケージ側電極 43とは、 ボンディングワイヤ 44を介 して電気的に接続されている。 これにより、 CCDチップ 11から、 CCDチッ プ 11の出力端子 OS、 ボンディングワイヤ 42、 チップ抵抗アレイ 21 (抵抗 素子 22)、 ボンディングワイヤ 44、第 2のパッケージ側電極 43、 内部配線及 び所定の電極ピンを通って外部に信号が出力されることとなる。
【0038】 ここで、 図 3を参照して、 CCDチヅプ 11から出力された信号 を処理する信号処理回路について説明する。
【0039】 信号処理回路は、チップ抵抗アレイ 21に含まれる抵抗素子 22、 及び、オペアンプ 51を有している。オペアンプ 51は、固体撮像装置 I S 1 (パ ッケージ P 1) が搭載される外部基板 （図示せず） 等に形成されている。
【0040】 CCDチップ 11は、 フローティングディフュージョン （図示せ ず） の電位の変化を読み出すための電界効果トランジスタ 16を有しており、 こ の電界効果トランジスタ 16のゲ一ト端子はフローティングディフユ一ジョンに 電気的に接続されている。 電界効果トランジスタ 16のソース端子は、 CCDチ ップ 11の出力端子 OSに電気的に接続されており、 この出力端子 OSを介して 抵抗素子 22の入力端子 23に接続されている。 電界効果トランジスタ 16のド レイン端子は、 端子 ODに電気的に接続されており、 この端子 ODは、 一定の正 の電圧値を示す電圧が入力されている。 このとき、 抵抗素子 22は負荷抵抗とし て機能し、 電界効果トランジスタ 1 6及び抵抗素子 2 2はソースフォロワ回路を 構成する。
【0 0 4 1】 抵抗素子 2 2の出力端子 2 4は、 オペアンプ 5 1の反転入力端子 に電気的に接続される。 オペアンプ 5 1の反転入力端子と出力端子との間には抵 抗素子 5 2が設けられ、 オペアンプ 5 1の非反転入力端子には可変電圧源 5 3が 電気的に接続されている。 なお、 オペアンプ 5 1の反転入力端子と非反転入力端 子とは、 バーチャル ·ショートの関係にある。
【0 0 4 2】 本実施形態においては、 遮蔽部材 3 5が、 C C Dチップ 1 1のべ ベル部分 （薄型部分 1 4と枠部分 1 5との間の傾斜部分） のエネルギー線入射方 向前方を遮蔽するように C C Dチップ 1 1に対して配設されている。 この遮蔽部 材 3 5は、 厚さ約 3 0 0 zmのシリコン基板にて構成されており、 エネルギー線 (たとえば、 光） を遮断する。 遮蔽部材 3 5には、 薄型部分 1 4に対向する位置 に、 矩形形状の貫通孔 3 6がエッチング等により形成されている。 遮蔽部材 3 5 は、 エポキシ樹脂等からなる接着剤 （図示せず） により、 C C Dチップ 1 1の枠 部分 1 5の裏面 7側に接着、 固定されている。 スぺーサ 1 3には、 C C Dチップ 1 1の枠部分 1 5に固定された遮蔽部材 3 5に対応する位置に、 C C Dチップ 1 1とスぺーサ 1 3とが接着、 固定された状態で遮蔽部材 3 5を保持する凹部が遮 蔽部材 3 5の全周を取り囲むようにして形成されている。
【0 0 4 3】 以上のように、 本実施形態によれば、 チップ抵抗アレイ 2 1が、 ( じ0チップ1 1が配置された第 1の平面部 3とは異なる第 2の平面部 4に配置 され、 第 1の平面部 3と第 2の平面部 4との段差を利用して、 C C Dチップ 1 1 とチップ抵抗アレイ 2 1とが近接して配置されることとなる。 これにより、 固体 撮像装置 1 0 1の外側に複数の抵抗素子 （負荷抵抗） 1 0 3を配置するもの （図 4 A参照） に比して、 本実施形態の固体撮像装置 I S 1 (図 4 B参照） は、 C C Dチップ 1 1からチップ抵抗アレイ 2 1 (抵抗素子 2 2 ) までの信号伝達経路が 短くなり、 当該信号伝達経路の寄生容量が小さくなる。 この結果、 C C Dチップ 1 1から出力された信号の波形の鈍化を抑制すると共に、 高速応答性を向上する ことができる。
【0 0 4 4】 また、 本実施形態においては、 チヅプ抵抗アレイ 2 1は、 C C D チップ 1 1の出力端子 O Sに電気的に接続される抵抗素子 2 2を含んでいる。 こ のように構成した場合、 負荷抵抗として機能する抵抗素子 2 2が C C Dチップ 1 1とは離れて配置されるので、 抵抗素子 2 2が発熱した場合でも、 C .C Dチップ 1 1の特性に悪影響（例えば、暗電流の増加等）を及ぼすのを防ぐことができる。
【0 0 4 5】 なお、 オペアンプ 5 1の反転入力端子と非反転入力端子とはバ一 チャル'ショートの関係にあるので、ここでの電位は常に一定である。このため、 電荷の充放電が生じるようなことはなく、 チップ抵抗アレイ 2 1からオペアンプ 5 1までの信号伝達経路の寄生容量による影響をほぼ無視することができる。
【0 0 4 6】 （第 2実施形態）
次に、 図 5〜図 8に基づいて、 第 2実施形態に係る固体撮像装置の構成につい て説明する。 図 5は、 第 2実施形態に係る固体撮像装置の断面構成を説明するた めの概略図である。 図 6は、 同じく第 2実施形態に係る固体撮像装置の平面図で ある。 図 7は、 バッファ一アンプモジュール近傍の構成を示す平面図である。 図 8は ッファーアンプモジュ一ルの構成を説明するための回路図である。なお、 図 6及び図 7は、 固体撮像装置の裏面側から見た図である。
【0 0 4 7】 第 2実施形態の固体撮像装置 I S 2は、 パッケージ P 2、 C C D チップ 1 1、 信号処理回路としてのバッファーアンプモジュール 6 1等を備えて いる。
【0 0 4 8】 載置部 2は、 C C Dチップ 1 1を配置するための第 1の平面部 3、 ノ ツファ一アンプモジュール 6 1を配置するための第 2の平面部 4、 及び、 第 3 の平面部 9を有している。 第 3の平面部 9は、 パッケージ P 2の裏面 7と第 2の 平面部 4との間に位置し、 パッケージ P 2の裏面 7及び第 2の平面部 4に段差を 有して形成されている。 なお、 パッケージ P 2の中空部 1のエネルギー線入射側 部分とは反対側部分は、 底蓋 1 0により封止されている。
【 0 0 4 9】 載置部 2の第 3の平面部 9には、 複数のパッケージ側電極 4 5が 設けられている。 各パッケージ側電極 4 5は、 パッケージ P 2内に形成された内 部配線 （図示せず） を介して、 複数の電極ピン 2 7のうちの所定の電極ピンに電 気的に接続されている。 C C Dチップ 1 1に形成された C C Dチヅプ側電極 1 9 のうちの所定の電極は、 パッケージ側電極 4 5のうちの所定の電極と、 ボンディ ングワイヤ 4 6を介して電気的に接続されている。 これにより、 外部から C C D チップ 1 1に、 所定の電極ピン、 内部配線、 所定のパッケージ側電極、 ボンディ ングワイヤ 4 6、 及び所定の C C Dチップ側電極を通して、 転送信号等の信号が 送られる。
【0 0 5 0】 バッファ一アンプモジュール 6 1は、 図 7及び図 8にも示される ように、 負荷抵抗 6 2、 バイポーラトランジスタ 6 3、 及び電界効果トランジス 夕 6 4を含んでおり、 負荷抵抗 6 2、 バイポーラトランジスタ 6 3、 及び電界効 果トランジスタ 6 4は基板 6 1 a上に配置されている。 また、 バッファーアンプ モジュール 6 1 (基板 6 l a ) は、 載置部 2の第 2の平面部 4上に接着層 （図示 せず） を介して載置され、 この載置部 2 (パッケージ P 2 ) に固定されている。 【 0 0 5 1】 バッファーアンプモジュール 6 1の入力端子 （電極） 6 5には、 C C Dチップ 1 1の出力端子 O S 1 (電界効果トランジスタ 1 6のソース端子） が電気的に接続されている。 負荷抵抗 6 2の一方の端子は入力端子 6 5を介して C C Dチップ 1 1の出力端子 O S 1に電気的に接続され、 負荷抵抗 6 2の他方の 端子は接地されている。
【 0 0 5 2】 バイポーラトランジス夕 6 3のベース端子は入力端子 6 5及び抵 抗素子 6 6を介して C C Dチヅプ 1 1の出力端子 O S 1に電気的に接続されてお り、 エミヅタ端子は電界効果トランジスタ 6 4のドレイン端子及びバッファーァ ンブモジュール 6 1の出力端子 （電極） 6 7に電気的に接続されている。 バイポ —ラトランジス夕 6 3のコレクタ端子は、 端子 （電極） 7 0に電気的に接続され ている。 この端子 7 0は、 端子 O Dと同じく、 一定の正の電圧値を示す電圧が入 力されている。 電界効果トランジスタ 6 4のゲート端子及びソース端子は接地さ れている。 なお、 抵抗素子 6 6は、 バイポーラトランジスタ 6 3のべ一ス電流を 制御するためのものである。 ここで、 電界効果トランジスタ 1 6及び負荷抵抗 6 2はソースフォロワ回路を構成する。
【0 0 5 3】 C C Dチップ 1 1の出力端子 O S 1とバッファーアンプモジユー ル 6 1の入力端子 6 5とは、 ボンディングワイヤ 6 8を介して接続されている。 バッファ一アンプモジュール 6 1の出力端子 6 7は、 ボンディングワイヤ 6 9を 介して所定のパッケージ側電極 O S 2に接続されている。 端子 0 Dは、 ボンディ ングワイヤ 7 1を介してバッファ一アンプモジュール 6 1の端子 7 2に接続され、 端子 7 0に電気的に接続されている。 端子 7 0は、 ボンディングワイヤ 7 4を介 して所定のパッケージ側電極に接続されている。
【0 0 5 4】 C C Dチップの端子 S Sは、 ボンディングワイヤ 7 5を介してバ ッファーアンプモジュール 6 1の端子 （電極） 7 6に接続され、 この端子 7 6に 電気的に接続された端子 （電極） 7 7がボンディングワイヤ 7 8を介して所定の パッケージ側電極に接続されている。 この所定のパッケージ側電極は、 電極ピン 2 7のうち接地される所定の電極ピン （接地ピン） に電気的に接続されている。 【0 0 5 5】 以上のように、 本実施形態によれば、 バッファーアンプモジユー ル 6 1が、 C C Dチップ 1 1が配置された第 1の平面部 3とは異なる第 2の平面 部 4に配置され、 第 1の平面部 3と第 2の平面部 4との段差を利用して、 C C D チップ 1 1とバッファ一アンプモジュール 6 1とが近接して配置されることとな る。 これにより、 固体撮像装置 2 0 1の外側にバッファ一アンプモジュール 2 0 3を配置するもの（図 9 A参照）に比して、本実施形態の固体撮像装置 I S 2 (図 9 B参照） は、 C C Dチップ 1 1からバッファ一アンプモジュール 6 1までの信 号伝達経路が短くなり、 当該信号伝達経路の寄生容量が小さくなる。 この結果、 C C Dチップ 1 1から出力された信号の波形の鈍化を抑制すると共に、 高速応答 性を向上することができる。 なお、 図 9 Aにおけるバッファーアンプモジュール 2 0 3は、 本実施形態のバッファ一アンプモジュール 6 1と同じ構成を有するも のとしている。
【0 0 5 6】 また、 バッファーアンプモジュール 6 1は、 一端が C C Dチップ 1 1の出力端子 0 S 1に電気的に接続され、 他端が接地される負荷抵抗 6 2と、 〇〇0チップ1 1の出力端子 O S 1に電気的に接続されるバイポーラトランジス 夕 6 3とを含んでいる。 このように構成した場合、 C C Dチップ 1 1と負荷抵抗 6 2とが離れて配置されるので、 負荷抵抗 6 2が発熱した場合でも、 C C Dチッ プ 1 1の特性に悪影響 （例えば、 暗電流の増加等） を及ぼすのを防ぐことができ る。 また、 バイポーラトランジスタ 6 3は、 負荷抵抗 6 2に対するドライブ能力 が高レ、ため、 バッファ一アンプモジュール 6 1より後段の信号伝達経路の寄生容 量による影響を軽減することができる。
【0 0 5 7】 次に、 図 1 0に基づいて、 第 2実施形態に係る固体撮像装置の変 形例について説明する。 図 1 0は、 第 2実施形態に係る固体撮像装置の変形例の 断面構成を説明するための概略図である。
【0 0 5 8】 第 2実施形態の変形例における固体撮像装置 I S 3は、 パッケ一 ジ P 3、 表面照射型の C C Dチップ 8 1、 信号処理回路としてのバッファーアン プモジュール 6 1等を備えている。
【0 0 5 9】 ノ ッケージ P 3は、 底部 9 1と側部 9 2とで囲まれた窪み部 9 3 を有しており、 上述したパッケージ P I , P 2と同様に、 セラミック製である。 底部 9 1は、 C C Dチップ 8 1を配置するための第 1の平面部 9 4と、 ノ ッファ —アンプモジュール 6 1を配置するための第 2の平面部 9 5とを有している。 第 1の平面部 9 4と第 2の平面部 9 5とは、 段差を有して形成されている。 また、 底部 9 1は、 第 3の平面部 9 6を更に有しており、 この第 3の平面部 9 6は、 ノ ッケージ P 3の表面 8と第 2の平面部 9 5との間に位置し、 パッケージ P 3の表 面 8及び第 2の平面部 9 5に段差を有して形成されている。 【0060】 C C Dチップ 81は、 エネルギー線感応部 12を有し、 表面側が エネルギー線入射面となるように、 底部 9 1の第 1の平面部 94上に載置され、 この底部 9 1 (パッケージ P 3) に固定されている。
【006 1】 以上のように、 本変形例においても、 バッファ一アンプモジユー ル 6 1が、 CCDチップ 8 1が配置された第 1の平面部 94とは異なる第 2の平 面部 95に配置され、第 1の平面部 94と第 2の平面部 95との段差を利用して、 CCDチップ 81とバッファ一アンプモジュール 61とが近接して配置されるこ ととなる。 これにより、 C CDチップ 81からバッファーアンプモジュール 61 までの信号伝達経路が短くなり、 当該信号伝達経路の寄生容量が小さくなる。 こ の結果、 CCDチップ 8 1から出力された信号の波形の鈍化を抑制すると共に、 高速応答性を向上することができる。
【0062】 本発明は、前述した実施形態に限定されるものではない。例えば、 固体撮像素子は、 CCDチップ 1 1， 81に限られることなく、 アモルファスシ リコン製のフォトダイオード （PD) アレイと薄膜トランジスタ （TFT) で形 成したものでもよいし、 MO S型のイメージセンサでもよい。
産業上の利用可能性
【0063】 本発明は、 CCDイメージセンサ等の固体撮像装置に利用できる。

Claims

請求の範囲
1 . エネルギー線感応部を有する固体撮像素子と、
前記固体撮像素子から出力される信号を処理する信号処理回路と、
前記固体撮像素子及び前記信号処理回路を収納するパッケージと、 を備え、 前記信号処理回路は、 前記パッケージにおける前記固体撮像素子が配置された 平面部とは異なる平面部に配置されていることを特徴とする固体撮像装置。
2 . エネルギー線感応部を有する固体撮像素子と、
前記固体撮像素子から出力される信号を処理する信号処理回路と、
前記固体撮像素子及び前記信号処理回路を収納するパッケージと、 を備え、 前記パッケージは、 第 1の平面部と、 前記第 1の平面部に段差を有して形成さ れた第 2の平面部とを有しており、
.前記固体撮像素子は前記第 1の平面部に配置され、 前記信号処理回路は前記第 2の平面部に配置されていることを特徴とする固体撮像装置。
3 . 前記信号処理回路は、 前記固体撮像素子の出力端子に電気的に接続さ れる負荷抵抗を含んでいることを特徴とする請求の範囲第 1項又は第 2項に記載 の固体撮像装置。
4 . 前記信号処理回路は、
一端が前記固体撮像素子の出力端子に電気的に接続され、 他端が接地される負 荷抵抗と、
前記固体撮像素子の出力端子に電気的に接続されるバイポーラトランジスタを 有するバッファーアンプと、 を含んでいることを特徴とする請求の範囲第 1項又 は第 2項に記載の固体撮像装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4490406B2 (ja) 2006-10-11 2010-06-23 浜松ホトニクス株式会社 固体撮像装置
JP5743767B2 (ja) * 2011-07-13 2015-07-01 キヤノン株式会社 撮像素子ユニットおよび撮像装置
JP5844580B2 (ja) 2011-09-05 2016-01-20 浜松ホトニクス株式会社 固体撮像素子及び固体撮像素子の実装構造
US9712769B2 (en) * 2011-12-28 2017-07-18 Nikon Corporation Imaging device
JP6004421B2 (ja) * 2012-03-30 2016-10-05 株式会社日立ハイテクノロジーズ 撮像素子、検査装置、及び検出装置
JP6325920B2 (ja) * 2014-07-02 2018-05-16 日本放送協会 高精細撮像素子用パッケージ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0236057U (ja) * 1988-09-02 1990-03-08
JPH04317280A (ja) 1991-04-17 1992-11-09 Olympus Optical Co Ltd 固体撮像装置
EP0828398A1 (en) 1996-03-08 1998-03-11 Ntt Mobile Communications Network Inc. Packet data transferring method for mobile radio data communication system
JPH1084509A (ja) * 1996-09-06 1998-03-31 Matsushita Electron Corp 撮像装置およびその製造方法
JP2002368949A (ja) 2001-05-23 2002-12-20 Kingpak Technology Inc イメージセンサのスタックパッケージ構造

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160370A (ja) 1986-12-24 1988-07-04 Sony Corp ビデオカメラ
JPH0698560B2 (ja) 1988-07-26 1994-12-07 正久エンジニアリング株式会社 工業用刃物の刃先ホーニング装置
JPH05183135A (ja) 1991-10-14 1993-07-23 Sony Corp Ｃｃｄ撮像装置
US5705807A (en) * 1994-10-24 1998-01-06 Nissan Motor Co., Ltd. Photo detecting apparatus for detecting reflected light from an object and excluding an external light componet from the reflected light
KR20040004472A (ko) * 1995-05-31 2004-01-13 소니 가부시끼 가이샤 촬상장치 및 그 제조방법, 촬상어댑터장치, 신호처리장치및 신호처리방법, 및 정보처리장치 및 정보처리방법
JP3417225B2 (ja) 1996-05-17 2003-06-16 ソニー株式会社 固体撮像装置とそれを用いたカメラ
US6795120B2 (en) * 1996-05-17 2004-09-21 Sony Corporation Solid-state imaging apparatus and camera using the same
US6049470A (en) * 1997-05-30 2000-04-11 Dalsa, Inc. Package with reticulated bond shelf
JP3466886B2 (ja) 1997-10-06 2003-11-17 キヤノン株式会社 固体撮像装置
JP3503467B2 (ja) 1998-03-20 2004-03-08 ソニー株式会社 カメラ
JP2001358997A (ja) 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置
JP2002252797A (ja) 2001-02-26 2002-09-06 Sony Corp 固体撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0236057U (ja) * 1988-09-02 1990-03-08
JPH04317280A (ja) 1991-04-17 1992-11-09 Olympus Optical Co Ltd 固体撮像装置
EP0828398A1 (en) 1996-03-08 1998-03-11 Ntt Mobile Communications Network Inc. Packet data transferring method for mobile radio data communication system
JPH1084509A (ja) * 1996-09-06 1998-03-31 Matsushita Electron Corp 撮像装置およびその製造方法
JP2002368949A (ja) 2001-05-23 2002-12-20 Kingpak Technology Inc イメージセンサのスタックパッケージ構造

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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Publication number Publication date
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