WO2000011489A1

WO2000011489A1 - Procede de fabrication de cartes de circuits integres (ci)

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Publication number: WO2000011489A1
Application number: PCT/JP1998/003672
Authority: WO
Inventors: Susumu Takagi
Original assignee: Hitachi, Ltd.; Hitachi Tokyo Electronics Co., Ltd.
Priority date: 1998-08-19
Filing date: 1998-08-19
Publication date: 2000-03-02
Also published as: US6615390B1; TW508537B; KR20010024985A

Description

明細書

I Cカードの製造方法技術分野

本発明は、 I Cカードの製造技術に関し、特に I Cカードの多様化に対応した信頼性および汎用性の高い試験工程を含む I Cカードの製造方法に適用して有効.な技術に関する。背景技術

たとえば、本発明者が検討した技術として、 I Cカード（Integrated Circui t) は、現在広く社会に普及しているクレジットカードや銀行用キャッシュカードなどに代表される磁気ストライプ付きカードと同一形状のカードの中に、 C P U (Central Processor Unit) やメモリを内蔵したもので、高度情報化社会にふさわしい最先端技術を活用した携帯用情報記憶媒体として今後の発展が期待されている。この I Cカードは、 C P Uの制御プログラムの管理下で、接触型の接触端子または非接触型のアンテナコィルを通じて外部装置との情報交換を行うことができる。また、内蔵のメモリは、セキュリティへの対応のため、一定の手順で処理が行われた場合にのみアクセスされるように制御されている。

このような I Cカードは、多種 ·多様な機能を兼ね備えているために、出荷前の試験が重要となっている。たとえば、 I Cカードの試験方法に関しては、 I S O/ I E C 7 8 1 6— 3、 I Dカード一外部端子付き I Cカード、第 3部：電気信号おょぴ伝送プロトコル、の文献に記載される技術などが挙げられる。この文献から考えられることは、たとえばテスタによる I Cカードへのデータ書き込み試験において、まずテスタが書き込みコマンドを I Cカードに送信し、これに対して I Cカードは書き込み終了をテスタに応答することにより、書き込み試験を行うことができる。以上のように、コマンドの送信に対する応答により I C力一ドの各種試験が行われた後、不良品を除く良品の I Cカードは製品として出荷される。

ところで、前記のような I。カードの試験方法について、本発明者が検討した結果、以下のようなことが明らかとなった。

(1) . I Cカードの応用分野が広がり、この多様化に伴って銀行用カードなどの特定分野で使用される I Cカードについては、 I Cカード内のメモリにおける記憶領域の信頼性、さらにこの記憶領域に記憶されている情報などの高い信頼性が要求されてきている。

(2) . I Cカードの応用分野が広がり、この多様化に伴ってテスタを用いて I C力一ドの試験を行う場合や、リーダ ·ライタを用いて I Cカードに対する書き込み ·読み出しを行う場合などについても対応できるように、 I Cカードの汎用性が求められてきている。

そこで、本発明の目的は、メモリの記憶領域やこの記憶領域内の情報の信頼性に着目し、特に I Cカードの信頼性を向上させることができる試験工程を含む I Cカードの製造方法を提供するものである。

また、本発明の他の目的は、テスタやリーダ ·ライタなどへの汎用性に着目し、特に I Cカードの汎用性を向上させることができる試験工程を含む I Cカードの製造方法を提供するものである。

本発明の前記ならぴにその他の目的と新規な特徴は、本明細書の記述おょぴ添付図面から明らかになるであろう。発明の開示

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による I Cカードの製造方法は、 I Cカードの多様化に対応した試験工程を含むものであり、半導体ウェハまたはチップ毎に切断された状態でこのチップの電気的特性試験を行ぅチップ試験工程と、この試験されたチップを組み込んだ I Cカードの状態でこの I Cカードの電気的特性試験を行う I C カード試験工程とを有するものである。

また、本発明による他の I Cカードの製造方法は、 I Cカードの電気的特性試験を行う I Cカード試験工程において、外部からの試験データに基づいて I C カードの内部回路の動作試験を行う工程と、 I Cカードの内部メモリの検証試験を行う工程とを有するものである。

特に、 I Cカードの内部回路の動作試験を行う工程は、 I Cカードの内部で E E P R OMなどの内部メモリの書き込みデータと読み出しデータとの比較を行い、この比較結果の一致 Z不一致のみを外部に出力し、また、比較結果が不一致のときはデータ書き込みをリトライするようにしたものである。

よって、前記 I Cカードの製造方法によれば、チップ試験工程と I C力一ド試験工程とによる、試験されたチップを組み込んだ I Cカードの試験方法を適用することにより、 I Cカードの信頼性を向上させることができる。これは、メモリの I c単体としては I Cメーカにおいて試験済みゆえ、 I Cカードでの試験をしないという選択もあるが、 I Cカードの信頼性に鑑み、あえて I cカードにおいても試験を実施する方法を採用することによるものである。さらに、テスタによる試験と同時にメモリ内のベリファイ試験を行い、 I Cカードにおける 2重試験方法を採用するためである。

また、 I Cカード内部の比較結果のみを外部に出力することにより、セキユリティへの対応とともに、 I Cカードの汎用性を向上させることができる。これは、メモリ内の書き込みデータの比較機能は I Cカードの必須条件ではないが、 I C カードのテスタやリーダ ·ライタなどの各種 I Cカードに対する汎用性を持たせる上で有効と考えられるためである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。 '

(1) . I Cカードの製造方法において、チップの電気的特性試験を行うチップ試験工程と、 I Cカードの電気的特性試験を行う I Cカード試験工程とを含む、試験されたチップを組み込んだ I Cカードの試験方法を適用することにより、 I C力一ドにおける信頼性の向上が可能となる。

(2) . I Cカードの試験工程において、外部からの試験データに基づいて I Cカードの内部回路の動作試験を行う工程と、 I Cカードの内部メモリの検証試験を行う工程とを含む、 I Cカードにおける 2重試験方法を採用することにより、 I C カード、特に I Cカードの内部メモリにおける信頼性の向上が可能となる。

(3) . I Cカードの内部回路の動作試験を行う工程において、 I Cカードの内部で内部メモリの書き込みデータと読み出しデータとの比較を行い、この比較結果の一致不一致のみを外部に出力することにより、セキュリティへの対応とともに、

I Cカードにおける汎用性の向上が可能となる。

(4) .前記（1) 〜（3) により、半導体ウェハのウェハ処理工程からチップの I C カードへの組み込み工程までの I Cカードの製造方法において、 I Cカードの多様化に対応した信頼性および汎用性の高い試験工程を含む I Cカードの製造技術を実現することが可能となる。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。図面の簡単な説明

図 1 (a)， (b) は本発明の一実施の形態である I Cカードの概略構造を示す説明図、図 2は I Cカードを示す内部構成図、図 3は I Cカードの製造方法を示すフロー図、図 4は I Cカードの製造方法において、ウェハ検査工程を示すフロー図、図 5は C O B組み立て工程を示すフロー図、図 6はプラスチックカードへの組み込み工程を示すフロー図、図 7は I Cカード製造処理 0次発行工程を示すフロー図、図 8は I Cカード検査工程を示すフロー図、図 9は 1次発行処理工程を示すフロー図、図 1 0は本発明の一実施の形態において、 I Cカード試験評価装置を示す構成図、図 1 1は I Cカード試験評価装置のソフトウェアを示す構成図、図 1 2は E E P R OMのデータ書き込み試験を示すフロー図、図 1 3は E E P R OMのデータ読み出し試験を示すフロー図、図 1 4はテスタと I Cカードとの接続を示す説明図、図 1 5はべリファイテストを示すフロー図、図 1 6は E E P R OMを示す構成図、図 1 7はセキュリティの観点からの試験方法を示すフロー図である。発明を実施するための最良の形態

以下、本発明の実施の形態を上記図 1〜図 1 7の図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。まず、図 1により、本実施の形態の I Cカードの概略構造の一例を説明する。図 1 (a) は外部装置と物理的な接触なしに情報交換が可能な非接触型 I Cカード、図 1 (b) は外部装置と物理的に接触して情報交換が可能な接触型 I Cカードをそれぞれ示す。非接触型 I Cカードは、プラスチック ·カード 1に、 LS I チップ 2とこれに電気的に接続されたアンテナ · コイル 3とが組み込まれている。一方、接触型 I Cカードは、プラスチック 'カード 1に、 LS Iチップ 2とこれに電気的に接続された接触端子 4とが組み込まれている。この I Cカードの形状は、たとえば縦が 54 mm程度、横が 85 mm程度、厚さが 0.25〜0.8 mm 程度の寸法となっている。

この I Cカードの内部構成の一例は、たとえば図 2に示すように、チップ 2の内部に、チップ 2の全体の制御を司るための CPU 1 1と、プログラムおよびデ —タなどを記憶するための、読み出し専用の ROM12、書き込み ·読み出し可能な RAMI 3、および電気的に消去 ·書き換え可能な EE PROM14と、演算処理を行うための演算ュニット 15と、外部との入出力を司るためのインタフエース回路 16とが備えられ、相互にデータ転送が可能となっている。このチップ 2と外部装置とのデータ転送は、 CPU1 1による制御プログラムの管理下で、チップ 2の内部のインタフェース回路 16を通じて、非接触式の場合は変復調回路 17を介したアンテナ · コイル 3からの電波により行われ、一方、接触式の場合は接触端子 4の接触により電気的に行われる。また、 ROM12、 RAMI 3、および EEPROM14などの内部メモリは、データの保護のため、一定の手順で処理が行われた場合にのみアクセスされるように制御されている。

特に、本実施の形態の I Cカードにおいては、後述するようにチップ試験工程と I Cカード試験工程とによる、テストされたチップ 2を組み込んだ I Cカードのテスト方法、さらにテスタによる I Cカード内蔵メモリのテストと同時に上記メモリ内のベリファイテストを行う、 I Cカードにおける 2重テスト方法が採用されている。このチップ 2、 I Cカードの試験内容には、 DC試験および各種マ一ジン試験と、機能動作試験（ACファンクション試験）とがある。 DC試験および各種マージン試験としては、対電源電圧変動マージン試験、タイミング変動マージン試験、入力信号電圧レベルマージン試験、出力電圧レベル試験、各端子のオープン、ショート、電源電流およびリーク電流測定などがある。機能動作試験としては、 CPU動作試験、 RAMおよび ROMデータ書き換えノ読み出し機能試験、 EE PROMデータ書き込み Z読み出し機能試験、フローティング演算ュニット機能試験などがある。

次に、図 3により、本実施の形態の I Cカードの製造方法における処理フローの一例を説明する。図 3は主に接触型 I Cカードの製造処理フローを示すが、非接触 I Cカードについても後述する COB (チップ ·オン 'ボード）組み立てェ程が異なる他はほぼ同様である。

1. ゥヱハ処理工程（ステップ 100)

このウェハ処理工程は、半導体ウェハに対して、薄膜形成、酸化、ドーピング、ァニール、レジスト処理、露光、エッチング、洗浄、 CMPなどの処理を繰り返し、半導体ウェハに格子状に複数の集積回路を形成する。この集積回路の 1つが 1つのチップ 2に対応する。

2. ウェハ検査工程（ステップ 200)

このウェハ検査工程は、たとえば図 4に示すように、ウェハ処理後の半導体ゥェハに対して、ウェハプローバによってチップ 2のパッドにプローブ針を接触させてプローブテストを実施し（ステップ 201) 、チップ 2の良品/不良品を識別できるように、マーキングまたはウェハマップ（良 Z不良）データとして記憶する（ステップ 202) 。このプロ一ブテストでは、前述したようなチップ 2のオープン、ショート、電源電流おょぴリーク電流測定などの DC試験を中心に測定する。また、 AC試験として、簡単なファンクションチェックも同様に試験する。そして、半導体ウェハにダイシング処理、スクライブ処理した後（ステップ 203) 、次の組み立て工程に対して搬送する。

3. COB組み立て工程（ステップ 300)

この COB組み立て工程は、たとえば図 5に示すように、チップ 2をフレーム (ボード）の裏面にダイボンディングし（ステップ 301) 、さらにワイヤボンデイングした後に（ステップ 302) 、裏面側をモールドする（ステップ 30 3) 。この際に、ワイヤボンディング後の状態はチップ 2とフレームがワイヤにより接続され、さらにモールド後は、裏面側がモールドされてチップ 2のレジンにより覆われ、表面側は接触端子が露出された状態となる。さらに、寸法検査およびマーキングを行い（ステップ 304) 、選別のために電気的特性試験を行う (ステップ 305) 。そして、 COBを次の工程に対して搬送する。

4. プラスチックカードへの組み込み工程（ステップ 400)

このプラスチックカードへの組み込み工程は、たとえば図 6に示すように、プラスチックカードの COB組み込み部分の掘り込み（ミリング）を行い（ステツプ 40 1) 、この部分に COBを貼り付ける（ステップ 402) 。この際に、ミリング後の状態は掘り込みが開口され、さらに貼り付け後は接触端子が露出された状態となる。これにより、素カードが完成する。

5. I Cカード製造処理 0次発行工程（ステップ 500)

この I Cカード製造処理 0次発行工程は、ハードウヱァ部品のチェックを行う工程であり、 I Cカードに対して、 I Cカードの正常動作の確認、 I Cカードの初期化、 MF (マスターファイル）の作成、カード識別子（製造者、バージョン情報など）の書き込み、カード I Dの書き込み、暗号関数書き込み、ループテストなどの処理を行う。詳細には、後述する図 7のような処理の流れとなる。

この I Cカード製造処理 0次発行工程、後述の I Cカード検査工程、 1次発行処理工程、 2次発行処理工程に I Cカードの試験工程が含まれる。この I Cカードの試験では、前述したように DC試験および各種マージン試験として、対電源電圧変動マージン試験、タイミング変動マージン試験、入力信号電圧レベルマージン試験、出力電圧レベル試験、各端子のオープン、ショート、電源電流およびリーク電流測定などを行い、機能動作試験として、 CPU動作試験、 RAMおよび ROMデータ書き換えノ読み出し機能試験、 E E P R OMデータ書き込み読み出し機能試験、フローティング演算ュニット機能試験などを行う。

6. I Cカード検査工程（ステップ 600)

この I Cカード検査工程は、製造処理が完了した I Cカードに、スクリーニングテストとして、カード I Dのリードを繰り返し行う。 I Cカード製造処理機能のカード I Dの書き込みで書き込んだカード I Dをテストに使用する。詳細には、後述する図 8のような処理の流れとなる。

7. 1次発行処理工程（ステップ 700) この 1次発行処理工程は、運用上のチヱックを行う工程であり、製造 ·検査が完了した I Cカードに対して、基本情報の書き込み、基本情報の確認、 D F (専用ファイル）、 E F (エレメンタリーファイル）、キーの作成、データの書き込み、書き込みデータの確認、セキュリティの設定などの処理を行う。詳細には、後述する図 9のような処理の流れとなる。

8 . 2次発行処理工程（ステップ 8 0 0 )

この 2次発行処理工程は、ユーザ I Dなどの個別情報の書き込み処理を行うェ程である。これにより、 I Cカードが完成してユーザに対して発行することがでさる。

以上のように、ウェハ処理工程から、ウェハ検査工程、 C O B組み立て工程、プラスチックカードへの組み込み工程、 I Cカード製造処理 0次発行工程、 I C カード検查工程、 1次発行処理工程および 2次発行処理工程を実行することにより、接触型 I Cカードを完成させることができる。特に、この I Cカードの製造工程においては、ステップ 2 0 0のチップ 2の試験工程と、ステップ 5 0 0〜8 0 0の I Cカードの試験工程とが含まれ、テストされたチップ 2を組み込んだ I Cカードのテスト方法の採用により I Cカードの信頼性のさらなる向上が可能となっている。

なお、非接触型 I Cカードについても、 C O B組み立て工程が異なる他はほぼ同様である。すなわち、アンテナ · コイル 3が形成されているフレーム（ボード）にチップ 2をダイボンディングし、さらにワイヤボンディングした後にモールドすることにより、非接触型 I Cカードを完成させることができる。この場合にも、特にテストされたチップ 2を組み込んだ I Cカードのテスト方法により I Cカードの信頼性を向上させることができる。以下においても、接触型 I Cカードの試験工程を主に説明するが、非接触型 I Cカードについても同様に適用可能である。

次に、図 7〜図 9の処理フローの一例、図 1 0および図 1 1の I Cカード試験評価装置の構成の一例により、前記ステップ 5 0 0の I Cカード製造処理 0次発行工程、前記ステップ 6 0 0の I Cカード検査工程、前記ステップ 7 0 0の 1次発行処理工程を詳細に説明する。これらの I Cカード製造処理 0次発行工程、 I Cカード検査工程、 1次発行処理工程、さらに 2次発行処理工程は、図 10に示す I Cカード試験評価装置により試験，評価が行われる。まず、図 10により I Cカード試験評価装置の構成、図 1 1によりソフトウア構成を説明する。

I Cカード試験評価装置は、テスタ、リーダ 'ライタ、カード発行装置などの機能を持ち、図 10のように、試験条件プログラムの開発および試験データの管理を行うホスト CPU部 20と、試験の実行制御およびテストプラン ·デバッグを実行するテスタ本体部 30とから構成され、 LANにより接続されている。ホスト CPU部 20には、印刷出力用のプリンタ 21、補助記憶用の MOドライブ 22などが接続され、ユーザがテストプランを作成したり、測定した結果を管理することができる。テスタ本体部 30は、試験対象デバイスに対応して独立に動作可能な各計測制御ュニット 31から、共通のコンタクト ·プローブ部 32を介して対応する各 I Cカード 33に接続され、この計測制御ュニット 31は増減 (たとえば最大 32枚程度）できるため、テスティング工程前後の能力に合わせたテストシステムを構築することができる。

テスタ本体部 30は、サテライト CPU34、ハンドラ iZf 35、システム電源 36、および安全回路 37と、複数の計測制御ュニット 31とから構成されている。各計測制御ユニット 31には、コントローラ 38、デバイス電源 39、 AC測定部 40、 DC測定部 41、 MPX42, テストヘッド 43などが設けられ、内部にコントローラ 38を有することによって個々に独立して並列的な試験が可能となっている。以下、各構成要素について詳細に説明する。

サテライト C PU 34は、複数の計測制御ュニット 31に対し、試験条件の転送、試験結果の読み取りおよびハンドラの制御を実施する。また、テストブラン ·デバッグもこのサテライト CPU 34から実行することができる。

ハンドラ 1 £ 35は、 I Cカード 33のハンドラ、またはソフト COBハンドラの制御を実施するためのユニットである。パラレル通信を行う。

コントローラ 38は、ユーザ記述試験条件に従ってテスタハードウエアに対し、デバイス電源 39の電圧設定、 AC測定部 40の条件設定、 DC測定部 41の条件設定および各種条件のピン割り付けを実施し、 I Cカード 33の試験を実行する。また、測定結果の管理も行う。デバイス電源 3 9は、 I Cカード 3 3の電源端子に印加する電圧レベルを設定するとともに、 I Cカード 3 3に流れる電源電流を測定する機能を持っている。

A C測定部 4 0は、 I Cカード 3 3に印加するクロック周波数およびデューティ比の設定、ドライバの出力電圧レベル、コンパレータレベルの設定などを実施し、 I Cカード 3 3とのデータ通信により I Cカード 3 3の試験を実施する。

D C測定部 4 1は、 I Cカード 3 3の入出力ピンのオープン Zショートチエツクおよびリーク電流の測定を実施するュニットである。

MP X 4 2は、 A C測定部 4 0、 D C測定部 4 1を I Cカード 3 3の所定ピンにリレー切り替えにより割り付ける機能を持っている。

テストヘッド 4 3は、 I Cカード 3 3に印加する信号ドライバ、および出力信号判定コンパレータなどを有している。また、ケーブル損失による測定誤差を最小にするバーチャル'グランドの供給を行い、測定精度の向上を図っている。この I Cカード試験評価装置における、ホスト C P U部 2 0のソフトウエアは、図 1 1のように、テストプラン ·エディタ 5 1、テストプラン ·コンパイラ 5 2、データ通信ソフト 5 3、データ出力表示ソフト 5 4、システム運用管理ソフト 5 5などから構成されている。また、サテライト C P U 3 4のソフトウェアは、計測制御システム 6 1、オンライン ·デバッガ 6 2、試験条件およびデータ通信ソフト 6 3、ヒストグラム 'ユーティリティ 6 4、キャリブレーションソフト 6 5 などから構成されている。ホスト C P U部 2 0とサテライト C P U 3 4間は、ネットワーク（L AN) により接続されている。以下、各ソフトウェアについて詳細に説明する。

テストプラン ·エディタ 5 1は、試験条件を作成するためのエディタで、このテストプラン .エディタ 5 1から直接テストプラン 'コンパイラ 5 2を起動することができる。また、コンパイル結果に条件記述ミスなどが発生した場合には、所定のエラー発生場所にカーソルを移動し、記述ミス発生場所を教える。これらにより、効率よくテストプランを作成することができる。

テストプラン ' コンパイラ 5 2は、テストプラン 'エディタ 5 1で作成したテストプランをテスタが実行できるオブジェクトに翻訳する。また、このテストプラン . コンパイラ 5 2では、テストプラン ·デバッグのための詳細情報も生成される。

データ通信ソフト 5 3のソフ卜ウェアは、テストプランの転送（割り付け）、測定結果の読み取り、その他各種機能の設定および指示を実施する。

データ出力表示ソフト 5 4のソフトウエアは、データ通信により読み取られた試験結果を C R T、プリンタ、 HDなどに出力する。また、試験結果のレポート (ロット番号、作業者名、試験開始時間、終了時間、トータル試験数、良品/不良品数、テスト番号別不良数など）を出力することができる。

システム運用管理ソフト 5 5のソフトウエアは、パスヮードなどによる装置のセキュリティ管理を実施する。

計測制御システム 6 1は、ハンドラの制御、コントローラ 3 8 (試験実行部）の制御を実施し、テストプラン実行の制御を行う。このソフトウェアにより、複数の計測制御ュニット 3 1の測定結果が管理され、必要に応じてホスト C P U部

2 0に送信される。試験状況は、テスタ本体部 3 0の液晶表示パネルに出力され、現在までの試験数、良品 Z不良品数などを見ることができる。

オンライン 'デバッガ 6 2は、テストプランのデバッグ 'ツールである。機能としては、テストプランの 1行毎の実行、所定テストプランのソースライン番号、またはテスト番号での試験停止（ポーズ）、試験条件の変更、 D C試験、 A C試験キーボードからの実行、測定結果の表示などを実施することができる。これにより、テストプランを効率よくデバッグすることができる。また、不良解析ツールとして利用することもできる。

データ通信ソフト 6 3のソフトウエアは、ホスト C P U部 2 0から受信したテストプラン（試験条件）をコントローラ 3 8に送信する。また、各コントローラ

3 8から受信した測定結果をまとめてホスト C P U部 2 0に送信したりする。ヒストグラム ' ユーティリティ 6 4は、所定の I Cカード 3 3の生産口ットに対して、各 D Cテスト毎の測定データの分布を取得する。これを使用することで、ユーザはこのデータを工程管理の指標にすることができる。

キヤリブレーションソフト 6 5のソフトウエアは、システムのハードウエアのキヤリブレーションを実施する場合に使用する。この I Cカード試験評価装置は、計測制御ュニット 3 1をュニット交換によりメンテナンスに対応しているため、ュ-ット交換を実施した場合このキヤリブレーシヨンを行う。

以上のように構成される I Cカード試験評価装置を用いて、前記ステップ 50 0の I Cカード製造処理 0次発行工程、前記ステップ 600の I Cカード検査ェ程、前記ステップ 700の 1次発行処理工程、前記ステツプ 800の 2次発行処理工程を実行することができる。

続いて、図 7の処理フローの一例に基づいて、前記ステップ 500の I Cカード製造処理 0次発行工程を詳細に説明する。

(1) . PC、リーダ 'ライタ、 I Cカード 33の動作確認（ステップ 501， 50 2)

PC、リーダ 'ライタ、 I Cカード 33の動作確認を行う。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。 PCの通信回線をオープンする。リーダ ·ライタとの回線をオープンする。 1。カ一ド33 とのセッションを開始する。 I Cカード 33とのセッションを終了する。 PCの通信回線をクローズする。本処理では、確認のみ行うため、 I Cカード 33とのセッションが成功した後、 I Cカード 33とのセッションの終了、通信回線のクローズを行う。

(2) .カード I Dの確認 '設定（ステップ 503)

I Cカード 33に書き込むカード I Dを生成する。カード I Dの設定値が正しくない場合、エラーメッセージを表示する。本システムでは、カード I Dをファィルのカード I D用の情報セクションで管理する。たとえば、カード I Dは、日付（6バイト）、製造 PC番号（3バイト）、シリアル番号（4バイト）の 3項目の構成とする。

日付は、 I Cカード 33を製造した日付を管理するためのものである。たとえば、カード製造機能の操作を開始した時に P Cの内蔵時計から自動的に取り出し、 "YYMMDD" の形式で自動的にデフォルト値とする。連続して製造処理を繰り返す間は、特に更新しない。

製造 PC番号は、 I Cカード 33を製造した PCを分類するためのものである。たとえば、デフオルト値は "001" で、手動での設定 ·変更が可能である。シリアル番号は、製造日付のうちの何枚目に製造したカードかを示すためのものである。たとえば、カード製造機能の操作を開始した時にその日の最初の製造の場合、 "0001" とする。最初の製造でない場合、途中からの番号となる。正常にカードを製造する度に、自動的に更新し、ファイルに保存する。途中でェラーが発生した場合には更新しない。また、製造処理の途中でキャンセルした場合にも更新しない。

(3) . I C力一ド 33とのセッション開始（ステップ 504， 505)

I Cカード 33とのセッションを開始する。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。 PCの通信回線をオープンする。リーダ'ライタとの回線をオープンする。 I Cカード 33とのセッションを開始する。

(4) . EE PROM領域のリードライト確認（ステップ 506， 507)

メモリの EE PROM領域に対するリード/ライトのテストを行う。テスト実行中、進行状況を表示する。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。システム領域へデータ "00" をライトノリードし、内容を比較する。システム領域へデータ "11" をライト/リードし、内容を比較する。

(5) .フォーマット &カード識別子、カード I D、暗号処理関数の書き込み（ステップ 508， 509)

カード製造レイアウトファイルに従い、 I Cカード 33に MF、キー、 EFを生成する。カード製造レイアウトファイル名は、ファイルのレイアウト情報セクシヨンで管理する。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。 I Cカード 33をフォーマットする。 MFを作成する。カード製造レイァゥトファイルにキー作成の指定があった場合、キーを作成する。カード製造レイァゥトファイルに EF作成の指定があった場合、 EFを作成する。本処理で作成される EFには、カード識別子、カード I Dを書き込む。

カード識別子の書き込みは、前記フォーマツトで作成したカード識別子用の E Fに、カード識別子を書き込む。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。カード識別子用の EFに、フォーマットで生成したカード識別子をライトする。カード I Dの書き込みは、 EE PROM領域の特定アドレスに前記カード I D の確認 ·生成で生成したカード I Dの書き込みを行う。前記フォーマツトでカード I D用のファイルが作成されている場合、そのファイルにもカード I Dを書き込む。エラーが発生した場合、エラ一メッセージを表示する。たとえば、以下の処理を行う。カード I Dを、 EE PROM領域の特定アドレスにライトする。前記フォーマツトでカード I D用の EFを作成した場合、この EFに書き込んだ力ード I Dをライトする。

暗号処理関数の書き込みは、ファイルの暗号関数情報セクションで指定された暗号処理関数ファイルを EE PROM領域の特定ァドレスに書き込む。ジャンプテーブルファイルには、オフセットアドレスが設定されているので、ファイルのベースァドレス項目に設定されたァドレスで、ジャンプテーブルの値を補正する。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。ジャンプテーブルファイルをロードし、 EE PROM領域の特定アドレスにライトする。パラメータファイルをロードし、 EE PROM領域の特定アドレスにライトする。関数モジュールファイルをロードし、 EEPROM領域の特定アドレスにライトする。カード I Dを 8バイトのバイナリ形式に変換し、書き込んだパラメータ領域の乱数初期値パラメータに上書きする。

(6) .ループテスト回数の設定（ステップ 510)

I Cカード 33のループテスト回数を設定する。ループテスト回数は、フアイルの I D読み込みループテスト用の情報セッションで管理する。

(7) .カード I Dの読み込みループテスト（ステップ 511， 512)

前記カード I Dの書き込みで、書き込んだカード I Dの読み込みテストを行う。設定されたループ回数分、テストを行う。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。カード I Dをリードし、データを確認する。ループ回数分、これを繰り返す。

(8) .テスト終了確認（ステップ 513)

I Cカード I Dの読み込みループテストが正常に終了したことを確認する。たとえば、以下の処理を行う。 I Cカード 33とのセッションを終了する。 PCの诵信回線をクローズする。カード I Dのシリアル番号を 1加算する。続いて、図 8の処理フローの一例に基づいて、前記ステップ 600の I Cカード検査工程を詳細に説明する。

(1) . PC、リーダ 'ライタ、 I Cカード 33の動作確認（ステップ 601， 60 2)

前記 I Cカード製造処理 0次発行工程の場合と同様に、 PC、リーダ 'ライタ、 I Cカード 33の動作確認を行い、エラーが発生した場合、エラーメッセージを表示する。

(2) ·ループテスト回数の設定（ステップ 603)

前記 I Cカード製造処理 0次発行工程の場合と同様に、 I Cカード 33のループテスト回数を設定する。

(3) ·カード I Dの読み込みループテスト（ステップ 604， 605)

カード I Dの読み込みループテストを行う。設定されたループ回数分、テストを行う。テストが正常に終了した場合、読み込んだカード I Dを表示する。エラ一が発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。 PCの通信回線をオープンにする。リーダ ·ライタとの回線をオープンにする。 I Cカード 33とのセッションを開始する。カード I Dをリードし、データを確認する。ループ回数分、これを繰り返す。 I Cカード 33とのセッションを終了する。 PCの通信回線をクローズする。リードしたカード I Dを表示する。

続いて、図 9の処理フローの一例に基づいて、前記ステップ 700の 1次発行処理工程を詳細に説明する。

まず、 1次発行処理ログに記録する作業者名と PC番号を設定する。たとえば、 PC番号は、ファイルの作業カード I D用の情報セクション製造 PC番号で管理する値を、デフォルト値とする。作業者名は、全角で最大 20文字とする。 PC 番号は、半角で最大 3文字とする。どちらの項目も未入力の場合、エラーメッセ —ジを表示する。

(1). PC、リーダ 'ライタ、 I Cカード 33の動作確認（ステップ 701， 70 2)

前記 I Cカード製造処理 0次発行工程の場合と同様に、 PC、リーダ 'ライタ、 I Cカード 33の動作確認を行い、エラーが発生した場合、エラーメッセージを表示する。なお、 P C、リーダ 'ライタの動作確認、 I Cカード 3 3の動作確認処理以降、処理中にエラーが発生した場合、リトライは行わないこととする。

(2) . I Cカード 3 3のセッション開始（ステップ 7 0 3， 7 0 4 )

I Cカード 3 3とのセッションを開始する。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。 P Cの通信回線をオープンにする。リーダ 'ライタとの回線をオープンにする。 I Cカード 3 3とのセッションを開始する。

(3) .基本情報の書き込み（ステップ 7 0 5， 7 0 6 )

1次発行レイァゥトファイルに従い、製造された I Cカード 3 3の MF下に E Fを作成し、カード識別子、発行者情報などの基本情報を書き込む。 1次発行レィアウトファイル名は、ファイルのレイアウト情報セクションで管理する。エラ一が発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。 E Fを作成する。 1次発行レイアウトファイルから、書き込みデータを生成する。作成した E Fに作成したデータをライトする。 1次発行レイァゥトファイルで指定したファイル数分、これを繰り返す。

(4) ·基本情報の確認（ステップ 7 0 7， 7 0 8 )

前記基本情報の書き込みで書き込んだ基本情報の確認を行う。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。基本情報ファイルからリードする。リードしたデータと、前記基本情報の書き込みで書き込んだデータを比較する。 1次発行レイアウトフアイルで指定したフアイル数分、これを繰り返す。

(5) . I Cカード 3 3のファイル作成（ステップ 7 0 9， 7 1 0 )

ユーザ定義レイアウトファイルに従い、 1じカード3 3に0 、 E F、キーなどのファイルを作成する。ユーザ定義レイアウトファイル名は、ファイルのレイアウト情報セクションで管理する。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。ファイルを作成する親 D Fに移動する。ファイルを生成する。ユーザ定義レイァゥトファイルで指定したファイル数分、これを繰り返す。

(6) .作成ファイルへのデータ設定（ステップ 7 1 1， 7 1 2 ) ユーザ定義レイァゥトファイルに従い、作成したファイルにデータを設定する。作成ファイルの種別により、設定データの内容が変わる。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。ユーザ定義レイァゥトファイルから、設定データを生成する。作成したファイルに、生成したデータを設定する。ユーザ定義レイアウトファイルで指定したファイル数分、これを繰り返す。

(7) .設定情報の確認（ステップ 7 1 3， 7 1 4 )

前記作成ファィルへのデータ設定で設定したデータの確認を行う。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。データファイルからリードする。リードしたデータと、前記作成ファイルへのデータ設定で設定したデータを比較する。ユーザ定義レイァゥトファイルで指定したフアイル数分、これを繰り返す。

(8) ·セキュリティの設定（ステップ 7 1 5， 7 1 6 )

ユーザ定義レイァゥトファイルに従い、作成したファイルにセキュリティを設定する。エラーが発生した場合、エラーメッセージを表示する。たとえば、以下の処理を行う。セキュリティを設定するファイルに移動する。ファイルにセキュリティを設定する。ユーザ定義レイアウトファイルで指定したファイル数分、これを繰り返す。

(9) . 1次発行終了確認（ステップ 7 1 7 )

1次発行処理が正常に終了したことを確認する。たとえば、以下の処理を行う。 I Cカード 3 3とのセッションを終了する。 P Cの通信回線をクローズする。次に、図 1 2，図 1 3の処理フローの一例、図 1 4のテスタ（I Cカード試験評価装置）と I Cカード 3 3との接続構成の一例により、前記 I Cカード製造処理 0次発行工程のステップ 5 0 6の E E P R OM領域のリードライト確認処理における、 E E P R OM 1 4へのデータ書き込み Z読み出し試験を詳細に説明する。

この試験工程においては、 I Cカード 3 3における 2重テスト方法として、テスタからのテストデータに基づいて I Cカード 3 3の内部回路の動作テストを行う工程と、 I Cカード内部の E E P R OM 1 4のべリファイテストを行う工程とが含まれている。図 14は、 I Cカード 33へのデータ書き込み/ ^/読み出し試験 (1テスト分）のテスタの接続方法を示す。このテスタには、前記図 10および図 11に示した I Cカード試験評価装置が用いられる。通常の I Cカード 33の試験は、以下に説明する書き込むデータおよび書き込むァドレスを変ィ匕させて複数回繰り返す。

1. 書き込み試験

(1) .テスタから I Cカード 33に、 EEPROM書き込みコマンドおよび書き込みデータを送信する（ステップ 521) 。一般的に、 I Cカード 33の通信プロトコノレは、 T 1 , TOなど、 I SO 7816にて規定されており、これら規則に従ってコマンドおよびデータは送信される。

(2) . I Cカード 33の内部の CPU 1 1によってコマンドを解析する（ステップ 522) 。データ書き込みコマンドを受信した場合には、書き込みデータの受信データをインタフェース回路 16のシリアル Zパラレル変換回路によりパラレルデータに変換し、この変換したデータを CPU 11によって内部のアキュムレータ Aにロードし、このアキュムレータ A内のデータを EEPROM14の指定ァドレスに書き込む（ステップ 523) 。

(3) . EE PROM 14に書き込まれたデータを読み出し（ステップ 524) 、 C PU内のアキュムレータ Bにロードし、アキュムレータ Aとアキュムレータ Bとのデータの比較判定を行う（ステップ 525) 。すなわち、ここで、書き込みデ —タと読み出しデータの照合が行われる。この際に、テスタによる書き込み試験と並行して、 EEPROM14の内部においても、後述する書き込まれたデータのべリファイが繰り返して行われる。

(4) .比較判定の結果、一致した場合には、正常終了の書き込み完了応答をインタフェース回路 16のパラレルシリアル変換回路のシリアルポートからテスタにシリアル送信する（ステップ 526) 。この送信フォーマットも通信プロトコルにより規定されている。一方、不一致の場合には、必要に応じて I Cカード 33 の内部でリトライ回数分、前記ステップ 523からの処理を繰り返し（ステップ 527) 、このリトライ後にエラー応答をシリアルポートからテスタに送信する (ステップ 526) 。 (5). I Cカード 33から送信された応答をテスタにて良品応答期待値と比較判定する（ステップ 528) 。比較判定の結果、期待値と一致した場合には次のテストを実行する（ステップ 529) 。一方、期待値と不一致の場合には、指定されたリトライ回数分、前記ステップ 523からの処理を繰り返す（ステップ 53 0) 。所定回数リトライしてもエラーとなった場合には、その I Cカード 33を不良とする（ステップ 531) 。

2. 読み出し試験

これは、先に書き込んだデータを再度読み出し、書き込みデータを確認するために実施する。

(6).テスタから I Cカード 33に対して EE PROMデータ読み出しコマンドを送信する（ステップ 541) 。

(7) . I Cカード 33の内部の CPU 11によって、データ読み出しコマンドを解析する（ステップ 542) 。所定ァドレスの EEPROMデータを CPU 11のアキュムレータ Aに読み出し（ステップ 543) 、シリアルポートから所定フォ一マットにて読み出したデータをテスタに送信する（ステップ 544) 。

(8) . I Cカード 33から送信されたデータをテスタにて良品応答期待値と比較判定する（ステップ 545) 。比較判定の結果、期待値と一致した場合には、その試験を "良" とし、次のテストを実行する（ステップ 546) 。一方、期待値と不一致の場合にはリトライ処理をする（ステップ 547) 。前記ステップ 543 から所定許容回数リトライを実行する。所定回数リトライしてもエラーとなった場合には、その I Cカード 33を不良とする（ステップ 548) 。

(9) .前記の全ての試験が終了した後（ステップ 549) 、全ての試験が "良" (PASS) となった I Cカード 33を良品と判定する（ステップ 550) 。一箇所でも不良となった場合には、不良品と判定し、ハンドリング装置に指令を出し、不良品処理する。通常、不良となった I Cカード 33は、不良品トレーに格納される。

以上のようなテスタによる書き込み試験、読み出し試験において、前記（2) の EEPROM14への書き込み処理と並行して、 EEPROM14の内部においても書き込まれたデータのベリファイテストが行われる。図 15のべリファイテストの処理ラローの一例、図 16の EE PROM 14の構成の一例により、 E EPROM14の内部におけるベリファイテストを詳細に説明する。まず、図 1 6により、 EEPROM14の構成および動作の概要を説明する。

EEPROM14は、図 16のように、ワード線 WLとデータ線 D Lとの交点に接続された複数のメモリセル MCからなるメモリアレイ M—ARYと、このメモリアレイ M—ARY内の任意のメモリセル MCを選択するためのロウァドレスバッファ XADB、カラムアドレスバッファ YADB、ロウアドレスデコーダ X DCR、およびカラムアドレスデコーダ YDCRと、データの読み出し/書き込みを行うためのセンスアンプ SA、データ入力バッファ D I B、およびデータ出力バッファ DOBと、各種制御信号を発生するためのタイミング制御回路 C NT Rと、消去動作を電気的に行うための消去回路 E R Cなどの周知の構成からなり、これらが周知の半導体製造技術によって CPU 11、 ROM12、 RAMI 3などとともに 1個のチップ 2上に形成されて構成されている。

この EEPROM14には、外部からアドレス信号 AX， AYが入力され、口ゥアドレスバッファ XADB、カラムアドレスバッファ YADBによりロウアドレス信号、カラムアドレス信号が生成されて、それぞれロウアドレスデコーダ X DCR、カラムァドレスデコーダ YDCRを介してメモリアレイ M— ARY内の任意のメモリセル MCが選択される。そして、読み出しノ書き込み動作は、外部からタイミング制御回路 CNTRに入力される、チップィネーブル信号 ZCE、アウトプットィネーブル信号ノ O E、ライトイネーブノレ信号/ WE、ィレーズィネーブル信号/ EE、および書き込み Z消去用高電圧 Vp pに基づいて発生される各種内部信号 XE， YE, s c， w r , w pなどにより制御されるようになつている。

読み出しモードは、信号/ CEがロウレベル、信号/ OEがロウレベル、信号 ZWEがハイレベル、信号 ZEEがハイレベルで、高電圧 Vp pが供給されない状態で設定される。このとき、内部信号 Zc eはロウレベルに、信号 DE， s c， r eがハイレベルにされる。ロウアドレスデコーダ XDCR、カラムアドレスデコーダ YDCR、データ入力バッファ D I Oには、その動作電圧として低電圧 V c cが供給される。これにより、センスアンプ S Aが動作状態となって、読み出し動作を行うことができる。

書き込みモードは、信号 ZCEがロウレベル、信号 ZOEがハイレベル、信号 ZWEが口ゥレベル、信号 ZE Eがハイレベルで、高電圧 V p pが供給された状態で設定される。このとき、内部信号 Zc eはロウレベルに、信号 DE， WP， w rがハイレベルにされ、信号 s c， r e， DO^DO 7はロウレベルにされる。信号 DEのハイレベルによりロウァドレスデコーダ XDCR、カラムァドレスデコーダ YD CRが活性化され、メモリアレイ M—ARYの 1つのヮード線 WLと、 1つのデータ線 DLが選択される。ロウアドレスデコーダ XDCR、カラムアドレスデコーダ YDCRおよびデータ入力バッファ D I Oには、その動作電圧として高電圧 Vp pが供給される。書き込みが行われるワード線 WL、フローテイングゲートに電子を注入すべきメモリセル MCが接続されたデータ線 DLは、それぞれその電位が高電圧 Vp pに従った高電圧となる。これにより、書き込み動作を行うことができる。

書き込みべリファイモードは、信号/ CEがロウレベル、信号 ZOEが口ウレベル、信号/ WEがハイレベル、信号/ EEがハイレベルで、高電圧 Vp pが供給された状態で設定される。高電圧 Vp pが供給されている以外は前記読み出しモードと同じ状態になる。ロウアドレスデコーダ XDCR、カラムアドレスデコーダ Y DC Rおよびデータ入力バッファ D I Bには、その動作電圧が高電圧 Vp pから低電圧 Vc cに切り換えられて供給される。これにより、書き込みベリフアイ動作を行うことができる。

消去モードは、信号/ CEがロウレベル、信号/ OEがハイレベル、信号 ZW Eがハイレベルで、高電圧 Vp pが供給され、信号/ EEがハイレベルからロウレベルに変化すると、信号 ZE Sがハイレベルからロウレベルに変化して設定される。これに応じて、消去回路 ERCによりメモリセル MCのソース線 C Sの電位は高電圧 Vp pから接地電位に切り換えられる。これにより、消去動作を行うことができる。

続いて、図 15の処理フローの一例に基づいて、この EE PROM 14の内部におけるべリファイテストを詳細に説明する。

(1).書き込み動作のためのアドレスの初期設定を行い（ステップ 561) 、書き込みのための書き込みパルスを発生させ（ステップ 562) 、アドレス設定に従い、 EEPROM14の選択された対象ビットのメモリセル MCに書き込み電圧を印加し、データの書き込み動作を行う（ステップ 563) 。

(2) .書き込んだデータのベリファイ動作において、書き込み対象ビットが所定のメモリしきい値電圧に到達したか否かを判定する（ステップ 564) 。このベリフアイ動作は、読み出し動作において、読み出しデータがしきい値電圧に達するまで、前記ステップ 562からの書き込み動作、書き込みべリファイ動作を繰り返す。

(3) .対象ビットが所定のメモリしきい値電圧に到達して書き込みが認められたら、アドレスインクリメントを行う（ステップ 565) 。そして、最終アドレスか否かの判定を行い（ステップ 566) 、最終アドレスでない場合、前記ステップ 5 62から全ての対象ビットが終了するまで書き込み動作、書き込みべリファイ動作を繰り返す。この最終アドレスまで繰り返して行うことにより、書き込み動作を終了することができる（ステップ 567) 。

次に、図 1 7の処理フローの一例に基づいて、セキュリティの観点から書き込まれた喑号キーなどの EE PROM 14のデータの試験方法を説明する。

I Cカード 33に書き込んだ EE PROM 14のデータの試験は、セキユリティ上、 I Cカード 33の外部に EE PROM 14のデータを読み出して試験することはできない。もし、それが可能であれば、そのシステムは、セキュリティ上問題があり、容易に偽造されてしまうことになる。そこで、セキュリティを考えた E E P R OM 14のデータの試験方法を以下に説明する。

(1) .テスタから I Cカード 33に対して EEPROM14のデータ評価コマンドを送信し、 I Cカード 33に試験することを知らせる（ステップ 581) 。

(2) . I Cカード 33は、受信したコマンドを角军析し（ステップ 582) 、今からシステムの試験を実行することが分かり、まず内蔵されたセキュリティ対応のシステム評価プログラムを起動し、テスタから送信されてくる EEPROM14のデータを受信する体制をとり、そして比較エラーフラグなどの初期化を実施する (ステップ 583) 。

(3) .テスタから、試験する EEPROM14のデータと同一内容のデータを順に連続的に I Cカード 33に送信する（ステップ 584) 。通常、送信するデータは、 10KB〜数十 KB程度である。

(4).テスタから送信された EE PROM 14のデータは、 I Cカード 33の内部において、まず受信したデータをインタフェース回路 16のシリアルパラレル変換回路を経由して C PU 1 1のアキュムレータ Aにロードし（ステップ 58 5) 、アキュムレータ Bにロードされている評価されるべき EEPROM14のデータと比較する（ステップ 586) 。比較の結果、一致した場合には次のデータの比較を実行する。一方、不一致の場合にはエラーフラグを立てる（ステップ 587) 。

(5). I Cカード 33は、全ての EE PROM 14のデータが受信されるまで（ステツプ 588) 、前記ステップ 585からの処理を繰り返して実行し、全ての E EPROM14のデータが受信されたと判断した場合、エラーフラグの状態を判定する（ステップ 589) 。エラーフラグが設定されていない場合、すなわち E EPROM14のデータに異常がなく全てのデータが一致した場合には、テスタに対し、一致応答を送信する（ステップ 590) 。一方、エラ一フラグが設定されている場合、すなわち EEPROM14のデータが一致しない場合、または異常が発生している場合には、テスタに対して、不一致応答を送信する（ステップ 591) o

(6). I Cカード 33から送信されたデータをテスタにおいて良品の一致応答期待値と比較判定する（ステップ 592) 。比較判定の結果、期待値と一致した場合、その I Cカード 33を "良品" （PAS S) とする（ステップ 593) 。一方、期待値と不一致の場合、その I Cカード 33を "不良品" とする（ステップ 59 4) 。

このように、セキュリティの観点から、 I Cカード 33の内部で比較判定を行い、その結果のみをテスタなどの外部に出力することができる。よって、テスタなどの外部装置においては、不一致の場合に立つエラーフラグの状態を判定することにより、 I Cカード 33の良品/不良品を判断することができる。

従って、本実施の形態の I Cカード 33の製造方法によれば、以下のような作用効果を得ることができる。 (1) .ステップ 2 0 0のチップ 2の試験工程と、ステップ 5 0 0〜 8 0 0の I C力ード 3 3の試験工程とが含まれる、テストされたチップ 2を組み込んだ I Cカード 3 3のテスト方法を採用することにより、 I Cカード 3 3の信頼性を向上させることができる。

(2) .テスタによる E E P R OM 1 4などの内部メモリの書き込み試験、読み出し試験と並行して、これらの内部メモリの内部においても書き込まれたデータのベリファイテストを行い、 I Cカード 3 3における 2重テスト方法を採用することにより、 I Cカード 3 3におけるメモリの記憶領域やこの記憶領域内の情報の信頼 1"生を向上させることができる。

(3) . I Cカード 3 3の内部で比較判定を行い、この一致不一致のみを外部に出力することにより、セキュリティへの対応が可能になるとともに、テスタやリーダ ·ライタなどの各種 I Cカード 3 3を扱う装置に対する汎用性を向上させることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。産業上の利用可能性

以上のように、本発明にかかる I Cカードの製造方法は、特に I Cカードの多様化に対応した信頼性および汎用性の高い試験工程を含む I Cカードの製造方法に有用であり、さらに書き込み試験、読み出し試験などは I Cカードを構成する R OM, R AMなどの内部メモリの試験工程を含む I Cカードの製造方法についても同様に適用することができる。

Claims

請求の範囲

1 . 半導体ウェハに所定の回路を形成するウェハ処理工程と、

この回路が形成された半導体ウェハを切断してチップ毎に分離するウェハ切断工程と、

この切断されたチップをカードに組み込んで I Cカードを製造する組み込みェ程と、を含む I Cカードの製造方法であって、

前記半導体ウェハまたは前記チップ毎に切断された状態でこのチップの電気的特性試験を行ぅチップ試験工程と、

この試験されたチップを組み込んだ前記 I Cカードの状態でこの I Cカードの電気的特性試験を行う I Cカード試験工程と、を含むことを特徴とする I Cカードの製造方法。

2 . 請求項 1記載の I Cカードの製造方法であって、前記チップ試験工程は、前記チップの D C試験を行う工程を含むことを特徴とする I Cカードの製造方法。

3 . 請求項 1記載の I Cカードの製造方法であって、前記 I Cカード試験工程は、前記 I Cカードの D C試験および各種マージン試験を行う工程と、

前記 I Cカードの機能動作試験を行う工程と、を含むことを特徴とする I C力一ドの製造方法。

4 . 半導体ウェハに所定の回路を形成するウェハ処理工程と、

この回路が形成された半導体ウェハを切断してチップ毎に分離するゥェハ切断工程と、

この切断されたチップをカードに組み込んで I Cカードを製造する組み込みェ程と、

この製造された I Cカードの電気的特性試験を行う I Cカード試験工程と、を含む I Cカードの製造方法であって、前記 I Cカード試験工程は、

外部からの試験データに基づいて前記 I Cカードの内部回路の動作試験を行う工程と、

前記 I Cカードの内部メモリの検証試験を行う工程と、を含むことを特徴とする I cカードの製造方法。

5 . 請求項 4記載の I Cカードの製造方法であって、前記 I Cカードの内部回路の動作試験を行う工程は、

C P Uの動作試験、メモリのデータ書き換え Z読み出し機能試験、消去 ·書き換え可能メモリのデータ書き込み/読み出し機能試験およびフローティング演算ュニットの機能試験による I Cカードの機能動作試験を行う工程を含むことを特徴とする I Cカードの製造方法。

6 . 請求項 5記載の I Cカードの製造方法であって、前記メモリのデータ書き換え/読み出し機能試験を行う工程は、

前記 I Cカードの内部でこのメモリの書き込みデータと読み出しデータとの比較を行い、この比較結果の一致 Z不一致のみを外部に出力する工程を含むことを特徴とする I Cカードの製造方法。

7 . 請求項 6記載の I Cカードの製造方法であって、前記メモリは、

R AM, R OMを含むことを特徴とする I Cカードの製造方法。

8 . 請求項 5記載の I Cカードの製造方法であって、前記消去 '書き換え可能メモリのデータ書き込みノ読み出し機能試験を行う工程は、

前記 I Cカードの内部でこの消去 ·書き換え可能メモリの書き込みデータと読み出しデータとの比較を行い、この比較結果の一致ノ不一致のみを外部に出力する工程を含むことを特徴とする I Cカードの製造方法。

9 . 請求項 8記載の I Cカードの製造方法であって、前記消去 ·書き換え可能メモリは、

E E P R OMを含むことを特徴とする I Cカードの製造方法。

1 0 . 請求項 6または 8記載の I Cカードの製造方法であって、前記比較結果が不一致のときは、

データ書き込みをリトライする工程を含むことを特徴とする I Cカードの製造方法。

1 1 . 請求項 4記載の I Cカードの製造方法であって、前記 I Cカードの内部メモリの検証試験を行う工程は、

この内部メモリにおけるデータの書き込みべリファイ試験を行う工程を含むことを特徴とする I C力一ドの製造方法。

12. 請求項 1 1記載の I Cカードの製造方法であって、前記内部メモリは、 EE PROMを含むことを特徴とする I Cカードの製造方法。