TW201140099A - Systems for testing electronic circuits and methods for testing electronic circuits - Google Patents

Description

201140099 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種電路以及測試此電路之方法，特別是一種 可錯誤比較的電路以及測試可錯誤比較的電路的方法。 【先前技術】 自從積體電路(Integrated Circuit)問世自今’係以有半世紀左右 的歷史。隨著科技的演進，各種積體電路的技術不斷推陳出新。 利用積體電路所製造而成的晶片，已被廣泛的運用於各種不同的 產品中。 在晶片設計或是晶片生產的擁巾，可能會因為各種不同的 因素’導致晶片發生故障。因此，在晶片生產的過程中，會對於 晶片進行職。若是確認^已轉時，祕止此晶片_的生 產程序，以免徒勞增製造成本。 …晶圓測試是對晶片上的每個晶片進行針測。測試儀器利用剛 穴十（probe)與晶片上的接線塾㈤涵^ _)接觸，並寫入 寺疋的測4訊叙晶>{中。測試儀^從晶片中讀取系統響應，教 且測試儀H將系統響應無想響應概。 ^ ’、、、而；則4儀器寫入特定的測試訊號與讀取系統響應皆需 =測鱗間。若是當—個晶圓上的晶片的數量越多時，測試這 時〜費㈣間也隨之俱增。使肝㈣試將可減少總剛試 片此外’測試儀器需要訊號通道(si幽池觀_送訊號到晶 、义曰曰片上接收訊號。在一般的平行測試的設定下，寫入 4 201140099 每個晶片的特定資料大半是相同的，可以由一個並聯的傳送。但 接收訊號則需要每個晶片配置分開的通道。在許多情況下，測試 儀器的訊號通道數量會限制平行測試一次最多能測試的晶片數 量。 【發明内容】 鑑於以上的問題，在一實施例或是多個實施例係提出一種可 錯誤比較的電路。可錯誤比較的電路適於自一測試儀器接收一測 試訊號與—理想響應訊號並輸出-峨結果訊號。 可錯誤比較的電路包括待測部分、比較器與比較結果紀錄 器。待測部分接收測試訊號並且輪出系統響應訊號。比較器係接 收系統響應訊號以及理想響應訊號並依據系統響應訊號以及理想 響應訊號輪出比較結果。 在一實施例或是多個實施例中，待測部分包括一數位電路、 —記憶體電路、一類比電路或是一混合模式電路。 在一實施例或是多個實施例中，比較結果紀錄器自測試儀器 接收測試訊號。 在貫施例或是多個實施例中，可錯誤比較的電路另包括— 數位介面。數位介面用以傳送測試訊號至數位電路，且數位介面 專迖里4響應訊號至比較器，並且自比較結果紀錄器接收測試結 §號其中，可錯誤比較的電路具有多個系統與多組識別資訊 (ID)。這些系統藉由數位介面並聯，測試儀器藉由多組識別資訊測 試多個系統。 201140099 在實_或疋多個實施例中，制部分、比較器以及比較 結果紀錄器位於-晶圓上。其中，晶圓包括至少一個晶片區域以 及至/個切舰域’待測部分係位於晶片區域^待測部分與至 y測雜能連接’且至少_測試塾設置於晶片區域或是切割 區域。 在實關或疋多個實施例中，可錯誤比較的電路另包括一 /、他電路至/選擇||。選擇器接收測試訊號以及選擇訊號， 並根據選擇贿轉勒m職至待測部分與其他電路/ 在-實施例歧多個實施例中，其中系統響應訊號係為一電 流訊號、—龍訊賊是—頻率訊號。 在-實施例或衫個實施财，待測部分為—記憶體電路。 記憶體電路包括至少-個主要記舰塊狀至少—墙用記惊區 塊ί位址記舰塊1比較結果紀㈣記齡要記憶區塊發 生錯決時’發生錯誤的主要記憶區塊係被備用記憶區塊的其令之 一所取代。 此外’在_實施賊❹個實關係提出—種職可錯誤比 較的電路的方法’此方法包括：初始—待測部分、由待測部分接 收一測試_與-理想響應訊號、比較該理辟應訊號與一系統 響應訊號與紀錄比較結果於電腦或是可讀取記憶媒體中。 在一實施例或是多個實施例中，其中測試訊號用以執行至少 以下步驟··利用至少-測試訊號以控制一個或是多個的數位介 面；利用至少—測試訊號以控制多卫器、切換器或是選擇器來測 6 201140099 個電路中的多個部分；利用至少—測試訊號以控制多工器、 切換益或是卿_試多個電路中。 在一實施例或是多個實施例中，測試可錯誤比較的電路的方 另I括"、己錄夕個比較結果以及接收多個識別資訊，其中該些 比較結果與該些辨識資訊係互相對應。 、D二 藉由本發明所提出的可錯誤比較的電路以及_可錯誤比較 的電路的方法’可以大巾!減低測試的時間或以及減少所需測試儀 器的訊號通道的數目。 【實施方式】 [029] 以下在Λ施方式中詳細救述本發明之詳細特徵以及優 點，其内容足以使任何熟習相關技藝者了解本發明之技術内容並 據以貫施，且根據本說明書所揭露之内容、申請專利範圍及圖式， 任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以 下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限 制本發明之範疇。 [030] 請參照『第1Α圖』，係為本發明之第一實施例之系統方 塊圖。在第一實施例中’係提出一種可錯誤比較的電路10。此可 錯誤比較的電路10適於自測試儀器90接收測試訊號與理想響應 訊號並輸出一測試結果訊號。此測試儀器90可為但不限於安傑倫 (Agilent®)9300自動測試設備或是Credence®鑽石系列，Sapphire 系列，X系列或是ASL序列測試器。在一些實施例中，當系統響 應訊號與理想響應訊號不同時’兩訊號不一致係代表電路的待測 201140099 部分12存有錯誤。另一方面，當系統響應訊號與理想響應訊號一 致時，並不總是代表電路為正確無誤。電路的正確與否仍須由$ 整的響應訊號來判斷。此可錯誤比較的電路包括電路的待、則呷 分12、比較器14與比較結果紀錄器16。 ’在本㈣—實_或是辣實_中，電路的待測部分 12可以是-個數位電路。電路的待測部分12可以是—個混合模二 電路(mixed-mode)内的數位電路。電路的待測部分12可以是—個 記憶體電路。電路的待測部分12可以是—個類比電路。以 先以電路_附12是-個數位電路的實施例先做說明。^ 實施例中，係以電路的待測部分12包括〜個記憶體電路。在另_ 個實施例中’電路的待測部分12包括―個類比電路。 [032] 在本發明一實施例或是多 …一 疋夕爾施例中，電_待測部分 12疋-健位電路，電路的待測部分 ,, 0. 目/則5式儀态90接收測試 此㈣碱可為序列的數位訊號或是測試向量，作是測試 訊號並不以此為限，任何可輸入至電路 能作為測觀號。當電路_ '，、…的訊號均有可 改沾炷、目,丨加八〜A 钱收測試訊號後，經過電 路的待測部分12内部的運作，此電 響應訊號。 了刊々刀12即輸出糸統 [033] 比較器14係自電路的待八 及自測試儀器90接收理想響應訊號。理刀相二接收_應訊號以 的待測部分12為無錯誤時 ％ a應訊號係為當該電路 應所產生的。翁人稱之為無錯誤=柳^ 12接㈣試訊號後 、、糸統響應訊號。之後，比較 8 201140099 器14依據電路的待測部分12所產生的系統響應訊號以及理想響 應訊號輸出一比較結果。 [034]當系統響應訊號與理想響應訊號相$時，此比較器w輸 出的比較結果為“正確，，訊號。“正確，，訊號可具有多樣的: 式，比如說-個位元的訊號代表單—個結果，或是位元_代表多 個結果。此處訊號的形式可有多樣的表示方式。此領域中具有通 常知識者可了解比較結果可藉由各種不同之形式輸出，比較結果 的形式並科本發明之_。料轉應喊與理想響應訊號不 同時’此比較器Μ輸出的比較結果為“錯誤，，訊號，係代表電路 的待測部分12輸出預期外的系統響應訊號。 _比較結果紀錄器16係接收比較結果以及儲存此比較姓 果。在本發明—實施例或是多個實施例中，比較結果紀錄器16可 以根據比較結果記錄—段的戦時_此電路轉測部分12是否 有錯疾的發生。味絲鱗^ 16將贿此触較絲於電腦中 讀取記«財。電_是機料讀蚊憶媒體， =如=可為但不隱揮發式記或是鱗發式 麵器16根據此峨果輸幅結果概測試儀器㈣ ⑽岭憶賴或是記細係代表各 種可儲存貧料的實體儲存裝置。 合 曰Ά可錯誤比較的電路1〇，此電路可 測試結果訊號至測試儀器9〇。也就是說，測試儀器90可以 誤比較的電路H)讀取結果訊號，而不是系統響應訊號邊 201140099 ^器^讀取㈣的時間可大_被減少。在本發明-實施例或 疋夕個實施例中’可錯誤比較的電路1〇可在結果訊號為錯誤才紀 H孔!虎在本發明一實施例或是多個實施例中，可錯誤比較 的電路1G可在不論結果訊號為正顧是錯誤皆紀錄絲訊號。在 本發月之貫;^例或是多個實施例巾，可錯誤比較的電路1〇可不 包含測試樣本(test pattern)產生ϋ。在本發明之一實施例或是多個 實施例中’測試儀器90可用以產生測試樣本(testpattem)。 [〇37|在本發明一實施例或是多個實施例中，比較結果紀錄器 16並不僅僅疋紀錄錯誤是否曾經發生，而可進一步紀錄錯誤在何 時發生。在這些實施射，請參照『第1B圖』。比較結果紀錄器 16係從比較器14接收比較結果並且從測試儀器9〇接收測試訊 號。在本發明一實施例或是多個實施例中，比較結果紀錄器16並 不僅僅是紀錄錯誤是否曾經發生，而可進一步紀錄錯誤在何時發 生。舉例而言，這些紀錄的是否曾經發生或是在何時發生的結果， 可用來改善製程或是調整電路光罩的設計，以提升電路在製程上 的良率或是電路的效能。 [038]請參照『第1C圖』，在本發明一實施例或是多個實施例 中’比較結果紀錄器16可從測試儀器90接收測試資訊。與『第 1B圖』中不同的是，『第1B圖』的比較結果紀錄器16是紀錄何 時與何處發生錯誤，而『第ic圖』的比較結果紀錄器16則是可 以接收測試環境資訊。測試環境可以是每個測試時的電壓、電流 與溫度。 201140099 [〇观本發明—實施例或是多低實施例中，比較結果紀錄器 二由収喊_的部分資訊得知賴進行的位置，從而紀錄 =决在何柯生。舉例而言，比較結果紀錄器可藉由計數時脈 2是訊號恤购是在何输。設計人㈣ 來修正電路的待測部分12其中的特殊區域。 _在本㈣―實施例或是多個實施财，比較結果紀錄器 16可從測试儀器90得知％| q 所纪健曲/ 置，並且藉由測試儀器90 所、，、己錄的時間，從而紀錄錯誤在何時發生。 紗而上述的第—實施例僅可測試—電路的待測部分12， 然而本發明亚不以此為限。 之第二實施例之系統方境：;二弟2A圖』，係 路K) 貫施财，此可錯誤比較的電 路⑴包括夕個電路的待測部分12、—選擇請 -比較器Η與一比較結果紀錄器16。 — []在本《明-實施例或是多個實施 一個輸入埠以及多個細蟑，選擇器19 至輸出埠的其中之—、擇f生的連接輸入埠 且選擇界191 、益191的輸入埠連接於測試儀器90， 此多個電路的Γ個輸出淳連接於多個電路的待測部分12。而這 二夕個電路的舶彳部分】2再以多對—的方式 選擇請具有多個輪入埠以及一個輪出=二2擇 性的連接1中之—认 &擇》»192可選擇 ㈣。選擇心;入:埠。選擇器192輸出埠連接至比 擇訊號選擇轉㈣觀肋及__，並根據選 專闕4訊號至這些電路的待測部分12的其中之 201140099 一’選擇器192將該電路的待測部分12的系統響應訊號傳至比較 器14。 [043] 藉此’此可錯誤比較的電路10可對其内的多個電路的待 測部分12進行測試。 [044] 在本發明一實施例或是多個實施例中，此可錯誤比較的 電路10可設置於一半導體晶圓上。設置於半導體晶圓可錯誤比較 的電路10的詳細結構待容後詳述。 [045] 請參照『第2B圖』’在本發明一實施例或是多個實施例 中’此可錯誤比較的電路10可以經由一個數位介面18與測試儀 器90相連。此數位介面18可為但不限於内部整合電路 (Inter-integrated circuit, I2C)、序列周邊介面（seriai peripherai

Interface)或是其他任何可用於連接的數位介面μ與測試儀器9〇 介面(以下統稱為數位介面）。 [046] 在本發明一實施例或是多個實施例中，每個可錯誤比較 的電路1G可以具有辨識號碼(ID)。在本發明—實施例或是多個實 施例中，複數個擁有自己辽）的此可錯誤比較的電路可經由數 位介面平行的連接在—起。舉例而言，ID可具有四組變數，此四 組變數可為01风〇3,〇4或是GG,GUG,U。這進行測辦，具有這 四組ID的電路可同時被測試。在—實施例中，若有人組的待側電 路’並且只具有四組ID，則可此八組區分成不同的兩群。在一些 貫施例中，可錯誤比較的電路1G另包括多工器或是開關，配置於 可錯誤比較的電路1G與多組的待測電路之間，以決定哪一组的待 12 201140099 測電路可被測試。 [047] 在多個實施例中，可錯誤比較的電路1〇可具有^組的 ID ’其中η為整數。在一個或多個實施例中，可錯誤比較的電路 1〇包括具有不同ID的多個系統，並且藉由數位介面並聯在一起。 在本發明一實施例或是多個實施例中，經由數位介面平行連接的 複數個此可錯誤比較的電路10在接收接收測試訊號以及理想響應 訊號可以是同時的被傳送到複數個此可錯誤比較的電路，每個可 錯誤比較的電路10自行記錄錯誤的發生與否，測試結束時，測試 儀器90再利用ID分別讀取每個可錯誤比較的電路1〇上的比較結 果紀錄器16的測試結果記錄。 [048] 此外，在本發明一實施例或是多個實施例中，電路的待 測部分12是一個記憶體電路。請參照『第3圖』，係為本發明之 第三實施例之系統方塊圖。在第三實施例中，此實施例的可錯誤 比較的電路10係包括記憶體22、比較器14與比較結果紀錄器16。 此貫施例的可錯誤比較的電路1〇，除了接收測試訊號與理想響應 訊號，另會接收控制訊號。控制訊號係用以控制記憶體22的儲存 或讀取。 [049] 當控制訊號為儲存訊號時，測試儀器9〇可將測試訊號傳 送至記憶體22，記憶體22可將測試訊號儲存於其内。當控制訊號 .為讀取減時，記憶體22可將讀取出儲存於其㈣測試訊號，並 作為系統響應訊號輸出至比較器14。 [050] 在本發明一實施例或是多個實施例中，記憶體22可具有 201140099 多個記憶區塊。請參照『第4圖』，係為本發明之第四實施例之系 統方塊圖。這些記憶區塊可進一步的區分為主要記憶區塊 23(memory cells)與備用記憶區塊24 (redundancy聰加^⑶㈣。另 一方面，上述的控制訊號除了可控制記憶體22的儲存/讀取，亦可 用以選取被控制的記憶區塊。也就是說，控制訊號可至少包括狀 態訊號(儲存/讀取)與區塊編號。在本發明一實施例或是多個實施 例中，每一個區塊編號對應一個主要記憶區塊Μ。 [051] 在第四貫施例中，比較結果紀錄器μ可回授一取代訊號 至°己隐體22。當比較結果紀錄器16記錄一個主要記憶區塊23發 生錯誤時，發生錯誤的主要記憶區塊23係被備用記憶區塊24的 其中之一所取代。舉例而言，當一區塊編號所對應的主要記憶區 塊23當中的一個記憶區塊被認定為故障時，此區塊編號會改為對 應備用記憶區塊24當中的一個記憶區塊。藉此，原本故障的記憶 區塊將可被一個良好的記憶區塊取代，此記憶體22仍然可正常的 使用。 [052] 因為備用記憶區塊24的數目有限，因此當故障的主要記 憶區塊23的數目超過備用記憶區塊24的數目時，此記憶體22將 無法正常的使用。也就是說，在此實施例中，比較結果紀錄器16 會預先記憶備用記憶區塊24的數目。當比較結果中，取代訊號的 數目大於記憶備用記憶區塊24的數目時，則代表記錄此記憶體22 將無法正常的使用。比較結果紀錄器16會記錄此記憶體22已故 障。 201140099 _在本發明-實施例或是多個實施例中，比_果

=可以雜罐咖塊2而誤發㈣位置，在—個記憶區: 的主要e憶區塊23測試完成後，測試儀 心A =内的育料，經過運算後，決定如何使用備用記憶區塊24 代有問題的在此-個記憶區塊内的主要記憶區塊^。測試儀号 9〇將此-結果寫入這個記顏22的線路内。之後在進行下―㈣ =塊峨，鑛-咖22崎有的咖塊都完成前述 測试。如果在其中-個記憶區塊_試時職儀器％判斷益法使 用備用記舰塊24取代其有問題社要記憶輯23，測 9〇即可認定此記憶體22已故障。 ° 陶]在本發明-實施例或是多個實施射，記憶體Μ内有非 揮發記憶體(跡v〇latilemem〇ry)以便記錄備用記憶區塊Μ取代有 問題的主要記憶區塊23的方式。 [055]在本發明一實施例或是多個實施例中，備用記憶區塊^ 可以位於主要記舰塊23的字線(WOTd㈣旁，Μ取代某—條 或多條位於同一字線上的記憶元件。 ” 、[056]在本發明—實施例或是多個實施例中，備用記憶區塊μ 可以位於主要德區塊23的位元線⑽㈣旁，用已取代某—條 或多條位於同一位元線上的記憶元件。 [057]請參照『第5圖』’係為本發明之第五實施例之系統方塊 圖。在第五實施例巾’此實施例的可錯誤比較的電路⑺包括記憶 體22、其他電路25、比較器14、比較結果紀錄器】6與切換器跖: 201140099 陶]記憶體22經由切換器％電性連接至電路的待_> 12。切換器26接收一切換訊號，並根據切換訊號選擇性傳送測試 訊號至記憶體22或電性連接其他電路25。 [059]在本發明一實施例或是多個實施例中，$個電路在平常 的工作模式之下，其他電路25與記憶體22經由切換器％互相連 接，其他電路25與記憶體22可構成一完整的電路。另―方面， 當需要戦記缝22時，記紐22可、_婦!！ 26與測試儀器 卯相連。測試儀器90經由切換器26傳送測試訊號與控制訊號至 記憶體22，並且對於記憶體22進行測試。 為了使此電路的連接_能進—步關化，請參照『第 ό圖』，係為『第6®』本發明之第六實_之方塊示意圖。可錯 誤比較的電路10包括電路的待測部分12、比較器Μ、比較結果 紀錄器16與數位介面18。電路的待測部分12、比較器14與比較 、’、。果、”己錄” 16連接缝位介面18。此數位介面Μ用以傳送測試 訊號至電路的待測部分12，傳送理想響應訊號至比較器14，並且 自比較結果紀錄器16接㈣試結果訊號。此數位介面Μ係可用 以與測試儀器90相連，且此數位介面18可為但不限於内部整合 電路_r-htegrated circuit，I2C)或序列周邊介面伽^

Interface) ° [061]在本發明—實施例或是多個實施辦，數位介面18亦可 搭配使用於其他實施例中。 []在本發Θ ^例或是多個實施例中，電路的待測部分 16 201140099 12疋一個類比電路，與數位電路或記憶體電路不同的是，類比電 路的理心響應訊號經常不是或零或—的數位結果，而可能是一個 電壓汛號，或可能是一個電流訊號，或是一個頻率訊號，或是時 間訊號。而且類比電路的系統響應訊號的可接受範圍通常並不是 一個單一的數值，而是有一個允差範圍，這使得比較器14、比較 結果紀錄H 16要比較的項目以及記錄的項目會與電路的待測部分 12是數位電路或記憶體電路時稍有不同。以下以實例說明。 [063] 在本發明一實施例或是多個實施例中，電路的待測部分 12是一個類比電路，這個電路的待測部分12對一測試訊號的系統 響應訊號是-個電壓訊號’而且這個電路的待測部分π在此一測 試項目的可接受範@包括理想響應喊紐，理想響應訊號電壓 係介於最大容許電壓與最小容許電壓之間。比較器14比較電壓的 大小。明參知、『第9圖』’係代表類比訊號的比較器。比較器14 包括第一類比比較器908用以比較待測部分12的系統響應訊號與 取大容許值902，且比較器14另包括第二類比比較器91〇用以比 車又待測部分12的系統響應訊號與最小容許值9〇4。 [064] 比車父結果紀錄器16紀錄比較結果。在本發明多個實施例 中，當比較器14的比較結果顯示系統響應訊號9〇6小於最大容許 電壓902，且系統響應訊號906大於最小容許電壓9〇4時，待測部 刀12係為正常。否則’待測部分12即為異常。在一實施例中， 測試儀器90可直接獲得訊號的最大容許值9〇2與最小容許值 904。在『第9圖』的實施例中，假如第一類比比較器9〇8與第二 17 201140099 ;*貝匕比較器9i〇的輸出結果包含正確與錯誤的結果，即代表待測 4刀丨2為正常。假如第一類比比較器908與第二類比比較器910 的輸出結果皆為正確與錯誤的結果，即代表待測部分12為異常。 [065] 在本發明一實施例或是多個實施例中，電路的待測部分 12是一個類比電路’這個電路的待測部分12對一測試訊號的系統 響應訊號是一個電流訊號，比較器14比較電流的大小，比較結果 紀錄器16紀錄比較結果。當比較結果顯示電路的待測部分12的 系統響應訊號電流位於理想響應訊號電流加減一個允差範圍電流 範圍内’電路的待測部分12在此一測試項目是正常的，否則電路 是不正常工作的。 [066] 在本發明一實施例或是多個實施例中，電路的待測部分 12是一個類比電路’這個電路的待測部分12對一測試訊號的系統 響應訊號是一個頻率訊號。在本發明一實施例或是多個實施例 中’比較器14比較頻率的大小。在本發明一實施例或是多個實施 例中’比較器14比較頻率的大小的方法是計算輸入兩訊號上升緣 (risingedge)(或下降緣(fallingedge))的次數。在本發明—實施例戈 是多個實施例中’比較器14計算第一個訊號的上升緣次數，在一 特定次數下，同時計算第二個訊號的上升緣次數，第二個訊號的 上升緣次數在一目標次數加減一個允差範之内是正常的結果，否 則電路是不正常工作的。請參照『第10圖』，在一些實施例中， 測試類比訊號比較器1000可使用單一個的比較器。在一些實施例 中，單一個比較器可計算系統響應訊號1004的上升緣(下降缘)▲ 201140099 數’以計為崎應峨刪的週期和頻率。 比電部分12包括一類 時門韻脖的待測部分12的系统響應訊號包括—時間訊號。此 時間喊代表上升緣(下_所發生的時間。 曰_]在本發明—實施例或是多個實施例中，電路的待測部分 !!疋個類比電路，這個電路的待測部分12對一測試訊號的系統 曰應訊蚊—個時間訊號。在本發明-實施例或是多個實施例 電路的待測。卩分I2的系統響應訊號是—個時間訊號，此時間 訊號是訊紅升_下轉發生㈣間，减日_毅訊號上 升緣為絲 4购14比觀虹升雜生的級，比較器 Μ接收電路的侧部分U的系統響應峨以及理想響應訊號加 減一個允差範圍時間差的訊號，比較上升緣發生的先後，當接收 電路的制部分12料鱗舰虹升緣發生在理縛應訊號上 升$加減—個允差麵_差之間是正常的結果，否則電路是不 正吊'工作的。此領域巾具有通常知識者，可^計電路比較訊號下 降緣發生的時間先後。此領域巾具有通常知識者，可設計電路比 較訊號财兩觸隔的麟⑽㈣的航下，比觀號兩個上升緣 (或兩個下降緣)之間的時間長度⑺urati〇n)。 [069]舉例而言，可藉由比較二個輸入訊號的上升缘來決定哪 一個訊號是優先抵達的。在一些實施例中，響應訊號的抵達時間 介於理想響應訊號上升緣加減一個允差範圍時間差之間。請參照 『第Π圖』，其中系統響應訊號1104的上升邊緣，係介於最大可 19 201140099 容許值1102與最小可容許值1106之間。在本發明一實施例或是 多個實施例中，比較器14可由運算放大器與與鎖存電路(Latch circuit)所組成以比較兩個輸入電壓。 [070] 在本發明一實施例或是多個實施例中，電路的待測部分 12是一個類比電路，這個電路的待測部分12對一測試訊號的系統 響應訊號是一個混合訊號(mixed-signal)，這裡所說的混合訊號係 指訊號並不是單純的一個電壓訊號’或一個電流訊號，或是一個 頻率訊號’或是時間訊號’而是混合多種特性的類比訊號。在本 發明一實施例或是多個實施例中，比較器14可比較多種類比訊 號。在本發明一實施例或是多個實施例中，比較器丨4可有多個部 分，分別比較類比訊號中複數個特性。 [071] 在本發明一實施例或是多個實施例中，電路的待測部分 12是一個混合電路(mixed-m〇de drcuit)，這裡所說的混合電路指這 個電路不全然是數位電路也不全然是類比電路。在本發明一實施 例或是多個實施例中，比較器14可有多個部分，分別比較數位訊 號以及類比訊號。 [072] 雖然本發明之各種不同實施例茲如上所述，然而本發明 之範圍並不以此為限。此領域中具有通常知識者，可根據各個實 施例之精神，將本發明之各種實施例相互組合或是進行元件的替 換。因此，各種實施例相互組合或是實施例中元件的替換，亦為 本發明之範圍。為了使領域巾具有通常知識者能夠更了解本發 明’本發明之實施财社要元件可以下述的方式所構成。 20 201140099 [073]在上述的一個實施例或是多個實施例中，比較器14可為 X〇R(Exchisive OR)閘或是N〇t 〇R)閘(也有人: 不為NX0R)。一般來說，x〇R閘或奶⑽閘具有二個輸入痒(輪 入绛A與輸入埠B)與一個輸出埠。輸入埠a與輸入埠b分別可 輸入系統響應訊號與理想響應訊號。 [〇74]以下表格係為x〇R閘與xnqr閘的真值表扣 table) ’也就是輸入埠與輸出埠之間的關係。

X0R閘的真值表 輸入蟑A ---- 0 —— 輸入埠B 0 輪出埠AXNORB ^-- 1 0 —----— 1 0 1 0 0 1 ---— 1 1 ----- XNOR閘的真值表 表一 [〇75]從上表可；’當比較s U $ xqr閘時，若是系統響 21 201140099 應訊號與理想響應訊號相同時，x〇R閘的輸出為，，邏輯〇”訊號， 也就是輸出正確訊號。若是系統響應訊號與理想響應訊號不同 時’ XOR閘的輸出為”邏輯i，，訊號，也就是輪出錯誤訊號。另一 方面β比較器Η為XN〇R閘時，若是系統響應訊號與理想響應 訊號相同時，XN〇R閘的輸出為，，邏輯丨，，訊號，也就是輸出正確訊 號。若是系統響應訊號與理想響應訊號不同時，汹⑽問的輸出 為”邏輯0”訊號，也就是輸出錯誤訊號。 [〇76]此比較n 14亦可同時味—働人峨或是多個輸入 訊號。若是比較器14同時比較多個輸入訊號時，在上述的一個實 ’施例或是多個實施例中，比較器14可為多個x〇R間並將多個 X〇R閘的輸出作OR運算’也就是其中有任一個錯誤發生，結果 輸出為’’邏輯1”訊號，輸出為，，邏輯〇，，訊號表示沒有錯誤發生。在 上述的一個實施例或是多個實施例中，比較器14可為多個 閘並將多個XNOR閘的輸出作AND運算，也就是其中有任一個 錯誤發生，結果輸出為，，邏輯〇，，訊號，結果輸出為，，邏輯〗，，訊號表 示沒有錯誤發生。

[077]在上述的一個實施例或是多個實施例中，比較結果紀錄 器16可使用『第7A圖』的所構成，『第7A圖』係為比較結 果紀錄器16的電路圖。比較結果紀錄器16包括一 D型正反器① fVflop)62、一 OR閘64。D型正反器62包括輸入埠D、輸出蜂 Q、時脈訊號(Clock)輸入埠C、重設訊號(Reset)輸入埠R。在此電 路中’比較結果紀錄器16與比較器14連接。在這裡我們用一 x〇R 22 201140099 閘產生比較器14的功能作為一實施例的說明。在這個說明中，我 們取用-上升緣觸發恤㈣啦响灿型正反器而且其在重 設訊號發生後會把輸出訊號Q重設為，，邏輯〇，，。 [078]經過最少-個時脈上升緣觸發後，此D型正反器q輸出 皡的輸出訊號為上-個雜上升觸發時D輸辑的訊號。也^是 說，Q輸出埠與D輸入埠的關係可以下列直佶类奔千〇 時脈

D

Q

Q 上昇邊緣 prev 0 x x

X 上升邊緣

Qprev 非上升邊緣 --------，__iprev

[079]在本發明—實施财，皿_輸人蟑A輸人的訊號為 :系、鱗應訊號’以Α·示在第t個上升觸發時料a輸入的訊 號輸入埠B輸入的訊號為理想響應訊號，以b⑴表示在第t個上 升觸發時的埠B輸人的訊號。Q(t)表示在第t個上升觸發瞬間之前 此D型正反器Q輸出埠的輸出訊號。因此『第μ圖』中電路的 關!式可表示如下：_)，)+_θ_。其巾，，+，，代表0R -—。上獅襲、的真值表表示。 Q(t+i) Q(t) τ ~~--- 0 23 201140099

————

af ^ ^ A(t)^ B(t)t,^ Jf" T "ΐ^Γ〇Γ(^，，€11 〇，J 號Q㈣才會為，，邏輯 、曰的Q輸出蟑的輪出訊 目„叮应施〜 輯上述的推論，若是Q(t)為，，邏輯〇” 則可反推得知Q㈣亦為 ’ 5? ^ ΛΛα*ΒΘ 也就疋說，在重設此D型正另 。寺間之後一直到第t個上升觸發皆沒有發生^ 正反器62的輸出at+1 w a 戰白，又有發生錯決時，D型 出Q(H1)才會是”邏輯〇 A⑴與b(__，q_為，，购”。 ㈣’ [081] 除了『第7Afi 可使用『第7B圖圖』所述的電路之外’比較結果紀錄器16

』的電路所構成。比較結果紀錄H 16包括一 D 型正反器62、一 and鬥《 ★ U 比Him $。在此電路中，比較結果紀錄器16與 乂。連接。此時的比較器14為-XNOR閘。 Λ_丄B(t))。其中”Λ”代表娜運算，，’丄，，代表漏r運算。 上述的關係式可用从吉杜士 ± _ A⑴ — B(t) L Q㈣ 0 ------ 0 -'" «〇» 0 [082] 第7B圖』中電路的關係式可表示如下：⑽+㈣⑴ Q(t) 〇 24 201140099

上表可 ^- 時，且Α_ B(t)訊號相同時，下一 〜Q(t)為》邏輯Γ 號Q㈣才會為，，邏輯Γ，。根據上述的推論曰，若車的輪出額 則可反推得知Q(t佩，，邏計，。也就是說，輯r，， 為62的時間—直到第H1§上升觸發皆沒 组正反 器62的輸出Q㈣才會是，，邏輯】”。否則二時，D型正反 與⑽訊號不同，Q(t+1)即為，，邏輯〇，’。 7比較時，A(〇 [084]藉由『第7a圖』或是『筵7R国 回』A疋第7B圖』的電路，此比 紀錄器16可記錄—段時助是否有錯誤發生。 '、。 、_雖_們以實例舉例說明比較結果紀錄器16的結構可 以如上所述，細並不以此躲。此領射熟悉此項技藝者°，^ 可利用其他的70件組合而成比較結果紀錄器16，達成紀錄比較结 果的功能。在本伽—實_或衫個實施射，比較結果: 态16可包含非揮發性記憶體，所以可錯誤比較的電路1〇在停止 供電時還能記住之停止供電前的比較結果。 25 201140099 [086] 第7A圖』或是『第7B圖』的電路提供了一個相對簡 單的比較結果紀騎16實補綱。這兩個實施_祕提供了 -個-個位元比較結果的紀顧。此領域巾熟悉此項技藝者可利 用其他的元件組合而成比較結果紀騎16，達成紀錄更複雜的比 較結果。 [087] 在本發明—實關或是多個實施射，比較結果紀錄器 16可以紀錄多個位元的比較結果。 [088] 在本發明一實施例或是多個實施例中，比較結果紀錄器 16在接受比較結果的同時有接受測試儀器9〇有關測試位址的資 汛，於是可以記錄在哪一個測試位址時發生特定的比較結果。 在本發明一實施例或是多個實施例中，比較結果紀錄器16在 接文比較結果的同時有接受測試儀器9〇有關測試項目的資訊，比 較結果紀錄器16可以記錄比較結果是在哪一個測試項目發生的。 [090] 在上述的一個實施例或是多個實施例中，可錯誤比較的 電路10可位於一晶圓上。也就是說，電路的待測部分12或記憶 體22、比較器14與比較結果紀錄器16位於一晶圓上。 [091] 在一晶圓上，可區分為晶片區域以及切割區域。晶片區 域係為會切割後會被保留的一區域。切割區域則為晶圓上晶片區 域以外的區域。 [〇92]請參照『第8A圖』，係為晶圓上第一種配置方式的示意 圖。在第一種配置方式中，可錯誤比較的電路1〇位於晶片區域 41。此外，晶片區域41中另可包括多數個接線墊(b〇ndingpad)32。 26 201140099 接線塾32係為a曰片在經過封裝之後，仍可與外界訊號相聯的金屬 ”面這ik接線墊32至少其中之_可與可錯誤比較的電路1〇電 性連接。第1圖』中所述的測試儀器90可用探針㈣be)與接線 墊32相連’並㈣探針傳制試訊號以及理想響應喊至可錯誤 比較的電路10。 [093] 請參照『第8B圖』，係為晶圓上第二種配置方式的示意 圖。在第二種配置方式中，可錯誤比較的電路1()位於晶片區域 4卜為了減低測試時探針可能會造成接雜％造成缺陷的風險， 晶片區域41中另可包括多數個測試墊(testing _34。這些測試塾 專門用以實行針測而不用以接線。這些測試塾34位於晶片區域q 内。這些測試墊34概連接至可錯誤比較的電路10。測試儀器 9〇可用探針(pr〇be)與峨墊％相連，並經由探針傳送測試訊號以 及理想響應訊號至可錯誤比較的電路10。 [094] 叫參照『第8C圖』’係為晶圓上第三種配置方式的示音 圖。在第三種配置方式中，可錯誤比較的電路1〇位於晶片區域 41 ’且測試墊34位於可錯誤比較的電路1〇的區域内。當以此方 式配置時，可錯誤比較的電路1〇以及測試墊34在線路佈局時可 視為一硬核(hard-macro)。因此，此配置方式可以較輕易的方式爭 . 入一般的線路設計中。 [095] 請參照『第8D圖』，係為晶圓上第四種配置方式的示音 圖。在第四種配置方式中，可錯誤比較的電路1〇 " '日日巧适域 41 ’且測試墊34位於切割區域42上。由於測試墊34並不用於 27 201140099 包裝(IC package assembly)時的的打線或在分離的晶片後提供晶片 與外界電路的電性連接’職塾34可以在晶片切割時犧牲掉。 _]在本發明-實施例或是多個實施例中，測雜％係位於 切割區域42上，連接同-晶片的戦墊34位於以區域41的同 -側以最佳化空間的應用。因此，測試探針可輕易的接觸多個的 測試墊34。而切割區域42的另一個方向，在此圖中為縱向，亦可 以放置測試條(testing line)。如果連接同—晶片的測試墊％位於晶 片區域4i的不只-侧’在晶片配置時可能會需要將晶片間的距: 增大，以便放置所需的測試整34，在設計原理上並不違背本發明 的精神，在實際運用時可能會占較大面積。 " [097]請參照『第8E圖』’係為晶圓上第五種配置方式的示竜 圖。-組測試勢34位於切割區域42上。這組測試塾％可與多^ 可錯誤比較的電路10連接。例如『第8E圖』所示，一組測試塾 34連接到四個晶片區域4卜每個可錯誤比較的電路位於晶片 區域41上。在此配置方式中，晶片内可設置有位址解碼器(圖中未 示)以及開關模組(圖中未示）。開關模組選擇性的電性連接測試墊 34與可錯誤比較的電路1〇。測試儀器％可經由探針傳送位址訊 號至位址解碼器。位址解可根據位址訊號傳送對應的控制訊 號至開關模組的其中之一。在本發明一實施例或是多個實施例 中、則《式訊號u括位置訊就與控制訊號。接收到控制訊號的開關 模組即導通，測試藝34即可電性連接至此開關模組對應的可錯誤 比較的電路1〇。此時，測試儀器9〇探針傳送測試訊號以及理想響 28 201140099 應訊號至位址訊號對應的可錯誤比較的電路丨0。在『第8E圖』 的一實施例中，經由多組個別的排線，測試塾34選擇性地連接至 可錯誤比較的電路10。在一實施例中，測試墊34可連接至多個晶 片。在這些貫施例中，可錯誤比較的電路1〇另包括多工器或是開 關，以決定測试訊號傳送至哪一個晶片，或是決定自哪一個晶片 接收。在『第8A圖』至『第8E圖』中，可錯誤比較的電路1〇 可位於晶片區域上。然而，可錯誤比較的電路1〇可設置於晶片區 域以外的地方，比如說切割區域。 [098] 雖然可錯誤比較的電路1G雖然皆設置於晶圓上，然而本 發明並不以此為限。可錯誤比較的電路1〇亦可設置於印刷電路板 或是其他各種基板上。 [099] 本發明除了以上所述的各_路結構以及電路的配置方

式，係另提出一種測試可錯誤比較的電路的方法。請參照『第U 圖』’『第12®』絲本發明—實酬或衫個實施例之測試方法 之流程圖。 [100] 在步驟1202中，測試電路的方法包括初始待測部分。 在-貫施例或是多個實施例中，此步驟包括供給電源給此電路， 或疋重-X比結果紀錄16的資料，或是重設電路的待測部分 12。在步驟1204中，測試電路的方法包括傳送—個或是多個測試 喊、測試樣本(testingpattem)或是測試向量，並且傳送理想響應 訊號至電路的待測部分⑴在步驟聰中，測試電路的方法包括 使得待泰卩77 I2巾的—個或多姆統接收測試訊號與理想響應訊 29 201140099 號。 [101] 在步驟1208中，測試電路的方法包括使得電路的待測部 分12中的一個或多個系統比較一個或多個測試訊號與對應的理想 響應訊號。在步驟1210中，測試電路的方法包括電路的待測部分 12中的一個或多個系統，以紀錄至少一個比較的結果與對應的理 想響應訊號。此外，在一實施例或是多個實施例中，在步驟1216 中’係接收多個識別資訊，這些識別資訊係對應步驟1210中的比 較結果。 [102] 在步驟1212中’測έ式電路的方法包括接收一部分或是全 部的比較結果。在步驟1214中’測試電路的方法包括判斷電路的 待測部分12哪些部分為被設計用來接收比較結果。 [103] 請參照『第13圖』’係對於利用測試訊號的測試動作細 節上的描述。至少一個或是多個測試訊號用來傳送至一個或是多 個系統。測試電路的方法更包括利用測試訊號(13〇2)，來執行至少 以下步驟：步驟1304、步驟1306與步驟13〇8。這些方法可包括 利用至少-測試訊號以控制—個或是多個的數位介面⑽4)。這些 方法可包括利用至少-測試訊號以控制多玉||、切換器或是選擇 器來測試-個電路中的多個部分(13%)。這些方法可包括利用至少 一測試訊號以控制多工H、城器歧選擇器來測試多個電路中 (1308)。 [104] 雖穌發明以麵之實關滅如上，然其並非用以限 定本發明。衫麟本_之精神和範_，料之更動與潤飾， 201140099 闕於本翻所界定之保麵圍請參 均屬本發明之專利保護範圍 考所附之申請專利範圍。 【圖式簡單說明】

第1A圖、第1B圖、 統方塊圖；

第3圖係為本發明之第三實施 第4圖係為本發明之第四實施 明之第二實施例之系統方塊圖； 實施例之系統方塊圖； 實施例之系統方塊圖； 第5圖係林剌之第五實_之纽方塊圖； 第6圖係為本發明之第六實施例之系統方塊圖； 第圖”第7B圖係為比較結果紀錄器的電路圖；

y 一 ·_"ν日日_丄乐四禋配置方式的示意圖； 第犯圖係為晶圓上第五種配置方式的示意圖； 第9圖係為本發明之數位電路測試方法之流程圖； 第1〇圖料本發明之記健戦枝之流程圖； 第11圖係為本發明之具有選翻的可錯誤比較的電路的測 試方法之流程圖； 第12圖係為本發明一實施例或是多個實施例之測試方法之 流程圖；以及 201140099 第13圖係對於利用測試訊號的測試動作細節上描述的流程 圖。 【主要元件符號說明】 10 可錯誤比較的電路 12 待測部分 14 比較器 16 比較結果紀錄器 18 數位介面 19 選擇器 22 記憶體 23 主要記憶區塊 24 備用記憶區塊 26 切換器 32 接線墊 34 測試塾 41 晶片區域 42 切割區域 62 D型正反器 64 OR閘 66 AND閘 90 測試儀器 902 最大容許值 32 201140099 904 906 908 910 1002 1004 1006 1008 1010 1102 1104 1106 最小容許值 系統響應訊號 第一類比比較器 第二類比比較器 理想響應訊號 系統響應訊號 第一頻率計數器 第二頻率計數器 起始訊號 最大可容許值 系統響應訊號 最小可容許值 33

Claims (1)

1. 201140099 七、申請專利範圍： 1. -種可錯誤比較的電路，適於自—測試儀收_測試訊號與 -理想響應訊號並輸出-測試結果訊號，包括： -待測部分’該待測部分接收制試纖並且輸出一系統 響應訊號； 一比較器，該比較器係接收該系統響應訊號以及該理想響 應訊號並依據該系統響應訊號以及該理想響應訊號輸出一比 較結果；以及 一比較結果紀錄器，該比較結果紀錄器係接收該比較結果 -並依據該比較結果輸出該測試結果訊號。 2. 如請求項1所述之可錯誤比較的電路，其中該待測部分包括一 數位電路、一記憶體電路、一類比電路或是一混合模式電路。 3. 如請求項1所述之可錯誤比較的電路，其中該比較結果紀錄器 自該測試儀器接收該測試訊號。 4. 如請求項1所述之可錯誤比較的電路，另包括一數位介面，該 數位介面用以傳送該測試訊號至該待測部分，傳送該理想響應 訊號至該比較為，並且自該比較結果紀錄器接收該測試結果訊 號。 5. 如請求項4所述之可錯誤比較的電路，其中該可錯誤比較的電 路具有多個系統與多組識別資訊(ID)，該些系統藉由該數位介 面並聯，該測試儀器藉由該多組識別資訊測試該多個系統。 6·如請求項1所述之可錯誤比較的電路，其中該待測部分、該比 34 201140099 較器以及§亥比較結果紀錄器位於—晶圓上。 7_如請求項6所述之可錯誤比較的電路，其中該晶圓包括至少— 個晶片區域以及至少一個切割區域，該待測部分係位於該 區域。 8. 如请求項7所述之可錯誤匕較的電路，其中該些待測部分與至 少-測試㈣性連接，該至少—測離設置於該晶片區域或是 5玄切割區域。 9. 如請求項1所述之可錯誤比較的電路，另包括—其他電路、至 少一選擇器’該選擇H接收該測試訊號以及_選擇訊號，並根 據該選擇訊號選擇性傳送該測試訊號至該待測部分與該其他 電路。 10.如請求項1所述之可錯誤比較的電路，其中該系統響應訊號係 為一電流訊號、一電壓訊號或是一頻率訊號。 η.如請求項1所述之可錯誤比較的電路，其中該待測部分為一記 憶體電路，該記憶體電路包括至少一個主要記憶區塊以及至少 個備用記憶區塊以及一位址記憶區塊，當該比較結果紀錄器 °己錄該主要記憶區塊發生錯誤時，發生錯誤的該主要記憶區塊 係被該備用記憶區塊的其中之一所取代。 12. —種測試可錯誤比較的電路的方法，該方法包括： 初始一待測部分； 由該待測部分接收一測試訊號與一理想響應訊號； 比較該理想響應訊號與一系統響應訊號，其中該系統響應 35 201140099 訊 訊號係為鱗測部分根據該測試訊號而產生的—系統響應 號；以及 a〜 紀錄至少-比較結果於—電腦或是—可讀取記憶媒體中。 13.如请求項12所述之測試可錯誤比較的電路的方法，其中註貝· 試訊號用以執行至少一以下步驟： = 利用至-測試訊號以控制一個或是多個的數位介面. 利用至少-戦訊號以控财工器、切換器或是選擇 測試一個電路中的多個部分；以及 或是選擇器來 利用至少一測試訊號以控制多工器、切換器 測試多個電路中。 14.如請求項12所述之測試可錯誤比較的電路的方法， 紀錄多個比較結果以及接收多個識別資訊，其中夺此1 與該些辨識資訊係互相對應。 -比車又結果 36