TW200405408A - Semiconductor memory device and method of manufacturing the same - Google Patents

Description

200405408 ί久、發明說明 [發明所屬之技術領域] 本發明係有關於半導體記憶裝置及其製造方法，特別 是有關於能極佳地適用於具有浮動閘極（floating gate)之 非揮發性記憶體之相關技術。 [先前技術] ^ 即使切斷電源亦能繼續保持資料之半導體記憶裝 k •置’近年來係廣泛地為電氣化製品所使用。半導體記憶裝 - 置中係具有不能寫入程式之R〇M(Read-Only Memory，唯 讀型記憶體）；雖能寫入程式，但一旦寫入即無法消除之 PR〇M(Programniable Read-Only Memory，可程式唯讀記憶 體）；以電氣的方式進行寫入，以紫外線照射進行消除之 EPR〇M(Erasable Programmable Read-Only Memory，可抹 」 除程式化唯讀記憶體）；以及寫入·消除均以電氣的方式進 行之 EEPR〇M(Electrically Erasable Programmable Read-'gOnly Memory，電子式可抹除程式化唯讀記憶體）。快閃記 憶體（flash memory)係包含於eeprom，並能以電氣的方式 將全部核心電晶體（c〇re transist〇r)之記憶予以一次消除。 在快閃記憶體中，自通道部或源極/汲極往浮動閘極的 電荷之寫入·消除，係使用熱電子（h〇t electr〇n)或富爾諾 罕（F〇wler Nordheim)通道電流而進行。在任一方法中，對 浮動閘極施加电壓，均係透過位於浮動問極上的控制問極 而進行。寫入係藉由施加正的電壓於控制問極，並施加較 低的尾壓於及極的方式，以貯存自通道區域往浮動閉極的 315013 6 200405408 電何。此外，消除係以控制閉 酜me 〗拉作為接地，亚施加正的電 4方；源極·汲極或通道區域， — 向目子動閘極引出電荷而進 n ^外，項出係施加正的電壓；#剎Μ % 、, 的電壓於汲極而進行。^制間極，亚施加較低 此處，在含有快間記憶體之半導體記憶裝置中 N型電晶體時，以記丨咅體單 ' 匕U月且早7L (memory cell)的核心電 f 往办成方法而s，汲極係注入Ν型雜質離子， 源極係在以高劑量之Ν型雜質形成源極線之後注入離子而 形成抓用上述之形成方法係根據如下之理由。為了在進 行寫入動作時產生充分的熱電子並提升程式設計效率，在 核心電晶體之汲極方面並未採用LDD(Lightly_D〇ped n’低払雜汲極）構造，而必須例如以較高劑量（1 X 丨〜2”)將坤進行離子注入。，，在另-方面，若將 ’及極形成南雜質濃度，貝U由於會有短通道效應(Short channel effect、 ρ-c. ^ met)之顧慮，故無法如在一般的 CMOS(C〇mplementary Meul 〇χ— ⑽d⑽〇r，互補金 氧半‘版）半‘體製程中所使用之電晶體的源極·汲極般作 成高劑量。 如上述’在形成半導體記憶裝置之汲極時，由於有必 要以較源極形成時之離子注入劑量更低的劑量而施以離子 左入，故具有汲極接觸電阻變高之問題。進而伴隨於此， 由於以較低劑量之離子注入而形成PN接合，故接合較淺， 且PN接合之遷移區域接近基板表面，而亦具有無法達成 才疋升汲極之PN接合的耐壓之問題。 7 315013 200405408 [發明内容] 本發明係有鑑於前述的問題點而開發者，其目的在於 貝現月b滿足改善短通道效應而提升程式設計效率和達成降 低及極接觸包阻等2項相反的要求，並具有能提升汲極耐 壓之局^賴性的半導體記憶裝置及其製造方法。 本發明之半導體記憶裝置，其特徵在於：含有：半導 基板，閘極絕緣膜，其係形成於前述半導體基板上；閘 |極，其係以圖案化方式形成於前述閘極絕緣膜上而形成； 十擴政層，其係形成於前述閘極兩側之前述半導體基板 ^表層；以及’—對側壁膜’其係形成於前述閘極的側面； /、 4述對擴散層之中，一方之擴散層係整合於前述 ::桎而形成’同時另一方之擴散層係含有：低濃度雜質區 二其係以較前述-方之擴散層具更低的雜質濃度且整合 於前述閘極而形成· 古、曲 珉，以及问浪度雜質區域，其係以較前 4低 >辰度雜質區域呈更高的雜皙、曲 _I 文冋的4貝展度且整合於前述側壁膜 胃而形成。 八本备明之其他形態之半導體記憶裝置，其特徵在於： ^其半導體基板；第1閘極絕緣膜，其係形成於前述半 v粗基板上；浮動閘極，並传 诚楚 /、ί7;以圖案化方式形成島狀於前 罘1閘極絕緣膜上，並貯存雷 佴π上 仔甩何，弟2閘極絕緣膜，其 "升）成於前述浮動閘極上；栌 形# ^、， 彳工制閘極，其係以圖案化方式 夕成於丽述第2閘極絕緣膜上 成、 成，一對擴散層，其係形 、刖述控制閘極之兩側的前 · 及，n 半‘體基板的表層，以 A 一對側壁膜，其係形成於前 、』迷控制閘極的側面；其中， 315013 8 200405408 前述一對擴散層之中，一方之擴散層係整合於前述控制閘 極而形成，同時另一方之擴散層係含有：低濃度雜質區域， 其係以較前述一方之擴散層具更低的雜質濃度且整合於前 述控制閘極而形成；以及，高濃度雜質區域，其係以較前 述低濃度雜質區域具更高的雜質濃度且整合於前述側壁膜 而形成。 不無明之半導體記憶裝置之製造方法，其特徵在於含 有：透過閘極絕緣膜以圖案化方式形成閘極於半導體基板 上之製程；導入雜質於前述閘極之一方側之前述半基 板的表層，而形成一方之擴散層之製程；導入比前述= 側較低濃度之雜質於前述閘極另一 ^ ， 乃惻之則述半導體基 反勺表層，亚形成低濃度雜質區域之製程； 膜於前述閘極之側面之製程；以及，導入言 對側壁 前述閘極和前述側壁膜的前述另一方側之之雜質於 矛層而沿成與丽述低濃度雜質區域局部 ^ 錶貝區域’並形成由前述低濃度雜質區之回/辰度 質區域所組成之另一方之擴散層之製程，“述高濃度雜 半導體記憶裝置之製造方法之其他形能 含有：透過第1閘極絕緣膜以圖案化方式二其特徵在於 存之島狀浮動閘極於半導體基板上之製程.、' 進仃電荷貯 絕緣膜以圖案化方式形成控制問極於前^透過第2閘極 程；導入雜質於前述控制閘極之另一方倒：^閘極上之製 板的表層’並形成-方之擴散層之製程.I、半導體基 例更低濃度之雜質於前述控制間極之另1入較前述-方 方側之前述半導 315013 9 200405408 體基板的表層，甘# # #、曲& % μ ^ k 亚幵y成低浪度雜質區域之製程；形 側壁膜於前述护：去丨Μ μ ’ 、L制閘極之側面之製程；以及，導 夕雜曾於今n 〒八阿/辰度 ’、」、月1处控制閘極和前述側壁膜之前述另一方側之寸 述：導體f板的表I ’而形成與前述低濃度雜質區域局:: ΐ宜^阿浪度雜質區域，並形成由前述低濃度雜質區域和 刖述…辰度雜質區域所組成之另一方之擴散層之製程。 [實施方式] 以下雖列舉實施例而詳細說明本發明，但本發明並不 侷限於此等實施例，則自無爭議。其巾，本發明之特徵、 性質以及各種利益，係藉由附加之圖式和如下之最佳實施 例的詳細說明而更形明確。 、 以下，參閱附加之圖式而說明有關於本發明之半導體 記憶裝置及其製造方法之具體的各種實施形態。 且 (第1實施形態） 处首先’說明有關於本發明之第！實施形態。在本實施 f形態中係揭露NOR(非或）型之快閃記憶體作為半導體= 裝置。 心 第1A圖至第1C圖係本發明 乐1戶、施形恶之快閃記 憶體之概略構成圖，第1 A圖係半導邮 ^ 5己fe I置之平面圖， 第1B圖係第1A圖所示之；n从』 1間的概略戴面圖，第1(3圖 係第1A圖所示之ΙΙ-Π間的概略 圓 、 隹乂向圖。其中，本實施 態為方便起見，而僅圖示快閃印 ' 。己丨思體之記憶體單元區域， 並省略其週邊電路區域之圖示等。 一第1實施形態之侠閃記憶體的主要構成一 315013 10 200405408 .該快閃記憶體係$置有形成m向之字組線(w〇rd line)(控制閘極）5、以及配線於行方向並和汲極7相連接之 位元線（bit nne)9，且島狀的浮動閘極3係以陣列狀設置於 和字組線5下的位元線9相交叉位置上而構成。此外，在 行方向對特定數的每一位元線9設置有和源極6相連接之 源極線1 0。 在字組線5之間係交互地形成有源極6和汲極7，在 源極6係設置有用以取得接地之源極接觸孔形成部位㈧， 在汲極7則係在和位元線9相交叉之各部，設置有用以進 行寫入之沒極接觸孔形成部位7〇。 在位兀線9進行配線的1-；[之間，係形成窄幅寬的源 極6，且形成見幅寬的汲極7，此外，在源極線1 〇進行配 線的IMI之間，係形成寬幅寬的源極6,且形成窄幅寬的 >及極7 ^ ^ 繼之說明有關於表示第1A圖所示之位元線9(1〗間） 之截面的第1B圖。 本實施形態之快閃記憶體係具備：半導體基板丨，其 仏由P型之矽所組成；源極6和汲極7，其係由形成於半 導體基板1表面的N +擴散層所組成；第丄閘極絕緣膜2， 其係形成於半導體基板i上；浮動閘極3，其係在各個記 體單7L以島狀形成於第！閘極絕緣膜2上，並進行貯存 電何，第2閘極絕緣膜4，其係由形成於浮動閘極3上之 〇N〇膜（氧化膜/氮化膜/氧化膜）所組成；控制閘極5，其係 形成於第2閘極絕緣膜4 ±，並構成字組、線；以及，側壁 π 31501 200405408 (SideWall)8,其係作為保護膜而形成於第1閘極絕緣膜2、 >予動閘極3、第2閘極絕緣膜4、以及控制閘極5之4層的 側壁。 汲極7係由下列所構成：低濃度雜質區域7a，其係較 源極6具更低的雜質濃度且較淺；以及，冑濃度雜質區域 7b其係和低，辰度雜質區域7&局部重疊，並較其具更高的 雜質濃度且較深；其中，低濃度雜f區域7a係整合於控制 I閘極5而形成’同時高濃度雜質區域7b係整合於側壁8 而形成，並於該高濃度雜質區域7b上的特定部位存在有汲 極接觸孔形成部位7〇。 此外側i 8係、除了後述之源極接觸孔形成部位 之近k之夕卜卩旎覆盍源極6的表面並將此封閉之方式而 形成，同時並以能裳ψk q + 月匕路出及極7表面之特定區域的方式而形 成開啟形狀。 ▲之說明有關於表示第1A圖所示 1(11-11間）的第〗C圖 有關於源極線1 〇的赴 , 、一 的截面，由於係形成窄幅寬的汲極 ，且形成覓幅寬的源極6，故％ # 2、 故/及極7上雖係藉由側壁8而 予以封閉，但源極6上則係 ^ 、 、’、t特疋區域作成開口而形成。 源極6主要係由…擴 y _ 層所形成，且僅在源極接觸孔 形成部位6 0的近侉呈古古、曲 冲—具有円〉辰度雜質區域6b而構成。 一第1貧施形態之休 〜〜陕閃5己丨思體的製造方法一 繼之，說明本發明裳 造方法。 之弟1貝施形態之快閃記憶體之製 3J50J3 12 200405408 』第2A圖至第4圖係依製程順序而表示第ΐβ圖之快閃 #己憶體之製造方法的概略截面圖。 首先’如第2A圖所示，在由p型之石夕所組成之半導 體基板 1 例如藉由 LOCOS(Local0xidati〇n〇fsiHc〇n，矽 局部氧化）法等而形成元件分離構造（未圖示），並劃定元件 Z性區域之後，以溫度850。〇至1〇5(rc之溫度條件而將半 導體基板1的表面進行高溫加熱，並形成膜厚8nm至i5nm 之氧化矽膜（Si〇2膜）1丨。此處係將半導體基板丨的表面作 為元件活性區域而圖示。 繼而如第2B圖所示，使用CVD法（Chemical Vap〇r DeP〇slti〇n，化學蒸氣沈積法）而堆積膜厚5〇nm至2〇如爪 之摻雜有磷（P)的濃度約為〇·1χ 102G/cm3至3x l〇2G/cm3之 非晶矽（α-Si) 12。此處亦可使用多晶矽（p〇ly-siHc〇n)以取 代非晶石夕（amorphous silicon)。 接著如第2C圖所示，在藉由微影法（ph〇t〇 Uth〇graphy) 而幵y成光阻圖案2 1於非晶石夕1 2上之後，以光阻圖案2 1 作為‘罩（mask)而施以乾式|虫刻（心乂以仏丨叫），而形成由非 曰曰矽1 2所組成之浮動閘極3、以及由氧化矽膜（s丨〇2膜）i i 所組成之第1閘極絕緣膜2。 繼之’在藉由使用〇2電漿之灰化處理等而將光阻圖案 21予以去除之後，如第2D圖所示，形成〇N〇膜13。具 體而言，其係藉由在溫度700°C至800°C之條件下的CVD 法而形成膜厚4nm至7nm之氧化膜1 3a，接著，藉由在溫 度700°C至800°C之條件下的CVD法而形成膜厚8nm至 13 315013 200405408 …氧化膜13a上，藉由在溫度9。。 '「白U卞件下之熱氧化而形成膜厚4nm i 7nm之 氧化月吴1 j c於氣彳p日琶1，l i 而m 述3層係作為ONO膜η 冓成子動閘極3和控制閘極5之間的電介質膜。 ▲而如弟j Α圖所示， 、 系’ΛΛ 使用CVD法而堆積膜厚100nm 至：⑼謂之摻雜有碟（P)的濃度2χ 1〇2^ k i^ :=或多晶们4。進而藉由微影法而形成電極形狀之 代非晶石夕。 上此處’亦可使用多晶石夕以取 繼而如第3Β圖所示，以光阻圖案以為遮罩而施以 “'蝕刻’而形成由非結晶矽14所組成之控制閘極5、以 及由〇Ν〇膜13所組成之第2閘極絕緣膜4。 繼之’藉由使用〇2電聚之灰化處理等而將光阻圖案 2予以去除之後，如篦3 p Ft % 一 〜， 弟圖所不，稭由微影法而形成光 阻圖案23 ’其係具有露出半導體基板1表面之控制間極5 [之—方側’亦即露出形成源極6之形成部位的半導體基板 1表面之形狀。此後，以光阻圖案2 3作為遮罩，並將石申（A s) 以=速能量2〇keV至60keV、傾斜角約〇。、劑量h 1〇 /⑽至6X 1〇l5/cm2之條件而施以離子注入，而形成作 為核心電晶體之N型擴散層的源極6。 Ί繼之，藉由使用〇2電漿之灰化處理等而將光阻圖案 予以去除之攸，如第3D圖所示，藉由微影法而形成光 阻圖案24 ’其係具有露出半導體基板工表面之控制問極$ 之另—方側’亦即露出形成源極7之形成部位的半導體基 31501 14 200405408 板1表面之形狀。此後，以光阻圖案24作為遮罩，並將砷 ^ )丨、5加速月匕里2〇keV至60keV、傾斜角約0。、劑量01 m至0·8χ 1〇iVcm2之條件而施以離子注入，而形 ::成源極6時濃度更低之N型擴散層之較淺的低濃度 雜貝应域7a。由楚， 度雜^枝 J目亦可得知’由於没極7側係低濃 ::貝…7&’故形成較淺的PN接合之遷移區域，而由 :::極“則係較低濃度雜質區域7a具更高濃度之N型擴 層/文形成較深_ PN接合之遷移區域。 :::由使用〇2電漿之灰化處理等而將光阻圖案 ::;去除之後’如第-圖所示，藉由⑽法而全面堆 積月吴厚 50nm 5 1 ςη 〇rth .Γ ⑽之氧化矽膜（TEOS tetraethyl osilicate，原石夕酸四乙匕 以取代氧切膜。 -θ)。此處’亦可使用氮切膜

Reac:“：第4Β圖所示，藉由反應性…刻(請， Reactlve I〇n Etch)等而將 t.} r 匕夕月吴1 5的全面施以異向性蝕 刻（回蝕（etch back))、並殘结气# & ,、Π限蝕 ^ ? "^乳化矽膜Μ於第丨閘極絕緣 聘2、净動閘極3、第2 pq k / 4岸的_ 弟2問極絕緣膜4、以及控制閘極5之 4層的兩側面，而且，以 的俏、曲硌μ 才/原極6的表面，並使汲極7 的低）辰度雜質區域7a的表 8 表面作成開口的方式而形成側壁 但，在該情形時，對應於第 名 罘x圖之截面的部份，亦即 在源極接觸孔形成部位6() 1 ^ ^ ^ 1 k中，側壁8係以封閉汲極 /的衣面，並將源極6上 成。 〕特疋區域作成開口之方式而形 繼之，如第4C圖所示，入 王面地將砷（As)以加遠能量 315013 15 200405408 10keV至80keV、傾斜自 〜的條件而追力約：、劑量lx〜 度雜質區域7a時灌声更離子注入，並形成較形成低濃 、.. 兩且較深之N型擴散層的高濃度 碎貝區域7b於半導轉技』r 且暴板1之控制閘極5和側壁8之另一 方側。此外’此時在料處 、 、…方；弟1C圖的截面之部份中，對 於源極6南濃度雜曾p . Η朽…, “系形成於半導體基板1之控制 /側壁8之—方側。該追加的離子注人製程，由於 卜和形成週邊電路區域 ^ ，原極/及極同時進行，故無須增加 衣gp可形成咼濃度雜質區域7b。 此後’形成覆蓋全面之層間絕緣膜(未圖示），並分別 形成接觸孔於該層間絕緣膜线極7的錄接觸孔形成部 位7〇和源極6的源極接觸孔形成部位60。然後，透過源 極接觸孔形成部位6G和及極接觸孔形成部位7q，而形成 ^源極:與没極7作電性連接的位元線9、源極線1〇，並 完成本實施形態之快閃記憶體。 根據本貝施形態，由於係在汲極接觸孔形成部位70 由，濃度雜質區域7a和高濃度雜質區域％形成汲極7， j %藉由低浪度雜質.區域7a來抑制短通道效應，同時並能 藉由阿/辰度雜質區域7b來減低和汲極7的位元線9之接觸 電阻（contact resistance)。 此外’由於於汲極7具備高濃度雜質區域，故相較 於例如習知之僅由低濃度雜質區域以而構成者（參考第4β 圖之狀態）’由於能將PN接合遷移區域作成距離半導體基 板1的表面軏深之狀態，故能提升PN接合部的耐壓。 16 315013 200405408 此外使得在週邊電路區域的汲極/源極的擴散層形 時追加施以第4C目的離子注入，故無須追加製程：即炉 達成降低汲極7之接觸電阻或提升pN接合部之耐壓广 (第2實施形態） & 繼之’說明有關於本發明之第2實施形態。本實施开) 態雖和第1實施形態同樣地揭露臟型之快閃記憶/ 半導體記憶裝置Μ旦，其差異在於形成汲極的形態為不同 之點。其中關於第i實施形態所說明之構成要件等於 記為相同的符號。 本實施形態係在第1Α圖之源極接觸孔形成部位Μ上 施以遮罩，且不施以第4C圖之追加的離子注入，而藉此 防止起因於源極接觸孔形成部位6〇的過度劑量所產生之 基板結晶缺陷等問題。 一第2實施形態之快閃記憶體的主要構成— 第5A圖至第5C圖係本發明之第2實施形態之快閃記 憶體的概略構成圖，第5 A圖係其平面圖，第圖係第 5A圖所示之W間的概略截面圖，第5C圖係第5a圖所= 之Π-ΙΙ間的概略截面圖。 第2實施形態之快閃記憶體，其有關於第5A圖之 間之截面，雖係和表示第丨實施形態之快閃記憶體之第ΐβ 圖相同，但，有關於第間的截面，其和表示 第1實施形態之快閃記憶體的第1C圖並不相同，其係以 未形成鬲濃度雜質區域6b於源極6之方式所構成。據此， 除了上述帛；!實施形態之各功效之外，亦能防止起因於源 315013 200405408 f接觸孔形成部位60的過度劑量所產生之基板結晶缺陷 等門碭’進而能製造信賴性較高之半導體記憶裝置。 第2貫施形態之快閃記憶體之製造方法一 制弟6A圖至第6C圖係表示第2實施形態之快閃記憶體 仡:k方法的概略構成圖，第β A圖係其平面圖，第0B圖 。第6A圖所不之Ϊ-Ι間的概略截面圖，第6c圖係第6A 囷所示之ΙΙ-Π間的概略截面圖。 丨此處係首先經由第2A圖至第4B圖之各製程。 突、省之’如第6A圖至第6C圖之各圖所示，形成光阻圖 、卞25。此處，光阻圖案25係以能遮罩所有核心電晶體之 源極6的形成部位的方式，、沿著控制間極5而形成。亦即 、6C圖所示，形成亦能覆蓋源極接觸孔形成部位60之 、方（在第1貫施形態中係為開口之區域）上之形狀。在該 圖案25形成後，全面地將砷（As)以加速能量i〇keV至 keV、傾斜角約〇。、劑量1χ 1〇15/⑽2至6χ 1〇15/請2的 門而追加施以離子注入，在第6B圖所示之位元線9(1-1 制F之戴面中，係和第4C圖相同地，於半導體基板1之控 h 極^和側壁8之另一方側形成較形成低濃度雜質區域 ^。日守濃度更高且較深之N型擴散層的高濃度雜質區域 面另方面，在第6C圖所不之源極線1〇(π_π間）之戴 加中二=於光阻圖案25係將源極6上予以遮罩，故無須追 Ρ、離子'主入，而未形成第1 C圖所示之高濃度雜質區 衩6b 〇 匕後，錯由使用〇2電漿之灰化處理等而將光阻圖案 315013 18 200405408 2 5予以去除，且形成能霜笨八 伋益王面之層間絕緣膜（未圖示）， 並分別形成接觸孔於該層問π Θ智間纟巴緣膜的汲極7之汲極接觸 形成部位7 〇和源極6之、7? ϋ ㈣ 6之源極接觸孔形成部位60。接著， 透過源極接觸孔形成部位 少 坎丨位60和汲極接觸孔形成部位7〇， 而形成和源極6與汲極7作雷卜 ，—丄 作私性連接之位元線9、源極線 1 0，並完成本實施形態之快閃記憶體。 此處’說明有關於第2者#卫/ . 々、乐Z戶、轭形態之各種變形例。 蠻形例1 第7A圖至第7C圖係表示第2實施形態之變形例i中 的快閃記憶體製造方法之概略構成圖，第7a圖係其平面 圖’弟7B圖係第7A圖所干夕τ τ叫k 1 .

口尸汀不之I-Ι間的概略截面圖，第7C 圖係第7A圖所示之IMI間的概略截面圖。 在该變形例1中，首先經由第2A圖至第4b圖之各製 程。 " 繼之’如S 7A圖至第7C圖之各圖所示，藉由微影法 而形成光阻圖t 26。此處’光阻圖案％係以能遮罩源極 接觸孔形成部位60之方式，沿著源極線1〇上而形成。在 該光阻圖案26形成後，全面地將砷（As)以加速能量ι〇]^ν 至 8〇keV、傾斜角約 0。、劑量 lx l〇15/Cm2 至 6x 10"/cm2 的條件而追加施以離子注入，在第7B圖所示之位元線9(^ 間）之截面中，係和第4C圖相同地，於半導體基板]之控 制閘極5和側壁8之另一方側形成較形成低濃度雜質區域 7 a時濃度更南之N型擴散層的高濃度雜質區域7 b。另一 方面’在第7C圖所示之源極線]〇(ΙΙ_π間）之戴面中，由 19 315013 200405408 於光阻圖案26係將源極6上予以遮罩，故無須追加進行離 子/主入而未形成第1 c圖所示之高濃度雜質區域6b。 此佼，藉由使用〇2電漿之灰化處理等而將光阻圖案 一 6予以去且形成能覆蓋全面之層間絕緣膜（未圖示）， 並刀別开y成接觸孔於該層間絕緣膜的汲極7之汲極接觸孔 形成部位70和源極6之源極接觸孔形成部位6〇。接著， 透過源極接觸孔形成部& 6G和及極連接孔形成部位7〇, 而形成和源極6與汲極7作電性連接之位元線9、源極線 10，並完成本實施形態之快閃記憶體。 前述之第2實施形態之遮罩圖案中，雖因為被嚴格要 求與線寬相定位，而需要使用有DUV(Deep mtra_vi〇let， 深紫外光）線之臨界層（critical laye〇，但，變形例i之遮 罩圖案，由於能進行較寬幅（0·4μηι至15)^m)之圖案佈局 (pattern layout)，故使用ί線之曝光裝置即可。據此，而具 有於製程中降低成本之優點。 |變形例2 第8A圖至第8C圖係表示第2實施形態之變形例2中 的快閃δ己丨思體製造方法之概略構成圖，第8 A圖係其平面 圖，第8B圖係第8 A圖所示之η間的概略截面圖，第化 圖係第8 A圖所示之IΜI間的概略載面圖。 在第3製造方法中，首先經由第2Α圖至第4β圖之各 製程。 繼之，如第8Α圖至第8C圖之各圖所示，藉由微影法 而形成光阻圖案27。此處，光阻圖案27係形成僅遮罩源 315013 20 200405408 極接觸孔形成部位60之形狀。在該光阻圖案27形成後， 全面地將砷（As)以加速能量1〇 keV至8〇keV、傾斜角約〇 、劑量lx 10丨5/cm2至6x 10i5/cm2的條件而追加施以離 子注入，在第8B圖所示之位元線9(Η間）之截面中，係和 第4C圖相同地，於半導體基板！之控制閘極$和側壁8 之另一方側形成較形成低濃度雜質區域7a時濃度更高之 N型擴散層的南濃度雜質區域7b。另一方面，在第圖 所示之源極線1〇(π-π間）之截面中，由於光阻圖宰27 = «極6上予以遮罩1無須追加進行離子注人，而未形 成第1 C圖所示之高濃度雜質區域6b。 後藉由使用〇2電榮之灰化處理等而將光阻圖案 2、7予以去除，且形成覆蓋全面之層間絕緣膜(未圖示），並 为別形成接觸孔於該層間絕绫 ,^ 巴、，象胰的/及極7之汲極接觸孔形 指70和源極6之源極接觸孔形成部位6〇。接著 過源極接觸孔形成部位6〇 # ,, 和汲極接觸孔形成部位70，而 心成和源極6與汲極7作電性逵接> ^ _ α 甘—Λ、丄 兒性連接之位兀線9、源極線10， 70成本實施形態之快閃記憶體。 前述之第2實施形態之遮星 求盥嗖* — a ^ ^ ·、、罩图木中，雖因為被嚴格要 〇'、泉見相疋位，而需要使用有Duv M TT^ y 、、汞之臣品界層’但， 〆例“之遮罩圖案，由於能進行較寬巾5 之圖宰佑A 士分以佔田T 、田（·4 pm至1 · 5 μιη) 口木佈局，故以使用I線杲 有W制 黍九4置即可。據此，而呈 有方；製程中降低成本之優點。 接著，說明有關於第9圖至第η 的特性扒& 圖所不之快閃記憶體 1 1生k έ正結果。泫檢証社罢枓 ，.°果^對於在第4C圖之製程中 315013 21 200405408 追加施以離子注入，而於汲極7形成高濃度雜質區域7b 下所產生之快閃記憶體的特性進行檢證者。作為進行檢言正 之快閃記憶體，X係未追加施以離子注入之第4B圖所示 者，Y係追加施以離子注入之第1A圖至第1 C圖所示者， Z係追加施以離子注入之第5a圖至第5C圖所示者。 第9圖係各快閃記憶體（χ、γ、幻之汲極7之接觸電 :阻的特性圖。在第9圖中，對該快閃記憶體所形成的i個 :響半導體晶圓進行各部位測定，此外，橫轴係表示測定個數。 如第9圖所不，得知相對於快閃記憶冑χ之接觸電阻 值，快閃記憶體γ和z之雄； ^ 接觸电阻明顯減低，且電阻值呈 文定狀態。據此可實證藉由力牮 ^ 、 具猎由在弟4C圖之製程中追加施以 尚子〉主入’而於；;及極連接孔 ^ 7K ^成°卩位7〇形成高濃度雜質區 域π之措施，可提升接觸部之信賴性。 第1 〇圖係各快閃記情俨 互電導gm之特性圖。在第；、、Ζ)之核心電晶體的相 卜各部位測定，此外，橫轴^中’對1個半導體裝置進 如第1。圖所示，乂 表示測定個數。 體Y和Z之相互+ m 表快閃記憶體X，快閃記憶 电g m之值變古 由於汲極7形成古、曲& 又冋，且特性提升。此係藉 /小成阿濃度雜質區 電阻較低且安定，4 /b之措施，而能實証接觸 一 文之亚棱升快 % 11 ® ^ ^ 體之信賴性。 木u圖係各快閃記憶體 壓的特性圖。在第 ^ Y、z)之;:及極7之接合耐 i 1圖中，料 個半導體晶圓進行久快閃記憶體所形成的1 數。 ·匕外，橫軸係表示測定個 315013 200405408 如第11圖所示’得知相對於快閃記憶Μ χ之接合耐 :?閃記憶It Y和Z之接合对壓明顯提升。據此，可實 也精由在第4C圖之製程中追加施以離子注人，而於没極7 形成距離半導體基才反丨的表面較深的高濃度雜質區域几 之措施，可提升汲極7的接合耐壓。 (第3實施形態） (多晶矽膜）之層構成所成之浮動閘 之所謂的 MONOS 型（Metal Oxide 關於適用本發明之半導體記憶裝置，雖已揭示適用 NOR型快閃記憶體之各實施形態，但本發明之第3實施形 態則適用於未具有由半導體基板（石夕基板）、〇n〇膜、閘極 極的氮化膜電荷貯存型 Nitride Oxide Silicon

Type)半導體記憶裝置。其中’亦可適用於具有兼用喪埋位 凡線之源極/汲極，並具有平行於字組線（閘極）之通道之所 謂的嵌埋位元線型 S〇N〇S(SUic〇n 〇xide Nitdde Qxide

Silicon)構造的半導體記憶裝置。 第1 2 A圖至第丨2C圖係表示本發明第3實施形態之 monos型半導體記憶裝置之概略構成圖，第m圖係其 平面圖，第圖係第12A圖所示之w間之概略截面圖/，、 第12C圖係圖12所示之Π-n間的概略截面圖。 以下况明有關於表不第12A圖所示之位元線間） 之截面的第12B圖。如第12B圖所示，M〇N〇s型半導體 6己fe I置係具備：半導體基板1，其係由p型之矽所組成； 源極6和汲極7，其係由形成於半導體基板丨表面之以+擴 散層所組成；閘極絕緣膜4，其係由0N0膜所組成；閘極 315013 23 200405408 ’其係形成於閘極絕緣膜4上，並作為字組線而發揮功 月匕’ Μ及’側壁8 ’其係作為保護膜而形成於閘極絕緣膜4 和閘極5 0之2層的側壁。 、 汲極7係由下列所構成：低濃度雜質區域&，复以 源極6之商散層濃度更低且較淺；以及，高濃度雜= 域7b，其係較低濃度雜質區域乃濃度更高且較深。 高濃度雜質區域7b係將側壁8作為遮罩，並整合 μ:形成於半導體基板丨的表層’且在該濃度雜質：心 上存在有汲極接觸孔形成部位7〇。 此外’側壁8係以封閉源極6上之方式而構成 亦以將沒極7之特定區域作成開口之方式而構成。 接著說明有關於表示第12A圖所示之源極、線 面（π-π間）的第1C圖。如第12C圖所示，有關 戴 二之載面，由於形成汲極7之幅寬較窄、㈣ 足，故汲極7上雖係藉由側壁8 田、車又 j从対闭，但， >上則係將特定區域作成開口而形成。 —/泉極6 ★源極6係由N +擴散層以及於形成高濃度雜 日讀形成之高濃度雜質區域6b所構成。高濃戶:？外 讣係形成於半導體基板1之閘極50和側辟δ::貝區域 且在該高濃度雜質區域6b i存在有源極接觸孔二側， 6〇。此外’亦可藉由在源極接觸孔形成部& /成部位 罩，且並未形成有因追加進行離子注入而產 ^以遮 質區域6b’而可防止起因於源極接觸孔形：澴度雜 度劑量所產生之基板結晶缺陪等問題而構成：6〇的過 3U0I3 24 200405408 (產業上之利用性） 根據本發明’即能實現可滿足改善短通道效應而提升 程式設計效㈣達錢餘極接觸電阻等2個相反的要 求’而且可提升汲極耐壓之信賴性高的半導體 [圖式簡單說明] :1A圖至第1C圖係本發明第丨實施形態之半導體記 !思衣置的概略構成圖。 第2A圖至第2D圖係依製程順 — 1C圖所示之第 而表不弟1A圖至第 概略截面圖。 · 。^放置製造方法的 第圖至第3D圖係接續第2 表示第1A圖至第1C圖所示之第〗二〜程順序而 4置製造方法的概略截面圖。’’八怨之+導體記憶 第从圖至第化圖係接續第阳 表不第1A圖至第lc 卜 圖，且依製程順序而 裝置f造方、去Μ * θ斤不之第1實施形態之半導俨,κ 罝二仏方法的概略截面圖。 千蛤肢圮憶 第5Α圖至第5C圖係本 一 杈裝置的概略構成圖。 又月弟2貫施形態之半導體記 第6A圖至第6C圖 第2實施形態之半 …弟5A圖至第5C圖所示 卞今奴,己憶裝f^ 第7A圖至第％圖么 ^ /的概略構成圖。 第2實施形態之變形广、表不弟5A圖至第5C圖所示之 略構成圖。 之半導體記憶裝置製造方法的概 昂8A圖至第8c圖 '表不第5A圖至第5C圖所示之 315013 25 200405408 弟2貫施形態之變形例2之半導體記憶裝置製造方法的 略構成圖。 第9圖係半導體記憶裝置之汲極之接觸電阻的特性 圖。 第1 0圖係半導體記憶裝置之核心電晶體之相互電 的特性圖。 性 丨圖。 第Π圖係半導體記憶裝置之汲極之接合耐壓的特 體 “第12A圖至第12C圖係本發明第3實施形態之半導 5己憶裝置之概略構成圖。 6bta 9 H 13 13b 50 70 半導體基板 浮動閘極 控制閘極 7b高濃度雜質區域 低濃度雜質區域 位元線 氧化矽膜 ΟΝΟ膜 氮化膜 閘極 及極接觸孔形成部位 2 4 6 7 8 10 12 13 第1閘極絕緣膜 弟2閘極絕緣膜 源極 〉及極 側壁 源極線 非晶石夕（或多晶石夕） 1 3 c氧化膜 21至27光阻圖案 60 源極接觸孔形成部位 315013 26

Claims (1)

1. 200405408 拾、申清專利範圍·· 1 · 一種半導體記憶裝置，其係含有： 半導體基板； 問極絕緣膜’其係形成於前述半導體基板上； 問極’其係以圖案化方式形成於前述閘極絕緣膜上 而形成； 一對擴散層，其係形成於前述閘極兩側之前述半導 體基板的表層；以及， 對側^膜’其係形成於前述閘極的側面；其中， 則述一對擴散層之中，一方之擴散層係整合於前述 閘極而形成，同時， 另一方之擴散層係具有：低濃度雜質區域，其係以 車乂刖述一方之擴散層具更低的雜質濃度且整合於前述 閘極而形成，以及，高濃度雜質區域，其係以較前述低 /辰度雜貝區域具更高的雜質濃度且整合於前述側壁膜 而形成。 2·如申請專利範圍第1項之半導體記憶裝置，其中，係於 &述问’辰度雜質區域設置接觸孔形成部位。 3·如申請專利範圍帛1項之半導體記憶裝置，其中，前述 側壁膜係覆蓋於前述一方之擴散層上。 4·::請專利範圍帛1項之半導體記憶裝置，其中，前述 门/辰度濰貝區域係形成地較前述低濃度雜質區域距離 月ίι述半導體基板的表面更深。 5· 一種半導體記憶裝置，其係含有·· 31501 27 卞等體基板； 第1閘極絕緣膜，复 浮^ Λ # /、如形成於前述半導體基板上； 汙勳閘極，其係以 閑極絕緣膜上，並貯广：：化方式形成島狀於前述第1 2 3 4 5 6 7 8 第2閘極絕緣膜，

   控制間極，且俘以^前述浮動問極上； 絕緣膜上而成； 圖案化方式形成於前述第2開極 辻丰.# ?擴政層’其係形成於前述控制閘極之兩側的前 述+導體基板的表層；以及， ^側壁膜，其係形成於前述控制閘極的側面；其 T J 引述對擴散層之中，一方之擴散層係整合於前述 空制閘極而形成，同時， 28 315013 1 ^另一方之擴散層係含有：低濃度雜質區域，其係以 2 丨軚則述一方之擴散層具更低的雜質濃度且整合於前述 3 才工制閘極而形成；以及，高濃度雜質區域，其係以較前 4 1^低/辰度雜質區域具更高的雜質濃度且整合於前述側 5 壁膜而形成。 - 6 ·如申請專利範圍第5項之半導體記憶裝置，其中，係於 W述高濃度雜質區域設置接觸孔形成部位。 7 •如申請專利範圍第5項之半導體記憶裝置，其中，前述 側壁勝係覆蓋於前述一方之擴散層上。 8 .如申請專利範圍第5項之半導體記憶裝置，其中，前述 局’辰度雜貝區域係形成地較前述低濃度雜質區域距離 200405408 9. 前述半導體基板的表面更深。 一種半導體記憶裝置之製造方法 透過閘極絕緣膜而以圖案化 體基板上之製程； 其係含有： 方式形成閘極 於半導 迷半導體基板 於前述閘極之 成低濃度雜質 導入雜質於前述閘極之一方側之前 的表層，而形成一方之擴散層之製程； 導入比前述一方側較低濃度之雜質 另一方側之前述半導體基板的表層，並形 區域之製程； 導入高濃度之雜質於前述閑極和前二及二 述另-方側之前述半導體基板的表層貝壁腠的刖 濃度雜質區域作局部重疊之高濃度：質二成與前述伯 前述低濃度雜質區域和前述高濃产、杯或，亚形成法 另一方之擴散層之製裎。 又⑦貝區域所組成之 二項之半導體記憶裝置 電路區域之雜質擴散層同 之製造方 時形成前 11·如 法，其中，形成僅露出兮古、曲Α 心衣置之製 w阿 >辰度雜質區代 y 形狀的光阻遮罩，並藉由、。或之形成杳 離子注入以形成前述高濃度雜質二罩而進行I 12.如申請專利範圍第9項+丰、 1 2 3 法，其中，形成含有前述―導體記憶裝置之I )的擴散層之接觸孔子 315013 29 1 0 ·如申請專利範圍第 2 法，其中，係與週邊 3 速南7辰度雜質區域。 200405408 4且Z、有和如述閘極相交叉之形狀的光阻遮罩，並藉由 使用該光阻遮罩而進行雜質之離子注入以形綱高 濃度雜質區域。 13.如申：專利範圍帛9項之半導體記憶裝置之製造方 中形成僅覆蓋前述一方之擴散層之接觸孔形成 部位之形狀的光阻遮罩，並藉由使用該光阻遮罩而^ 雜質之離子注入以形成前$高濃度雜質區域。 如申請專利範圍f 9項之半導體記憶裝置之製造方 法’其中，以覆蓋前述—方之擴散層上 述側壁膜。 ^ J 丨5·如申請專利範圍帛9項之半導體記憶裝置之製造方 法，其中’係較前述低濃度雜質區域距離前述： 板的表面更深地形成前述高濃度雜質區域。 16.-種半導體記憶裝置之製造方法，其係含有： 透過弟1閘極絕緣膜而以圖案化方式兩 荷貯存之島狀的浮動問極於半導體基板上之製程；订电 極二第緣膜而以圖案化方式：:控制間 極於則述净動閘極上之製程； 阉 導入雜質於前述控制閘極之一方側之曾 基板的表層，並形成一方之擴散層之製程；& ¥體 導入較前述一方側更低濃度之雜 極之另一方伽々；、+、】 、、則述控制閘 另方側之刖述半導體基板的表層，並 雜質區域之製程； 成低/辰度 形成-對側壁膜於前述控制閘極之側· 〈表,以 315013 30 200405408 及， 導入高濃度之雜質於前述控制閘極和前述側壁膜 的前述另一方側之前述半導體基板的表層，而形成與前 述低濃度雜質區域作局部重疊之高濃度雜質區域，並形 成由前述低濃度雜質區域和前述高濃度雜質區域所組 成之另一方之擴散層之製程。 1 7·如申請專利範圍第1 6項之半導體記憶裝置之製造方 法，其中，係與週邊電路區域之雜質擴散層同時形成前 述高濃度雜質區域。 18·如申請專利範圍第16項之半導體記憶裝置之製造方 法，其中，形成僅露出該高濃度雜質區域之形成部位之 形狀的光阻遮罩，並藉由使用該光阻遮罩而進行雜質之 離子注入以形成前述高濃度雜質區域。 19·如申請專利範圍第16項之半導體記憶裝置之製造方 法，其中，形成含有前述一方之擴散層之接觸孔形成部 位並具有與前述控制閘極相交叉之形狀的光阻遮罩，並 藉由使用該光阻遮罩而進行雜質之離子注入以形成前 述高濃度雜質區域。 20·如申請專利範圍第1 6項之半導體記憶裝置之製造方 法，其中，形成僅覆蓋前述一方之擴散層之接觸孔形成 部位之形狀的光阻遮罩，並藉由使用該光阻遮罩而進行 雜質之離子注入以形成前述高濃度雜質區域。 2 1 ·如申請專利範圍第1 6項之半導體記憶裝置之製造方 法，其中，以覆蓋前述一方之擴散層上之方式而形成前 31 315013 200405408 述側壁膜。 置之製造方 述半導體基 22·如申請專利範圍第1 6項之半導體記憶^ 法，其中，係較前述低濃度雜質區域距離: 板的表面更深地形成前述高濃度雜質區域

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